JP2004055619A

JP2004055619A - 容量素子、半導体記憶装置およびその製造方法

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Publication number: JP2004055619A
Application number: JP2002207444A
Authority: JP
Inventors: Toshihiro Otsuka; 大塚　俊宏; Tomoe Kutouchi; 久都内　知恵
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-07-16
Filing date: 2002-07-16
Publication date: 2004-02-19

Abstract

【課題】層間絶縁膜中から発生する水素および水分による強誘電体特性の劣化を防止し、信頼性の高い容量素子およびその容量素子を備えた半導体記憶装置ならびにこれらの製造方法を提供する。
【解決手段】トランジスタが形成された半導体基板上の保護絶縁膜３を厚み方向に貫通しているコンタクトプラグ４上を含む前記保護絶縁膜３上に下方より順に形成された下部電極下層６ａ、下部電極上層６ｂ、強誘電体あるいは高誘電体からなる容量絶縁膜７および上部電極８からなる容量素子を備え、下部電極下層６ａは、イリジウム、イリジウム酸化物よりなる積層膜で構成されており、この積層膜は水素、水分および一酸化炭素のうち少なくとも１つが含有されていない膜からなる半導体記憶装置。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体あるいは高誘電体を含む容量絶縁膜を有する容量素子およびその容量素子を備えた半導体記憶装置ならびのこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。
【０００３】
さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。これら高誘電体または強誘電体を容量絶縁膜に用いた半導体記憶装置において、この容量絶縁膜の高信頼性を得ることが重要である。
【０００４】
以下、従来の半導体記憶装置について、図面を参照しながら説明する。
【０００５】
図１０は従来の半導体記憶装置の主要部断面図である。図１０に示すように、この半導体記憶装置は、ソース領域またはドレイン領域１、ゲート電極２からなるトランジスタが集積化された半導体基板全面を覆う保護絶縁膜３が形成されている。尚、２ａはゲート絶縁膜である。さらに、保護絶縁膜３にその厚み方向を貫通するようにソース領域またはドレイン領域１に接続されたコンタクトプラグ４が形成されている。そして、保護絶縁膜３を貫通するコンタクトプラグ４を介して酸素、水素及び水分に対するバリアメタル膜（導電性）５が形成されている。バリアメタル膜５の上には下部電極６が形成され、下部電極６上にＰｂ（Ｚｒ，Ｔｉ）Ｏ_３やＳｒＢｉ_２Ｔａ_２Ｏ_９等の強誘電体からなる容量絶縁膜７が形成され、さらに、容量絶縁膜７の上に上部電極８が形成されている。またバリアメタル膜５、下部電極６、容量絶縁膜７、上部電極８で積層されたキャパシタ構造全体を覆うように層間絶縁膜９が形成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体記憶装置では、製造工程中においてキャパシタ構造全体を覆っている層間絶縁膜９中から発生する水素および水分の脱離・拡散により、容量絶縁膜７を構成する強誘電体の強誘電体特性が劣化する。
【０００７】
この点について、図１１を用いて説明する。図１１は従来の半導体記憶装置の製造の際に生じる不良発生メカニズムの説明図である。図１１の半導体記憶装置は、図１０に示した半導体記憶装置と同じものである。
【０００８】
図１１に示すように、キャパシタ構造全体を覆うように成膜された層間絶縁膜９としては、例えば、ＴＥＯＳ膜（テトラエチルオルソシリケートのプラズマＣＶＤ法により製造したＳｉＯ_２膜）や、ＢＰＳＧ（ｂｏｒｏｎ−ｄｏｐｅｄ　ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜などＳｉＯ_２を含む絶縁材料などが通常用いられるが、かかる層間絶縁膜中には、シラノール基（−Ｓｉ−ＯＨ）を有する化合物が残留しており、強誘電体である容量絶縁膜７を結晶化する際の６００℃から８００℃における酸素雰囲気中での熱処理により、化学式（１）で示すシラノール基（−Ｓｉ−ＯＨ）から分解生成された水分（Ｈ_２Ｏ）が下部電極６および上部電極８の表面まで拡散し、その電極表面でこの水分（Ｈ_２Ｏ）が吸着される。その後の電気特性評価における書き込み動作によって分極された容量絶縁膜７に接している電極には、分極に使用した電荷が残留しているが、この電荷により、電極表面に吸着している水分（Ｈ_２Ｏ）が電気分解されて、水素（Ｈ_２）が生成する。
【０００９】
【化１】

【００１０】
さらに、容量素子の電極としてプラチナ、イリジウムあるいはルテニウムなどが用いられている場合、水素（Ｈ_２）がこれら電極内部を粒界拡散することで、酸化物である容量絶縁膜７に水素（Ｈ_２）が到達し、強誘電体が還元されて特性が劣化する。また、シラノール基（−Ｓｉ−ＯＨ）がプラチナ、イリジウムあるいはルテニウムなどの電極と接しているために、その触媒作用により、化学式（２）で示すように水素（Ｈ_２）が生成され、水素（Ｈ_２）が電極内部を粒界拡散することで、酸化物である容量絶縁膜７に水素（Ｈ_２）が到達し、強誘電体が還元される。尚、化学式（２）にはプラチナ触媒作用と記載しているが、イリジウムあるいはルテニウムなどの場合も同様である。
【００１１】
【化２】

【００１２】
また、強誘電体である容量絶縁膜７を結晶化する際には酸素雰囲気中で熱処理を行うが、容量素子の電極としてプラチナ、イリジウムあるいはルテニウムなどを用いた場合、これらの電極中に一酸化炭素が含有されていると、容量絶縁膜７を結晶化する際に、化学式（３）で示すようなプラチナ、イリジウムあるいはルテニウムなど電極表面の触媒作用により、これらの電極内部を粒界拡散する酸素が消費されて二酸化炭素が発生し、ペロブスカイト構造を有する良好な分極特性を持つ容量絶縁膜７が得られない。従って、これらの電極表面から強誘電体特性が劣化するという課題を有していた。尚、化学式（３）にはプラチナ触媒作用と記載しているが、イリジウムあるいはルテニウムなどの場合も同様である。
【００１３】
【化３】

【００１４】
本発明の目的は、上記課題に鑑みてなされたものであり、層間絶縁膜中から発生する水素および水分が容量絶縁膜に拡散することを阻止し、また、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給できる、信頼性の高い容量素子およびその容量素子を備えた半導体記憶装置ならびにその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この目的を達成するために、本発明の容量素子は、基板上に形成された容量素子であって、下方より順に形成された下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子において、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記単層膜または積層膜は水素、水分および一酸化炭素のうち少なくとも１つが含有されていない膜からなることを特徴とする。
【００１６】
このような構成とすることにより、水素、水分あるいは一酸化炭素による前述した問題が防止でき、信頼性の高い容量素子が提供される。
【００１７】
また、前記本発明の容量素子においては、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有することが好ましい。
【００１８】
このような構成とすることにより、プラチナは容量素子の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子が提供でき好ましい。
【００１９】
尚、ここで、「前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する」とは、前記下部電極および上部電極のうち一方が、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含んだ膜で構成されていれば、他方の電極がプラチナからなる単層またはプラチナと適宜の他の導電膜との積層膜からなる電極で構成されている場合も含まれる意味であり、またイリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜に更にプラチナからなる層が積層されている場合も含む意味で用いている。この意味は以下についても同様である。
【００２０】
また、本発明の半導体記憶装置は、ソース領域、ドレイン領域およびゲートからなるトランジスタが形成された半導体基板上に、保護絶縁膜が形成されており、前記保護絶縁膜を厚み方向に貫通して前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上を含む前記保護絶縁膜上に形成された下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子を備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記単層膜または積層膜は水素、水分および一酸化炭素のうち少なくとも１つが含有されていない膜からなることを特徴とする。
【００２１】
このような構成とすることにより、水素、水分あるいは一酸化炭素による前述した問題が防止でき、信頼性の高い容量素子を備えた半導体記憶装置が提供される。
【００２２】
前記本発明の半導体記憶装置においては、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有することが好ましい。
【００２３】
このような構成とすることにより、プラチナは半導体記憶装置の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子を備えた半導体記憶装置が提供でき好ましい。
【００２４】
また、本発明の容量素子の製造方法は、基板上に、下部電極となる第１の導電膜を堆積する工程と、前記第１の導電膜上に強誘電体あるいは高誘電体からなる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に上部電極となる第２の導電膜を堆積する工程とを備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記第１の導電膜を堆積する工程から前記第２の導電膜を堆積する工程までは大気に曝すことなく連続して処理され、前記第２の導電膜を堆積する工程の後、さらに連続して真空下で熱処理を行い、前記イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜の中に含まれる水素、水分および一酸化炭素のうち少なくとも１つを脱離させることを特徴とする。
【００２５】
このような構成とすることにより、層間絶縁膜中から発生する水素および水分が容量絶縁膜に拡散することを阻止し、また、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給することができ、従って、信頼性の高い容量素子を容易に製造する方法を提供できる。
【００２６】
前記本発明の容量素子の製造方法においては、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有することが好ましい。
【００２７】
このような構成とすることにより、プラチナは容量素子の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子の製造方法が提供でき好ましい。
【００２８】
また、前記本発明の容量素子の製造方法においては、前記熱処理を真空度１×１０^−７Ｐａ以下に制御されたチャンバー内で行なうことが好ましい。
【００２９】
このような構成とすることにより電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、信頼性の高い容量素子を容易に製造する方法を提供でき好ましい。
【００３０】
また、前記本発明の容量素子の製造方法においては、前記熱処理を約３００℃から４００℃の範囲で行うことが好ましい。
【００３１】
このような構成とすることにより、容量素子を構成する材料の熱劣化を生じさせることなく電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、信頼性の高い容量素子を容易に製造する方法を提供でき好ましい。
【００３２】
また、本発明の半導体記憶装置の製造方法は、半導体基板上に、ソース領域、ドレイン領域およびゲートからなるトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上に保護絶縁膜を形成する工程と、前記保護絶縁膜を厚み方向に貫通し前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上を含む前記保護絶縁膜上に下部電極となる第１の導電膜を堆積する工程と、前記第１の導電膜上に強誘電体あるいは高誘電体からなる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に上部電極となる第２の導電膜を堆積する工程とを備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記第１の導電膜を堆積する工程から前記第２の導電膜を堆積する工程までは大気に曝すことなく連続して処理され、前記第２の導電膜を堆積する工程の後、さらに連続して真空下で熱処理を行い、前記イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜の中に含まれる水素、水分および一酸化炭素のうち少なくとも１つを脱離させることを特徴とする。
【００３３】
このような構成とすることにより、層間絶縁膜中から発生する水素および水分が容量絶縁膜に拡散することを阻止し、また、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給することができ、従って、信頼性の高い容量素子を有する半導体記憶装置を容易に製造する方法を提供できる。
【００３４】
前記本発明の半導体記憶装置の製造方法においては、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有することが好ましい。
【００３５】
このような構成とすることにより、プラチナは半導体記憶装置の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子を備えた半導体記憶装置の製造方法が提供でき好ましい。
【００３６】
また、前記本発明の半導体記憶装置の製造方法においては、前記熱処理を真空度１×１０^−７Ｐａ以下に制御されたチャンバー内で行なうことが好ましい。
【００３７】
このような構成とすることにより電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、信頼性の高い容量素子を有する半導体記憶装置を容易に製造する方法を提供でき好ましい。
【００３８】
また、前記本発明の半導体記憶装置の製造方法においては、前記熱処理を約３００℃から４００℃の範囲で行うことが好ましい。
【００３９】
このような構成とすることにより、半導体記憶装置を構成する材料の熱劣化を生じさせることなく電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、信頼性の高い容量素子を有する半導体記憶装置を容易に製造する方法を提供でき好ましい。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら概要を説明する。
【００４１】
図１は本発明の実施形態による半導体記憶装置の主要部断面図である。本発明の半導体記憶装置は、ソース領域またはドレイン領域１、ゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆う保護絶縁膜３を有する。尚、２ａはゲート絶縁膜である。保護絶縁膜３としては、特に限定するものではないが、例えば、ＴＥＯＳ膜や、ＢＰＳＧ膜などＳｉＯ_２を含む絶縁材料などからなる保護絶縁膜が通常用いられる。そして、保護絶縁膜３にはその厚み方向に貫通してトランジスタのソース領域またはドレイン領域に接続されたコンタクトプラグ４が形成されており、保護絶縁膜３を貫通するコンタクトプラグ４を介してバリアメタル膜５を有する。バリアメタル膜５は、水素、水分、酸素に対する導電性バリア膜であり、特に限定するものではないがチタンナイトライドなどが用いられる。
【００４２】
次に、バリアメタル膜５の上に水素および水分または一酸化炭素が含有されていないイリジウム、イリジウム酸化物の積層膜からなる下部電極下層６ａを有し、さらに下部電極下層６ａの上にプラチナからなる下部電極上層６ｂを有する。その時のイリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。次に、下部電極上層６ｂの上にはＰｂ（Ｚｒ，Ｔｉ）Ｏ_３からなるペロブスカイト構造の容量絶縁膜７を有し、さらに容量絶縁膜７の上にはプラチナからなる上部電極８を有する。その時のＰｂ（Ｚｒ，Ｔｉ）Ｏ_３、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。
【００４３】
この上部電極８、容量絶縁膜７、下部電極６（下部電極下層６ａ、下部電極上層６ｂ）、バリアメタル膜５からなる積層膜は、少なくともコンタクトプラグ４上の部分の所定領域にパターニングされて形成されている。すなわち上部電極８、容量絶縁膜７、下部電極６（下部電極下層６ａ、下部電極上層６ｂ）、バリアメタル膜５からなる積層膜は、少なくともコンタクトプラグ４上の部分の所定領域は残るように、他の部分は保護絶縁膜３の表面が露出するまでエッチングすることによりパターニングして形成されている。そして更に、上部電極８の上面およびエッチングで露出している上部電極８、容量絶縁膜７、下部電極上層６ｂ、下部電極下層６ａ、バリアメタル膜５の各々側壁部に絶縁性バリアメタル膜１０が形成されている。この絶縁性バリアメタル膜１０は、水素と水分に対する絶縁性のバリア膜であり酸化アルミニウムで構成され、その時の膜厚は５ｎｍから１５ｎｍの範囲である。最後に絶縁性バリアメタル膜１０の上及び側壁部を覆うように層間絶縁膜９が形成されている。層間絶縁膜９の素材としては、特に限定するものではないが、例えば、前述したＴＥＯＳ膜や、ＢＰＳＧ膜などＳｉＯ_２を含む絶縁材料などからなる層間絶縁膜が通常用いられる。
【００４４】
また、図２は本発明の実施形態による半導体記憶装置の製造方法で用いられる処理装置の概念を示す模式的平面図である。以下に図２を用いて、本発明の実施形態による半導体記憶装置の製造方法を説明する。
【００４５】
まず、表面にトランジスタが集積され、その上の保護絶縁膜中にトランジスタに接続するコンタクトプラグが形成された半導体基板ウエハ１２をロードロックチャンバー１１に投入する。ロードロックチャンバー１１を真空排気し、ロードロックチャンバー１１の真空度が５×１０^−５Ｐａ以下に到達したら、ウエハ搬送アーム１３を用いて半導体基板ウエハ１２をプラットフォームチャンバー１４へ搬送する。通常、プラットフォームチャンバー１４の真空度は５×１０^−６Ｐａ以下に制御されている。
【００４６】
次に、半導体基板ウエハ１２をバリアメタル膜スパッタリングチャンバー１５に搬送し、半導体基板ウエハ１２の上にチタンナイトライドのバリアメタル膜（図１の導電性バリアメタル膜５に相当）を堆積する。次に、バリアメタル膜が形成された半導体基板ウエハ１２をイリジウム、イリジウム酸化物スパッタリングチャンバー１６に搬送し、さらに水素、水分および一酸化炭素が少ないチャンバー雰囲気中で、バリアメタル膜の上に下部電極下層（図１の下部電極下層６ａに相当）となる下層がイリジウム、上層がイリジウム酸化物からなる積層膜を堆積する。
【００４７】
そして、イリジウム、イリジウム酸化物の積層膜中に不純物として取り込まれている水素、水分および一酸化炭素を除去するために、チャンバー雰囲気を観察できる四重極質量分析計１７が配備されている超高真空アニールチャンバー１８に、イリジウム、イリジウム酸化物の積層膜が形成された半導体基板ウエハ１２を搬送する。
【００４８】
因みに、超高真空アニールチャンバー１８の真空度は７×１０^−８Ｐａ以下に制御されている。因みに、四重極質量分析計１７を用いて半導体基板ウエハ１２が入っていない超高真空アニールチャンバー１８の雰囲気を観察すると、水素、水分および一酸化炭素の検出強度値（イオン化電流値）は、各々２×１０^−１０Ａ以下、８×１０^−１２Ａ以下および１×１０^−１１Ａ以下に制御されている。
【００４９】
従って、イリジウム、イリジウム酸化物の積層膜が形成された半導体基板ウエハ１２を超高真空アニールチャンバー１８において、約３００℃から４００℃の範囲で熱処理することで、熱処理前後の検出強度値（イオン化電流値）を観測することにより、イリジウム、イリジウム酸化物の積層膜中の水素、水分および一酸化炭素の脱離量を把握できる。その際の脱離量の計算は、シリコン基板にドース量１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素イオン注入された標準試料の上記熱処理による水素、水分および一酸化炭素の脱離量から感度係数を求めることで定量化を行う。すなわち、水素イオン注入された標準試料を用いて水素の脱離スペクトルを求めることで水素脱離量測定時の四重極質量分析計の相対感度係数を算出し、上記熱処理による水素の脱離量を求める。更に水分および一酸化炭素の脱離量を求めるには、気体の状態方程式を用いて算出した各分子量に対する補正係数を水素脱離量測定時の相対感度係数に乗算して、上記熱処理による水分および一酸化炭素の脱離量を求める。
【００５０】
次に、熱処理化されたイリジウム、イリジウム酸化物の積層膜の半導体基板ウエハ１２を下部電極上層形成のためのプラチナスパッタリングチャンバー１９に搬送し、さらに熱処理されたイリジウム、イリジウム酸化物の積層膜の上に下部電極上層（図１の下部電極上層６ｂに相当）に相当するプラチナ膜を堆積する。
【００５１】
そして、プラチナからなる下部電極上層の上に、ペロブスカイト構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ_３の容量絶縁膜（図１の容量絶縁膜７に相当）を強誘電体スパッタリングチャンバー２０で成膜しながら結晶化する。その際の結晶化条件は、酸素雰囲気下で５５０℃から７５０℃の範囲で熱処理され、酸化物状態に焼結される。その結晶化された容量絶縁膜の上に上部電極（図１の上部電極８に相当）に相当するプラチナ膜を再度プラチナスパッタリングチャンバー１９で成膜する。
【００５２】
その後のこれらの積層膜をパターンニングして容量素子を形成する工程は別のドライエッチング装置で行い、パターンニングされた容量素子を有する半導体基板ウエハ１２を再度、前記と同様の所定の真空度に保たれた超高真空アニールチャンバー１８において、容量絶縁膜の結晶化温度条件よりも低温条件の約３００℃から４００℃の範囲で熱処理を行い、続いてパターンニングされたキャパシタ構造全体を覆うように、水素および水分の拡散を防止できる絶縁性バリアメタル膜（図１の絶縁性バリアメタル膜１０に相当）である酸化アルミニウム膜を絶縁性バリアメタル膜スパッタリングチャンバー２１で堆積する。これにより、酸化物状態の容量絶縁膜は還元されることなく、良好な誘電体特性を維持したままで、絶縁性バリアメタル膜で容量素子の上面および側面を覆うことができる。
【００５３】
また、図３は本発明の実施形態による半導体記憶装置の製造方法の工程断面図である。以下に図３を用いて、本発明の実施形態による半導体記憶装置の製造方法を説明する。
【００５４】
まず、図３（ａ）に示すように、ソース領域またはドレイン領域１、ゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆う保護絶縁膜３を形成し、トランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチング装置で形成した後、コンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ４をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ（ケミカル・メカニカル・ポリッシュ）法との組合せで成膜して、平坦化する。ここでエッチバック法またはＣＭＰ法は、コンタクトホール内以外の保護絶縁膜３の上面に形成された不要なタングステンまたはポリシリコンを除去するための操作である。
【００５５】
次に、この半導体基板を大気に曝すことなく、スパッタリング法による複数の堆積ステップで、まず、チタンナイトライドのバリアメタル膜５を形成し、次に、バリアメタル膜５の上に、下層がイリジウム、上層がイリジウム酸化物の積層膜からなる下部電極下層６ａを形成し、次に、下部電極下層６ａの上にプラチナからなる下部電極上層６ｂを形成する。その時の下部電極下層６ａおよび下部電極上層６ｂとなるイリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。また、下部電極上層６ｂの上にはＰｂ（Ｚｒ，Ｔｉ）Ｏ_３からなるペロブスカイト構造の容量絶縁膜７を形成し、容量絶縁膜７の上にはプラチナからなる上部電極８を形成する。その時のＰｂ（Ｚｒ，Ｔｉ）Ｏ_３、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。
【００５６】
次に、図３（ｂ）に示すように、上部電極８の上にレジストパターン（図示せず）を形成後、ドライエッチング法により上部電極８、容量絶縁膜７、下部電極上層６ｂ、下部電極下層６ａ、バリアメタル膜５からなる積層膜を、少なくともコンタクトプラグ４上の部分は覆われる所定の領域を残し、他の部分は保護絶縁膜３の表面が露出するまでエッチングすることにより最終的に容量素子となる部分に相当する部分をパターンニングする。
【００５７】
その後、水分を含む洗浄工程および大気中搬送で、パターンニングされた容量素子側壁部から水素、水分および一酸化炭素が吸着拡散するが、これらは下部電極下層６ａの膜中に吸蔵される。次に、図２で説明したような質量分析計が配備されている超高真空アニールチャンバー１８などを用いて超高真空ＲＴＡ（ラピッド・サーマル・アニール）法で熱処理することで、下部電極下層６ａの膜中に吸蔵された水素、水分および一酸化炭素を排出させ、下部電極下層６ａの水素、水分および一酸化炭素に対する吸蔵特性を復活させる。
【００５８】
その後、図３（ｃ）に示すように、上部電極８の上面およびエッチングで露出している上部電極８、容量絶縁膜７、下部電極上層６ｂ、下部電極下層６ａ、バリアメタル膜５の各々側壁部を覆うように、酸化アルミニウムからなる水素および水分耐性を要する絶縁性バリアメタル膜１０をスパッタリング法で形成する。この絶縁性バリアメタル膜１０の膜厚は５ｎｍから１５ｎｍの範囲である。最後に、図３（ｄ）に示すように、絶縁性バリアメタル膜１０を覆うようにプラズマＴＥＯＳの層間絶縁膜９を形成し、かつ表面を平坦化する。
【００５９】
以上のように、実施形態による半導体記憶装置およびその製造方法によれば、キャパシタ構造の上部および側壁部は水素および水分耐性がある絶縁性バリアメタル膜１０で完全に覆われており、後工程でのトランジスタの特性回復のための水素シンター工程および電気特性評価において、保護絶縁膜３から水素および水分が発生し、キャパシタ構造下部のバリアメタル膜５を通じて拡散してきても、これら水素および水分を下部電極下層６ａで吸蔵することにより、ペロブスカイト構造を有する容量絶縁膜７が還元されることを防止でき、良好な強誘電体特性を得ることができる。
【００６０】
ここで、本発明の実施形態による容量素子の電気特性結果を図４に示す。図４は４００℃の水素シンター処理を行った後の容量素子の残留分極（Ｐｒ）を評価した結果である。
【００６１】
図４に示すように、本発明の実施形態の容量素子では水素シンター処理を行っても特性が劣化しないことが、５回の繰返し測定により再現性良く確認されている。尚、図４において、従来方法とは、図１０を用いて説明した半導体記憶装置の製造方法により得られた半導体記憶装置である。
【００６２】
また、図５は本発明の実施形態による容量素子のインプリント特性結果を示し、１５０℃のベーキングでの疲労劣化が少ないことが確認できる。
【００６３】
また、本発明の実施形態による４００℃の水素シンター終了後のキャパシタ構造部（図１の容量素子の符号８、７、６ｂ、６ａ、５で示される部分）での二次イオン質量分析の水素の深さ方向分布を図６に示す。尚、図６において横軸は、左から順に、上部電極８に相当するＰｔ、容量絶縁膜７に相当する強誘電体、下部電極上層６ｂに相当するＰｔ、下部電極下層６ａに相当するイリジウム、イリジウム酸化物積層膜（ＩｒＯ_２／Ｉｒ）、バリアメタル膜５に相当するバリアメタルからなる容量素子の上からの深さを示している。
【００６４】
図６のＩｒＯ_２／Ｉｒ積層膜中に水素が３ａｔｏｍｉｃ％程度存在しており、確かに水素が吸蔵されていることが確認された。
【００６５】
次に、本発明の実施形態におけるイリジウム酸化物からの水素、水分および一酸化炭素の脱離について、その実験結果を図７〜図９を参照しながら説明する。
【００６６】
図７は本発明の実施形態によるイリジウム酸化物をシリコン基板上に堆積した膜中からの水素の脱離スペクトルであり、図８は本発明の実施形態によるイリジウム酸化物をシリコン基板上に堆積した膜中からの水分の脱離スペクトルである。また、図９は本発明の実施形態によるイリジウム酸化物をシリコン基板上に堆積した膜中からの一酸化炭素の脱離スペクトルである。
【００６７】
図７に、シリコン基板上にスパッタリング法でイリジウム酸化物を堆積し、前述した質量分析計が配備されている超高真空ＲＴＡにおいて、イリジウム酸化物を熱処理した後の水素の昇温脱離スペクトル２２と、超高真空ＲＴＡで熱処理後にイリジウム酸化物を一度大気中に放置した際の水素の昇温脱離スペクトル２３とを示す。ここで、スペクトル２２は上記で説明されているとおり、熱処理することによってイリジウム酸化物膜中の水素を外部に放出した後の状態の水素の昇温脱離スペクトルであり、スペクトル２３は、前記熱処理後にイリジウム酸化物を一度大気中に放置することでイリジウム酸化物膜中の間隙（吸収サイト）にトラップされた水素が、検査時の昇温で放出されていく水素の昇温脱離スペクトルを示している。（以下に説明する図８、図９は、水素に代えて、それぞれ水分と一酸化炭素の昇温脱離スペクトルを測定したものであり、同様の趣旨である。）イリジウム酸化物を熱処理した後の水素の昇温脱離スペクトル２２と、熱処理後にイリジウム酸化物を一度大気中に放置した際の水素の昇温脱離スペクトル２３を比較すると、一度大気に曝すことでイリジウム酸化物の膜中に水素が吸蔵されることが確認された。
【００６８】
イリジウム酸化物を大気中に放置した際の水素の昇温脱離スペクトル２３の３２０℃付近には水素の吸着サイトが確認され、イリジウム酸化物の単層膜中における水素の脱離量（含有量）を計算すると約３ａｔｏｍｉｃ％であった。その際の脱離量（含有量）の計算は、シリコン基板にドース量１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素イオン注入された標準試料の脱離量（含有量）から感度係数を求めることで定量化を行った。
【００６９】
次に、図８に、シリコン基板上にスパッタリング法でイリジウム酸化物を堆積し、前述した質量分析計が配備されている超高真空ＲＴＡにおいて、イリジウム酸化物を熱処理した後の水分の昇温脱離スペクトル２４と、超高真空ＲＴＡで熱処理後にイリジウム酸化物を一度大気中に放置した際の水分の昇温脱離スペクトル２５とを示す。
【００７０】
イリジウム酸化物を熱処理した後の水分の昇温脱離スペクトル２４と、熱処理後にイリジウム酸化物を一度大気中に放置した際の水分の昇温脱離スペクトル２５を比較すると、一度大気に曝すことでイリジウム酸化物の膜中に水分が吸蔵されることが確認された。
【００７１】
イリジウム酸化物を一度大気中に放置した際の水分の昇温脱離スペクトル２５の２９０℃付近には水分の吸着サイトが確認され、イリジウム酸化物の単層膜中における水分の脱離量（含有量）を計算すると約３ｍｏｌｅｃｕｌｅ％であった。その際の脱離量（含有量）の計算は、シリコン基板にドース量１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素イオン注入された標準試料の脱離量（含有量）から感度係数を求めることで定量化を行った。具体的には前述したように水素イオン注入された標準試料を用いて算出した相対感度係数に水分の分子量に対する補正係数を乗算して、水分の脱離量を求めた。
【００７２】
次に、図９に、シリコン基板上にスパッタリング法でイリジウム酸化物を堆積し、前述した質量分析計が配備されている超高真空ＲＴＡにおいて、イリジウム酸化物を熱処理した後の一酸化炭素の昇温脱離スペクトル２６と、超高真空ＲＴＡで熱処理後にイリジウム酸化物を一度大気中に放置した際の一酸化炭素の昇温脱離スペクトル２７を示す。
【００７３】
イリジウム酸化物を熱処理した後の一酸化炭素の昇温脱離スペクトル２６と、熱処理後にイリジウム酸化物を一度大気中に放置した際の一酸化炭素の昇温脱離スペクトル２７を比較すると、一度大気に曝すことでイリジウム酸化物の膜中に一酸化炭素が吸蔵されることが確認された。
【００７４】
イリジウム酸化物を大気放置した際の一酸化炭素の昇温脱離スペクトル２７の２９０℃付近には一酸化炭素の吸着サイトが確認された。
【００７５】
以上の実験結果より、キャパシタ構造形成後の水素シンターおよび電気特性評価で発生する水素、水分および一酸化炭素の吸蔵を可能とする吸着サイトがイリジウム酸化物の膜中に存在することが確認され、水素、水分および一酸化炭素が含有されていないイリジウム酸化物の下部電極は、ペロブスカイト構造を有する容量絶縁膜が還元されることを防止し、かつ良好な強誘電体特性を得ることができることがわかった。
【００７６】
ここで、本実施形態においては、水素、水分および一酸化炭素のいずれも含有されていないイリジウム酸化物について記載したが、図７〜図９に示した昇温脱離スペクトルからわかるように、水素、水分または一酸化炭素のうち少なくともいずれか１つが含有されていないイリジウム酸化物であれば、それに対応する吸蔵効果が得られるものであり、上記実施形態で説明した様態に限られるものではない。
【００７７】
また、上記実施形態では、下部電極イリジウム、イリジウム酸化物の組み合わせの場合の例を示したが、下部電極および上部電極のうち少なくとも一方が、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されていればよく、上記実施形態で説明した様態に限られるものではない。更に、上記実施形態ではペロブスカイト構造を有する容量絶縁膜としてＰｂ（Ｚｒ，Ｔｉ）Ｏ_３を用いた場合の例を示したが、容量絶縁膜は他の強誘電体あるいは高誘電体からなる容量絶縁膜、例えば、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（但し、０≦ｘ≦１）ペロブスカイト構造を有する容量絶縁膜などでもよいことは勿論である。
【００７８】
【発明の効果】
本発明の容量素子は、基板上に形成された容量素子であって、下方より順に形成された下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子において、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記単層膜または積層膜は水素、水分および一酸化炭素のうち少なくとも１つが含有されていない膜からなる容量素子であるので、水素ないし水分に基づく容量素子の特性の劣化が防止され、また容量絶縁膜の酸素雰囲気下での結晶化処理の際の一酸化炭素による酸素消費による分極特性の向上の妨害もなく、信頼性の高い容量素子が提供される。
【００７９】
また、前記本発明の容量素子において、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する本発明の好ましい態様とすることにより、プラチナは容量素子の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子が提供でき好ましい。
【００８０】
また、本発明の半導体記憶装置は、ソース領域、ドレイン領域およびゲートからなるトランジスタが形成された半導体基板上に、保護絶縁膜が形成されており、前記保護絶縁膜を厚み方向に貫通して前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上を含む前記保護絶縁膜上に形成された下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子を備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記単層膜または積層膜は水素、水分および一酸化炭素のうち少なくとも１つが含有されていない膜からなる半導体記憶装置であり、水素ないし水分に基づく容量素子の特性の劣化が防止され、また容量絶縁膜の酸素雰囲気下での結晶化処理の際の一酸化炭素による酸素消費による分極特性の向上の妨害もなく、信頼性の高い容量素子を備えた半導体記憶装置が提供できる。
【００８１】
また、前記本発明の半導体記憶装置において、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する本発明の好ましい態様とすることにより、プラチナは半導体記憶装置の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子を備えた半導体記憶装置が提供でき好ましい。
【００８２】
また、本発明の容量素子の製造方法は、基板上に、下部電極となる第１の導電膜を堆積する工程と、前記第１の導電膜上に強誘電体あるいは高誘電体からなる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に上部電極となる第２の導電膜を堆積する工程とを備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記第１の導電膜を堆積する工程から前記第２の導電膜を堆積する工程までは大気に曝すことなく連続して処理され、前記第２の導電膜を堆積する工程の後、さらに連続して真空下で熱処理を行い、前記イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜の中に含まれる水素、水分および一酸化炭素のうち少なくとも１つを脱離させることを特徴とするものであり、層間絶縁膜中から発生する水素および水分が容量絶縁膜に拡散し、水素ないし水分に基づく容量素子の特性が劣化することを防止し、また、容量絶縁膜の酸素雰囲気下での結晶化処理の際の一酸化炭素による酸素消費による分極特性の向上の妨害もなく、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給することができ、従って、信頼性の高い容量素子を容易に製造する方法を提供できる。
【００８３】
また前記本発明の容量素子の製造方法において、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する本発明の好ましい態様とすることにより、プラチナは容量素子の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子の製造方法が提供でき好ましい。
【００８４】
また、前記本発明の容量素子の製造方法において、前記熱処理を真空度１×１０^−７Ｐａ以下に制御されたチャンバー内で行なう本発明の好ましい態様とすることにより、容量素子の電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、上述したように信頼性の高い容量素子を容易に製造する方法を提供でき好ましい。
【００８５】
また、前記本発明の容量素子の製造方法において前記熱処理を約３００℃から４００℃の範囲で行う本発明の好ましい態様とすることにより、容量素子を構成する材料の熱劣化を生じさせることなく電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、上述したように信頼性の高い容量素子を容易に製造する方法を提供でき好ましい。
【００８６】
また、本発明の半導体記憶装置の製造方法は、半導体基板上に、ソース領域、ドレイン領域およびゲートからなるトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上に保護絶縁膜を形成する工程と、前記保護絶縁膜を厚み方向に貫通し前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上を含む前記保護絶縁膜上に下部電極となる第１の導電膜を堆積する工程と、前記第１の導電膜上に強誘電体あるいは高誘電体からなる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に上部電極となる第２の導電膜を堆積する工程とを備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記第１の導電膜を堆積する工程から前記第２の導電膜を堆積する工程までは大気に曝すことなく連続して処理され、前記第２の導電膜を堆積する工程の後、さらに連続して真空下で熱処理を行い、前記イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜の中に含まれる水素、水分および一酸化炭素のうち少なくとも１つを脱離させることを特徴とするものであり、層間絶縁膜中から発生する水素および水分が容量絶縁膜に拡散し、水素ないし水分に基づく容量素子の特性が劣化することを防止し、また、容量絶縁膜の酸素雰囲気下での結晶化処理の際の一酸化炭素による酸素消費による分極特性の向上の妨害もなく、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給することができ、従って、信頼性の高い容量素子を有する半導体記憶装置を容易に製造する方法を提供できる。
【００８７】
また前記本発明の半導体記憶装置の製造方法においては、前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する本発明の好ましい態様とすることにより、プラチナは半導体記憶装置の製造工程の熱処理で酸化されることがなく、強誘電体あるいは高誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子を備えた半導体記憶装置の製造方法が提供でき好ましい。
【００８８】
また、前記本発明の半導体記憶装置の製造方法においては、前記熱処理を真空度１×１０^−７Ｐａ以下に制御されたチャンバー内で行なう本発明の好ましい態様とすることにより、容量素子の電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、上述したように信頼性の高い容量素子を有する半導体記憶装置を容易に製造する方法を提供でき好ましい。
【００８９】
また、前記本発明の半導体記憶装置の製造方法において、前記熱処理を約３００℃から４００℃の範囲で行う本発明の好ましい態様とすることにより、半導体記憶装置を構成する材料の熱劣化を生じさせることなく容量素子の電極の膜中に吸蔵された水素、水分あるいは一酸化炭素をより確実に排出することによって、電極の膜中の水素、水分あるいは一酸化炭素を少なくすることができ、従って、上述したように信頼性の高い容量素子を有する半導体記憶装置を容易に製造する方法を提供でき好ましい。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体記憶装置の主要部断面図
【図２】本発明の実施形態における半導体記憶装置の製造方法で用いられる処理装置の模式的平面図
【図３】本発明の実施形態における半導体記憶装置の製造方法の工程断面図
【図４】本発明の実施形態における容量素子の電気特性結果を示す図
【図５】本発明の実施形態における容量素子のインプリント特性結果を示す図
【図６】本発明の実施形態における４００℃の水素シンタ終了後のキャパシタ構造部での二次イオン質量分析の水素の深さ方向分布を示す図
【図７】本発明の実施形態におけるイリジウム酸化物をシリコン基板上に堆積した膜中からの水素の脱離スペクトルを示す図
【図８】本発明の実施形態におけるイリジウム酸化物をシリコン基板上に堆積した膜中からの水分の脱離スペクトルを示す図
【図９】本発明の実施形態におけるイリジウム酸化物をシリコン基板上に堆積した膜中からの一酸化炭素の脱離スペクトルを示す図
【図１０】従来の半導体記憶装置の主要部断面図
【図１１】従来の半導体記憶装置の製造の際に生じる不良発生メカニズムの説明図
【符号の説明】
１　　　　　ソース領域またはドレイン領域
２　　　　　ゲート電極
３　　　　　保護絶縁膜
４　　　　　コンタクトプラグ
５　　　　　バリアメタル膜
６　　　　　下部電極
６ａ　　　下部電極下層
６ｂ　　　下部電極上層
７　　　　　容量絶縁膜
８　　　　　上部電極
９　　　　　層間絶縁膜
１０　　　絶縁性バリアメタル膜
１１　　　ロードロックチャンバー
１２　　　半導体基板ウエハ
１３　　　ウエハ搬送アーム
１４　　　プラットフォームチャンバー
１５　　　バリアメタル膜スパッタリングチャンバー
１６　　　イリジウム、イリジウム酸化物スパッタリングチャンバー
１７　　　四重極質量分析計
１８　　　超高真空アニールチャンバー
１９　　　プラチナスパッタリングチャンバー
２０　　　強誘電体スパッタリングチャンバー
２１　　　絶縁性バリアメタル膜スパッタリングチャンバー

Claims

基板上に形成された容量素子であって、下方より順に形成された下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子において、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記単層膜または積層膜は水素、水分および一酸化炭素のうち少なくとも１つが含有されていない膜からなることを特徴とする容量素子。
前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する請求項１に記載の容量素子。
ソース領域、ドレイン領域およびゲートからなるトランジスタが形成された半導体基板上に、保護絶縁膜が形成されており、前記保護絶縁膜を厚み方向に貫通して前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上を含む前記保護絶縁膜上に形成された下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子を備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記単層膜または積層膜は水素、水分および一酸化炭素のうち少なくとも１つが含有されていない膜からなることを特徴とする半導体記憶装置。
前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する請求項３に記載の半導体記憶装置。
基板上に、下部電極となる第１の導電膜を堆積する工程と、前記第１の導電膜上に強誘電体あるいは高誘電体からなる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に上部電極となる第２の導電膜を堆積する工程とを備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記第１の導電膜を堆積する工程から前記第２の導電膜を堆積する工程までは大気に曝すことなく連続して処理され、前記第２の導電膜を堆積する工程の後、さらに連続して真空下で熱処理を行い、前記イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜の中に含まれる水素、水分および一酸化炭素のうち少なくとも１つを脱離させることを特徴とする容量素子の製造方法。
前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する請求項５に記載の容量素子の製造方法。
前記熱処理を真空度１×１０^−７Ｐａ以下に制御されたチャンバー内で行なう請求項５〜６のいずれかに記載の容量素子の製造方法。
前記熱処理を約３００℃から４００℃の範囲で行う請求項５〜７のいずれかに記載の容量素子の製造方法。
半導体基板上に、ソース領域、ドレイン領域およびゲートからなるトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上に保護絶縁膜を形成する工程と、前記保護絶縁膜を厚み方向に貫通し前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上を含む前記保護絶縁膜上に下部電極となる第１の導電膜を堆積する工程と、前記第１の導電膜上に強誘電体あるいは高誘電体からなる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に上部電極となる第２の導電膜を堆積する工程とを備え、前記下部電極および上部電極のうち少なくとも一方は、イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜を含む膜で構成されており、前記第１の導電膜を堆積する工程から前記第２の導電膜を堆積する工程までは大気に曝すことなく連続して処理され、前記第２の導電膜を堆積する工程の後、さらに連続して真空下で熱処理を行い、前記イリジウム、ロジウム、ルテニウムから選ばれた元素またはこれらのうちのいずれかの元素が添加された合金もしくは前記元素又は合金のいずれかの酸化物のうちのいずれか１つよりなる単層膜またはそれらの積層膜の中に含まれる水素、水分および一酸化炭素のうち少なくとも１つを脱離させることを特徴とする半導体記憶装置の製造方法。
前記下部電極および上部電極のうち少なくとも一方は、少なくともプラチナからなる層を有する請求項９に記載の半導体記憶装置の製造方法。
前記熱処理を真空度１×１０^−７Ｐａ以下に制御されたチャンバー内で行なう請求項９〜１０のいずれかに記載の半導体記憶装置の製造方法。
前記熱処理を約３００℃から４００℃の範囲で行う９〜１１のいずれかに記載の半導体記憶装置の製造方法。