JP2010198219A - メモリコントローラおよび半導体記憶装置 - Google Patents

Abstract

【課題】読み出すデータの信頼性の高いメモリコントローラ１０および半導体記憶装置２を提供する。
【解決手段】論理アドレス／物理アドレス変換テーブル１６と、各メモリセル３１からデータを読み出すアクセス回数を論理アドレスと対応して記憶するアクセス回数記憶部１５と、所定のアクセス回数ごとに各メモリセル３１に記憶されているデータの記憶状態を確認する記憶状態確認部１３と、データの記憶状態が所定の劣化状態の場合に各メモリセル３１に記憶されたデータを記憶しなおすリフレッシュ処理を行うリフレッシュ処理部１２と、を有する。
【選択図】図１

Description

本発明は、ホストからのデータを、複数のメモリセルを有するＮＡＮＤ型フラッシュメモリ部に記憶し読み出しするための制御を行うメモリコントローラおよび前記メモリコントローラを具備する半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ部を有する不揮発性半導体記憶装置は、ブロックと呼ばれる複数のメモリセルに記憶されたデータを一括して消去処理を行うことにより構造を簡略化し、安価でかつ大容量を実現している。そしてさらに半導体記憶装置は可動部がなく低消費電力であることから、携帯電話または携帯音楽プレーヤ等のホストの記憶装置として広く利用されている。しかし、ＮＡＮＤ型フラッシュメモリ部には書き込み／消去回数の制限、および読み出し回数の制限がある。

書き込み／消去回数の制限は、ＮＡＮＤ型フラッシュメモリ部のメモリセルに対する書き込み／消去処理では、基板に対してゲートに高電圧がかけられフローティングゲートに電子が注入されることに起因する。書き込み／消去処理が何回も実行されるとフローティングゲート周りの酸化膜が劣化し、データが破壊されてしまうことがある。書き込み／消去処理が特定のメモリセルに集中することを回避するために、メモリコントローラが消去処理回数をカウントし消去処理回数の多いメモリセルと少ないメモリセルとを入れ替えて、書き込み／消去処理回数の平均化をはかる、いわゆるウェアレベリングが実施されている。

ウェアレベリングを行う半導体記憶装置では、ホストがメモリセルのメモリ部中の物理的な位置を示す物理アドレスを用いてデータ記憶位置を特定することは困難である。このため論理空間という概念を構築し、物理アドレスを論理空間における位置を示す論理アドレスに変換している。論理アドレスを物理アドレスに変換するためには、論理アドレス／物理アドレス変換テーブル（以下、「論物変換テーブル」という。）が用いられている。

一方、読み出し回数の制限はリードディスターブに起因する。リードディスターブとは、ＮＡＮＤ型フラッシュメモリ部においては、非選択メモリセルにもワード線から読出し電圧が印加されるため電子が徐々にフローティングゲートに注入される現象である。このためデータが記憶されたメモリセルから読み出し処理のみを繰り返していくに従い、データを読み出すときの閾値電圧が変化、すなわちデータの記憶状態が劣化する。このため、読み出し誤りが多くなり、読み出したデータの信頼性が低下していく。

例えば特開２００４−３２６８６７号公報にはリードディスターブを防ぐために、読み出し回数の多いメモリセルに対して適宜再書き込み処理を行うこと、すなわち閾値電圧を元の状態に戻すリフレッシュ処理を行うことが開示されている。

ここで、公知の半導体記憶装置のリフレッシュ処理ではメモリセルを物理アドレスにより特定して読み出し回数をカウントしていた。しかし、ブロック単位で区分された全領域のメモリセルに対して、論理アドレスと物理アドレスとの対応を取りながら読み出し回数をカウントするためには、処理が複雑化するとともに、論物変換テーブルと複雑に対応した記憶部が必要であるため回路規模が大きくなる。

一方、メモリ部内の複数のメモリセルは製造時のばらつき、およびメモリ部内での位置等によりリードディスターブ耐性が大きく異なる。リードディスターブ対策の結果として読み出すデータの信頼性を保証するためには、メモリ部の複数のメモリセルの中でリードディスターブが最も発生しやすいメモリセルを基準に悪影響が発現しない読み込み回数ごとにリフレッシュ処理を行う必要がある。しかし、過度のリフレッシュ処理を行うことは書き込み／消去回数を必要以上に増加することであり、メモリセルの劣化を招き、逆に読み出すデータの信頼性が低下することがある。

特開２００４−３２６８６７号公報

本発明は、読み出すデータの信頼性の高いメモリコントローラおよび半導体記憶装置を提供することを目的とする。

本発明の一態様によれば、複数のメモリセルを有するＮＡＮＤ型フラッシュメモリ部にデータを記憶し読み出しするための制御を行うメモリコントローラであって、各メモリセルのＮＡＮＤ型フラッシュメモリ部における位置を示す物理アドレスと各メモリセルの論理空間における位置を示す論理アドレスとを変換する論理アドレス／物理アドレス変換テーブルと、各メモリセルからデータを読み出すアクセス回数を論理アドレスと対応して記憶するアクセス回数記憶部と、所定のアクセス回数ごとに各メモリセルに記憶されているデータの記憶状態を確認する記憶状態確認部と、データの記憶状態が所定の劣化状態の場合に各メモリセルに記憶されたデータを記憶しなおすリフレッシュ処理を行うリフレッシュ処理部と、を有するメモリコントローラが提供される。

また、本発明の別の一態様によれば、上記メモリコントローラを具備した半導体記憶装置が提供される。

本発明によれば、読み出すデータの信頼性の高いメモリコントローラおよび半導体記憶装置を提供することができる。

第１の実施の形態の半導体記憶装置の構成を示した構成図である。 第１の実施の形態の半導体記憶装置における論理アドレスと物理アドレスとの関係を説明するための説明図である。 第１の実施の形態の半導体記憶装置における読み出し回数と読み出しのときの誤り発生数の関係を例示した図である 第１の実施の形態のメモリコントローラのリードディスターブ対策処理の流れについて説明するためのフローチャートである。 第２の実施の形態の半導体記憶装置の構成を示した構成図である。 第２の実施の形態のメモリコントローラにおける論理ブロックグルーブを説明するための説明図である。

＜第１の実施の形態＞
以下、図面を参照して本発明の第１の実施の形態のメモリコントローラ１０および半導体記憶装置２について説明する。

図１に示すように、本実施の形態の半導体記憶装置２は、パソコンまたはデジタルカメラ等のホスト３と着脱可能に接続されるメモリカード、または、ホスト３の内部に収納され、ホスト３の起動データ等を記録する、いわゆるエンベデッドタイプの記憶装置等である。あるいは半導体記憶装置２とホスト３とが、例えば携帯音楽プレーヤであるＭＰ３プレーヤ等のメモリシステム１を構成していてもよい。半導体記憶装置２は、半導体メモリ部（以下、単に「メモリ部」ともいう。）３０と、メモリコントローラ１０とを有する。メモリ部３０はＮＡＮＤ型フラッシュメモリ部であり、単位セルである多数のメモリセル３１が、書き込みに用いるビット線（不図示）および読み出しに用いるワード線３２等で接続された構造を有する。

メモリコントローラ１０は、バス１７を介して接続された、ＲＯＭ１９と、制御部であるＣＰＵ１１と、ＲＡＭ１４と、ホスト Ｉ／Ｆ（インターフェイス）１８と、記憶するデータの符号化処理および記憶されたデータの復号処理を行う誤り訂正（ＥＣＣ：Error Correcting Code）部２０と、ＮＡＮＤ Ｉ／Ｆ（インターフェイス）２１とを有する。

メモリコントローラ１０は、ＣＰＵ１１を用いて、ホストＩ／Ｆ１８を介してホスト３とのデータ送受信を、ＮＡＮＤ Ｉ／Ｆ２１を介してメモリ部３０とのデータ送受信を行う。そして、半導体記憶装置２の動作時にＲＡＭ１４には、論物変換テーブル１６と、それぞれの論理ブロック内のメモリセルからのデータの読み出し回数を、論理アドレスと対応して記憶するアクセス回数記憶部１５とが含まれる。

ここで、図２に示すように半導体メモリ部３０を構成する複数のメモリセル３１は、消去単位である物理ブロックによって区分されている。一方、半導体記憶装置２と接続されたホスト３は論理空間における各メモリセル３１の位置を示す論理アドレスによりデータの送受信を指示する。

また論理空間の区分サイズは物理ブロックサイズと同一とし、論理空間１区分（以下、「論理ブロック」と呼ぶ）に対して１個の物理ブロックが対応付けられている論物変換形式とする。なお、図示はしていないが、１個の論理ブロックのサイズは物理ブロックサイズ複数個分と同一であるが、１個の論理ブロックに対して複数個の物理ブロックが対応付けられている論物変換形式でも良い。

ＣＰＵ１１は、論物変換テーブル１６にもとづいて論理アドレスと物理アドレスの変換を行うアドレス変換部（不図示）、所定のアクセス回数ごとに各メモリセル３１に記憶されているデータの記憶状態を確認する記憶状態確認部１３、および各メモリセル３１に記憶されたデータを記憶しなおすリフレッシュ処理を行うリフレッシュ処理部１２としての動作をファームウエア（ＦＷ）により実行する。ホスト３からのコマンド入力に応じた半導体記憶装置２全体の制御もＣＰＵ１１においてＦＷで実行される。ＲＯＭ１０は、半導体記憶装置２の制御プログラム等が格納されている記憶部であり、半導体メモリ部３０の一部または図示しない不揮発性記憶部にもメモリコントローラ１０が半導体記憶装置２を制御するための情報が記憶される。

本実施の形態のメモリコントローラ１０は、アクセス回数記憶部１５が、論理ブロック単位でデータを読み出すアクセス回数を記憶する。

ここで、図３に示すように、ＮＡＮＤ型フラッシュメモリ部を有する半導体記憶装置２においては、メモリセル３１にデータを記憶後に同じメモリセル３１からのデータ読み出し回数が増加するに従いデータの記憶状態が劣化し誤りの発生数が多くなる。そして、例えば、ある論理ブロック４０Ａとある論理ブロック４０Ｂとではリードディスターブによる劣化の進行速度、言い換えればリードディスターブ耐性が大きく異なる。ここで、誤りの数とは、ＥＣＣ部２０における復号処理のときの誤りの数であり、誤り数がＥＣＣ部２０の最大誤り訂正数以下の場合には、誤り訂正が可能である。

そして、メモリコントローラ１０では記憶状態確認部１３が所定の読み出しアクセス回数ごとに、論理ブロック単位でメモリセル３１に記憶されているデータの記憶状態すなわち復号処理したときの誤りの数を確認する。すなわち、記憶状態確認部１３は所定のアクセス回数ごとにメモリセル３１に記憶されている符号化データを復号処理したときの誤りの数をもとにメモリセル３１に記憶されているデータの記憶状態を確認する。所定のアクセス回数は、半導体記憶装置２の種類および使用状態等により適宜選択されるが、リードディスターブの兆候が出はじめたアクセス回数から誤り訂正不能でデータ読み出し不能になるまでのアクセス回数に対して十分細かい間隔設定であればよく、例えば１ｋ回である。

そして、リフレッシュ処理部１２は、メモリセル３１の記憶状態が所定の劣化状態、例えばＥＣＣ部２０の最大誤り訂正数が１２個の場合に発生誤り数が８個以上になった場合にだけメモリセルに記憶されたデータを、記憶しなおすリフレッシュ処理を行う。

なお、記憶状態確認部１３が、メモリセル３１に記憶されているデータの記憶状態を確認する方法としては、通常のデータ読み出しにおける復号処理のときの誤り発生数を確認する方法に限られるものではない。例えば、データ読み出しのときにワード線３２に印加する読み出し電圧を、通常の読み出し電圧に対してマージンを減らした設定、言い換えれば、より誤りが発生しやすい設定としたときの誤り発生数を確認する方法を用いてもよい。すなわち、記憶状態確認部１３は通常のデータを読み出し条件よりも誤りが発生しやすい条件で読み出されたデータの復号処理結果にもとづきメモリセル３１に記憶されているデータの記憶状態を確認してもよい。

また、記憶状態確認部１３が、データの記憶状態を確認するメモリセル３１は対象となる論理ブロック内の全データ、すなわち全メモリセル３１である必要はなく、例えば、リードディスターブ障害が発生しやすい極性データを含むメモリセル３１のみ、またはリードディスターブ耐性が弱いワード線３２または弱いカラムアドレスを含む範囲のメモリセル３１のみを用いて確認してもよい。すなわち、記憶状態確認部１３は、ＮＡＮＤ型フラッシュメモリ部の複数のメモリセルのうち、誤りが発生しやすい単数または複数のメモリセル３１から読み出されたデータの復号処理結果にもとづきメモリセル３１に記憶されているデータの記憶状態を確認してもよい。

なお、論理アドレス／物理アドレスの対応関係の更新処理によりブロックの書き換えが行われた場合には、リードディスターブ障害は解消される。しかし、この場合に、アクセス回数記憶部１５は記憶されているアクセス回数をリセットさせて再度、カウントをゼロから累積しなくともよい。記憶状態確認部１３は所定の回数ごとに記憶状態を確認するためである。逆に、記憶状態確認部１３が記憶状態を確認するごとにアクセス回数記憶部１５は記憶されているアクセス回数をリセットしてゼロに戻してもよい。アクセス回数をリセットする頻度の高いアクセス回数記憶部１５は容量が小さくできる。

なお、本実施の形態の半導体記憶装置２は、公知のリードディスターブ障害回避方法を併用しても良い。例えば、特に、読み出し回数の多いブロックのデータをＲＡＭ１４等に記憶し、そのブロック内のメモリセル３１に対して読み込みアクセスがあった場合には、半導体メモリ部３０からではなく、ＲＡＭ１４等からデータを読み出す方法が知られている。このようなＲＡＭ１４等にデータを転送するリードディスターブ障害回避方法を併用する場合には、もちろん、その論理ブロックについては、アクセス回数記憶部１５等の対象とはしない。

以上の説明のように、本実施の形態のメモリコントローラ１０では、メモリ部３０に記録状態の劣化の進行速度が異なっているメモリセル３１が混在していても、過度にリフレッシュ処理を行うことにより生じる弊害を防止することができ、読み出すデータの信頼性が高い。また本実施の形態のメモリコントローラ１０を具備する半導体記憶装置２およびメモリシステム１は読み出すデータの信頼性が高い。

次に図４のフローチャートを用いて、本実施の形態のメモリコントローラ１０のリードディスターブ対策処理の流れについて説明する。

＜ステップＳ１０＞ 初期化処理
半導体記憶装置２の電源が入る、例えばホスト３と接続されると、メモリコントローラ１０はＲＯＭ１９等の不揮発性記憶部に記憶されている情報をＲＡＭ１４およびＣＰＵ１１に転送する。このため、ＣＰＵ１１は、記憶状態確認部１３およびリフレッシュ処理部１２としての機能を具備する。もちろん、メモリコントローラ１０が、ＣＰＵ１１から独立した記憶状態確認部１３および／またはリフレッシュ処理部１２を有していてもよい。

＜ステップＳ１１＞ 終了指示
ホスト３からの処理終了の指示があるまで、メモリコントローラ１０は以下に説明する所定の処理を繰り返す。

＜ステップＳ１２、Ｓ１３＞ アクセス回数記憶処理
ホスト３から論理アドレスにもとづいて特定されたメモリセルに記憶されているデータの読み出し指示（コマンド）があった場合に、メモリコントローラ１０は、論物変換テーブル１６にもとづいて論理アドレスを物理アドレスに変換し、論理アドレスに対応した物理アドレスに該当するメモリセル３１からデータを読み出して、復号処理を行い、ホスト３に出力する。

データを読み出したとき、すなわちメモリセル３１に読み出しアクセスしたとき、アクセス回数記憶部１５は記憶しているアクセス回数に１を加算する。ここで、アクセス回数記憶部１５はアクセスしたメモリセル３１が属する論理ブロック４０ごとにアクセス回数を記憶する。
なお、アクセス回数記憶部１５は、アクセス回数の多い論理ブロックのみを対象にアクセス回数を記憶、すなわちカウントし、記憶状態確認部１３およびリフレッシュ処理部１２はアクセス回数記憶部１５がアクセス回数を記憶している論理ブロックのみを対象に、それぞれの処理を行ってもよい。

＜ステップＳ１４、Ｓ１５、Ｓ１６＞ 記憶状態確認処理
所定のアクセス回数ごとに、記憶状態確認部１３は、その論理ブロックに属するメモリセルに記憶されているデータの記録状態を確認する。記録状態が所定の劣化状態、すなわち復号処理のときに所定数以上の誤り発生がない場合には、所定のアクセス回数を経過していてもリフレッシュ処理部１２はリフレッシュ処理を行わない。

なお、アクセス回数記憶部１５および／または論物変換テーブル１６は、ＲＡＭ１４ではなくＣＰＵ１１の内部記憶部に記憶されていてもよい。

＜ステップＳ１７＞ リフレッシュ処理
データの記憶状態が所定の劣化状態の場合に、リフレッシュ処理部１２は、リフレッシュ処理を行う。リフレッシュ処理は論理ブロック情報を論物変換テーブル１６により物理ブロック情報に変換して、物理ブロック単位で行われる。

なお、記憶状態確認部１３が確認したデータの記憶状態が所定の劣化状態で、かつ、ホスト３からリフレッシュ処理の指示があったときに、リフレッシュ処理部１２がリフレッシュ処理を行うようにしてもよい。ホスト３からの指示により、リフレッシュ処理を行うメモリコントローラ１０はリフレッシュ処理中に電源が遮断されるおそれがない。

または、記憶状態確認部１３が確認したデータの記憶状態が所定の劣化状態の場合に直ちにリフレッシュ処理を行わず、その後、ホスト３から一定時間、何の処理指示がない、いわゆるアイドリング期間に、リフレッシュ処理部１２がリフレッシュ処理を行うようにしてもよい。

すなわち、接続されたホスト３がアイドリング期間中に、リフレッシュ処理部１２がリフレッシュ処理を行うメモリコントローラ１０は、リード／ライト処理の処理速度がリフレッシュ処理により低下することがない。

＜ステップＳ１８＞ 電源遮断処理
ホスト３から電源遮断に先行して、「Cache Flushコマンド」等のコマンド信号による終了指示があった場合には、メモリコントローラ１０はコマンド信号をトリガにメモリコントローラ１０はアクセス回数記憶部１５に記憶されているアクセス回数情報を不揮発記憶部に転送する。

ホスト３からコマンド信号等での終了指示がなく電源が遮断される場合がある半導体記憶装置２の場合には、メモリコントローラ１０はアクセス回数記憶部１５に記憶されているアクセス回数情報を、所定の時間間隔、または所定の第２のアクセス回数間隔で不揮発性記憶部に転送することが好ましい。半導体記憶装置２の電源が予告無く遮断された場合には、アクセス回数情報を不揮発性記憶部に転送したときから電源遮断までのアクセス回数情報として失われる。しかし、その失われるアクセス回数が統計量として不揮発性記憶部にすでに記憶しているアクセス回数に対して、リードディスターブ障害発生特性上、無視できる程度に小さいものであれば問題とはならない。すなわち、所定の時間間隔または第２のアクセス回数間隔は、リードディスターブ障害発生特性を考慮して設定される。

すなわち、アクセス回数記憶部１５に記憶されているアクセス回数情報を所定の時間ごと、または所定の第２のアクセス回数ごとに不揮発性記憶部に転送するメモリコントローラ１０は予告無く電源が遮断されても、リードディスターブ障害の発生を防止できる。

＜第２の実施の形態＞
次に、図５および図６を参照して本発明の第２の実施の形態のメモリコントローラ１０Ｂおよび半導体記憶装置２Ｂについて説明する。第２の実施の形態のメモリコントローラ１０Ｂおよび半導体記憶装置２Ｂは第１の実施の形態のメモリコントローラ１０および半導体記憶装置２と類似しているため同じ構成要素には同じ符号を付し説明は省略する。

そして図５に示す半導体記憶装置２Ｂのメモリコントローラ１０Ｂのリフレッシュ処理部１２Ｂは複数のメモリセル３１からなるデータ消去単位である物理ブロッ単位でリフレッシュ処理を行い、アクセス回数記憶部１５Ｂおよび記憶状態確認部１３Ｂは物理ブロック単位と同じ大きさの論理ブロックを複数有する論理ブロックグループ単位で、それぞれの処理を行う。

即ち、第１の実施の形態のメモリコントローラ１０は所定のアクセス回数ごとに、記憶状態確認部１３が、その論理ブロック一個に属するメモリセルに記憶されているデータの記録状態を確認した。これに対して、本実施の形態のメモリコントローラ１０では所定のアクセス回数ごとに、記憶状態確認部１３Bが、その論理ブロックグループに属するメモリセルに記憶されているデータの記録状態を確認し、データの記憶状態が所定の劣化状態の物理ブロックに対してのみ、リフレッシュ処理部１２Bは、リフレッシュ処理を行う。

図６に示すようにメモリコントローラ１０Ｂでは、例えば連続した４個の論理ブロックを１個の論理ブロックグループとし、その各論理ブロックグループに対する読み出しアクセス回数をモニタする。
ここで、アクセス回数記憶部１５Ｂの容量は、例えば、連続した４個の論理ブロックの大きさが４MBバイト、半導体メモリ部３０の容量が４Gバイト、そして、アクセス回数が１ｋ回ごとの桁上がり、すなわち所定の回数をカウントするために２バイト必要な場合には２ｋバイトとなる。すなわち、ｋ個の論理ブロックを一つの論理ブロックグループとすることにより、アクセス回数記憶部１５Ｂの容量を（１／ｋ）に低減することができる。

なお上記説明では論理ブロックグループが４個の論理ブロックから構成されている場合を例に説明したが、論理ブロックグループは複数の論理ブロックから構成されていればよい。１つの論理ブロックグループに属する論理ブロックの数が多いほど、アクセス回数記憶部１５Ｂの容量を低減することができるが、特定の論理ブロックにのみアクセス回数が多い場合には好ましくない。１つの論理ブロックグループに属する論理ブロックの数は、好ましくは、例えば４個以上２５６個以下である。

以上の説明のように、本実施の形態のメモリコントローラ１０Ｂは第１の実施の形態のメモリコントローラ１０が有する効果を有し、さらにアクセス回数記憶部１５Ｂの容量を低減することができる。また、本実施の形態のメモリコントローラ１０Ｂを具備する半導体記憶装置２Ｂおよびメモリシステム１Ｂは第１の実施の形態の半導体記憶装置２およびメモリシステム１が有する効果を有し、さらにアクセス回数記憶部１５Ｂの容量を低減することができる。

本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

１、１Ｂ…メモリシステム
２、２Ｂ…半導体記憶装置
３…ホスト
１０、１０Ｂ…メモリコントローラ
１１…ＣＰＵ
１２、１２Ｂ…リフレッシュ処理部
１３、１３Ｂ…記憶状態確認部
１４…ＲＡＭ
１５、１５Ｂ…アクセス回数記憶部
１６…論理アドレス／物理アドレス変換テーブル（論物変換テーブル）
１７…バス
２０…ＥＣＣ部
３０…ＮＡＮＤ型フラッシュメモリ部
３１…メモリセル
３２…ワード線
４０、４０Ａ、４０Ｂ…論理ブロック
４１…物理ブロック

Claims (5)

1. 複数のメモリセルを有するＮＡＮＤ型フラッシュメモリ部にデータを記憶し読み出しするための制御を行うメモリコントローラであって、
   各メモリセルの前記ＮＡＮＤ型フラッシュメモリ部における位置を示す物理アドレスと、前記各メモリセルの論理空間における位置を示す論理アドレスとを変換する論理アドレス／物理アドレス変換テーブルと、
   前記各メモリセルから前記データを読み出すアクセス回数を、前記論理アドレスと対応して記憶するアクセス回数記憶部と、
   所定の前記アクセス回数ごとに前記各メモリセルに記憶されているデータの記憶状態を確認する記憶状態確認部と、
   前記データの前記記憶状態が所定の劣化状態の場合に、前記各メモリセルに記憶された前記データを、記憶しなおすリフレッシュ処理を行うリフレッシュ処理部と、を有することを特徴とするメモリコントローラ。
2. 前記リフレッシュ処理部が、所定数の前記メモリセルからなるデータ消去単位である物理ブロック単位で、前記リフレッシュ処理を行い、
   前記アクセス回数記憶部および前記記憶状態確認部が、前記物理ブロックと同じ大きさの論理ブロック単位で、それぞれの処理を行うことを特徴とする請求項１に記載のメモリコントローラ。
3. 前記リフレッシュ処理部が、所定数の前記メモリセルからなるデータ消去単位である物理ブロック単位で、前記リフレッシュ処理を行い、
   前記アクセス回数記憶部および前記記憶状態確認部が、前記物理ブロックと同じ大きさの論理ブロックを複数有する論理ブロックグループ単位で、それぞれの処理を行うことを特徴とする請求項１に記載のメモリコントローラ。
4. 前記記憶状態確認部が確認した前記データの記憶状態が前記所定の劣化状態の場合に、ホストから前記リフレッシュ処理の指示があったときに、前記リフレッシュ処理部がリフレッシュ処理を行うことを特徴とする請求項１から請求項３のいずれか１項に記載のメモリコントローラ。
5. 請求項１から請求項４のいずれか１項に記載のメモリコントローラを具備することを特徴とする半導体記憶装置。

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