JP2010182792A - 電子回路装置 - Google Patents

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Abstract

【課題】小型の電子部品であっても、その熱を確実に外部に放散することができる電子回路装置を提供する。
【解決手段】基板2の表面に電子部品3が搭載されてなる電子回路装置1において、基板2に複数のスルーホール13が貫通状態に形成されるとともに、電子部品3の裏面に、各スルーホール13に接続状態に複数のはんだ接続部15が設けられ、基板2の裏面側に、スルーホール13に接続され電子部品3の投影面積Aよりも広いグランド層16と、該グランド層16の上に形成されたレジスト層17とが設けられ、該レジスト層17は、電子部品3の投影領域Aにおいてグランド層16を覆うとともに、投影領域の周辺領域Bにおいてはグランド層16の少なくとも一部を露出させる開口部18が形成され、該開口部18内に、その中のグランド層16に接続状態にはんだ固着部19が設けられている。
【選択図】図1

Description

本発明は、発熱性の電子部品を基板に搭載してなる電子回路装置に係り、発生する熱を外部に放散させる放熱構造を有する電子回路装置に関する。
パワーIC等のように電子部品が発熱性を有する場合、これを基板に搭載する際に、電子部品の過度の昇温を抑制して所定の温度に維持するとともに、発生する熱が他の回路部品等に悪影響を及ぼさないように、熱を速やかに電子部品から吸収して外部へ放散させる構造とすることが必要である。
このような放熱構造を有する電子回路装置として、例えば特許文献1に示される技術がある。この特許文献1記載の技術では、電子部品を搭載した基板が、熱伝導性に優れるアルミニウム製のケースに収容されており、基板には、電子部品の直下で電子部品に熱的に接続された複数のスルーホールが貫通状態に形成されるとともに、基板の内部には、スルーホールと熱的に接続された接地パターンが形成されている。また、基板を収容するケースの一部に突出部が形成され、その突出部が基板の裏面でスルーホールに熱的に接続され、スルーホールから突出部を介して伝わった熱を外気と広く接触したケースの表面から放散する構成とされている。
特開2002−118384号公報
ところで、電子部品の小型化、高機能化に伴い、基板上の発熱箇所が極めて面積の小さい局部に集中する傾向にある。また、基板上にも多くの電子部品が搭載されることから、放熱のための経路にも制約が生じる。
特許文献1記載の技術であると、電子部品の直下のスルーホールにケースの突出部を密着させる必要があるが、電子部品は小型化が進む一方、ケースは、例えばプレス加工によって突出部が形成されるものであるから、その小型化には限界があり、電子部品の小型化が進むほど、目的とするスルーホールにケースの突出部を接触状態に配置することが難しくなる。
本発明は、このような事情に鑑みてなされたもので、小型の電子部品であっても、その熱を確実に外部に放散することができる電子回路装置の提供を目的とする。
本発明の電子回路装置は、基板の表面に電子部品が搭載されてなる電子回路装置において、前記基板に複数のスルーホールが貫通状態に形成されるとともに、前記電子部品の裏面に、各スルーホールに接続状態に複数のはんだ接続部が設けられ、前記基板の裏面側に、前記スルーホールに接続され前記電子部品の投影面積よりも広いグランド層と、該グランド層の上に形成されたレジスト層とが設けられ、該レジスト層は、前記電子部品の投影領域において前記グランド層を覆うとともに、前記投影領域の周辺領域においては前記グランド層の少なくとも一部を露出させる開口部が形成され、該開口部内に、その中の前記グランド層に接続状態にはんだ固着部が設けられていることを特徴とする。
すなわち、電子部品の投影領域よりも広いグランド層を設け、その投影領域においてはレジスト層によってグランド層を覆った状態とし、その周辺領域ではレジスト層を開口部により除去して、グランド層を露出させた状態とし、その開口部内でグランド層に固着したはんだ固着部の表面から放熱させるようにしている。このため、電子部品の裏面に接続されているはんだ接続部からスルーホールを介してグランド層に伝わった熱が、このグランド層を面方向に分散し、その周辺領域の各開口部のはんだ固着部から放散させられる。この周辺領域は電子部品直下の投影領域よりも広い面積とすることができ、小型の電子部品から局所的に発生する熱をグランド層で分散させて広い範囲で放散することができる。
また、電子部品の投影領域からずれた位置でグランド層を露出させるので、放熱構造の設計の自由度が向上する。
なお、電子部品の投影領域においてはレジスト層によりグランド層を覆った状態としたのは、電子部品の投影領域における基板の表裏面の応力差を小さくするためである。
本発明の電子回路装置において、前記はんだ固着部は前記レジスト層の表面よりも突出しているとよい。
レジスト層の開口部からはんだ固着部が突出して形成されることにより、はんだ固着部の外表面の表面積が大きくなり、その分、放熱面積が大きくなる、
本発明の電子回路装置によれば、電子部品で発生した熱がスルーホールを経由して速やかにグランド層に伝達し、このグランド層を面方向に伝導して、周辺領域のはんだ固着部から外部に放散させることができ、この場合に、電子部品直下の狭い投影領域ではなく、その外側に広がった周辺領域から放熱するので、小型の電子部品であっても、その熱を確実に外部に放散することができる。
本発明に係る電子回路装置の一実施形態を示す縦断面図である。 図1のX−X線に沿う裏面図である。 図1の電子回路装置における熱の移動経路を矢印で示した要部の拡大図である。 本発明に係る電子回路装置の他の実施形態を示す図2同様の裏面図である。
以下、本発明に係る電子回路装置の実施形態を図面を参照しながら説明する。
一実施形態の電子回路装置1は、例えばオーディオ用のパワーアンプに用いられるものであり、図1に示すように、基板2の表面に電子部品3としてパワーアンプICが搭載されている。この電子部品3は、部品本体4の両側部から複数本のリード5が突出して設けられており、そのリード5の先端部が基板2の表面に形成された導体回路6にはんだ7によって接続される構成である。なお、本実施形態の電子回路装置1においては、基板2の両面に複数種類の電子部品が搭載されるが、図には1個の電子部品3のみを記載し、以下でもこの電子部品3を中心に説明し、必要に応じて他の電子部品について説明を加えることとする。
基板2には、その表面側に導体回路6が所定のパターンで形成されるとともに、電子部品3のリード5が接続されるランド部6aを除いて導体回路6を覆う表面側レジスト層11が設けられている。また、この基板2は、内部に多層に導体回路6が形成された多層配線基板である。これら導体回路6は、基板2の複数の層に形成されており、ビア12等を介して部分的に接続されるなどにより配線されている。また、この基板2に搭載された電子部品3の直下には、この電子部品3の投影領域内に分散するように複数のスルーホール13が基板2を貫通状態に設けられている。
これらスルーホール13は、内周面にめっき層14が形成されるとともに、基板2の表面には、他の導体回路6とは独立したランド部14aが一体的に形成されており、このため、表面側レジスト層11は、これらスルーホール13の部分では、各ランド部14aを露出した状態としている。また、基板2の内部では、いずれのスルーホール13も他の導体回路6から独立している。
そして、電子部品3の部品本体4の裏面から各スルーホール13の内部にかけてはんだ接続部15が設けられている。これらはんだ接続部15は、スルーホール13内を充填するとともに上端で電子部品3の部品本体4の裏面で例えばシールド層4aに固着されている。
一方、基板2の裏面には、導体回路6と、グランド層16とが設けられている。このグランド層16は、同じ基板2の裏面に設けられている導体回路6を避けて基板2のほぼ全面に設けられている。
これらグランド層16及び各層の導体回路6は銅箔によって形成され、エッチング等によってパターン形成されたものである。この場合、グランド層16は、基板2に搭載された電子部品3の直下では、電子部品3の投影領域Aの面積よりも広い面積で設けられている。
そして、この基板2の裏面に、グランド層16及び回路導体6の特定部分を除き他の部分を覆う裏面側レジスト層17が設けられている。この裏面側レジスト層17は、グランド層16の部分においては、電子部品3の直下の投影領域Aの部分を覆うとともに、その投影領域Aの周辺領域では、比較的大きい開口部18が複数設けられ、これら開口部18にグランド層16の表面が部分的に露出される状態とされている。この場合、図2に示す例では、投影領域Aは電子部品3の平面形状と同じ矩形に形成され、投影領域Aの周辺領域Bは、例えば投影領域Aのほぼ3倍の縦横寸法のほぼ相似形となる外形を有する矩形の枠状に形成されている。そして、この周辺領域Bにおける各開口部18は、それぞれが例えば正方形状に形成され、所定間隔で格子状に並ぶように配置されており、各開口部18内には、これら開口部18に露出するグランド層17を覆うようにはんだ固着部19が設けられている。これらはんだ固着部19は、半球状に突出しており、その突出高さがレジスト層17の厚さよりも大きく形成され、レジスト層17の表面から突出している。
このように構成される電子回路装置1を製造する場合、導体回路6が形成される前の基板2の表裏面においては、全面に銅箔が形成され、その上に銅箔を全面的に覆うようにレジスト層が形成される。そして、回路導体6やグランド層16として必要なパターンのフォトマスクを積層し、その上から露光してレジスト層にフォトマスクに応じたパターンを焼き付け、これを現像してレジスト層のパターンを形成する。そして、そのレジスト層のパターンに銅箔をエッチングした後、ランド部6a等においてはレジスト層をアルカリ液等によって除去して銅箔部分を露出させるのであるが、露出させる必要のない部分にはレジスト層を除去しないで、回路導体6等を覆う保護層(レジスト層11,17)として残しておく。
また、グランド層16を覆う部分では、電子部品3直下の投影領域Aにおいてはレジスト層17を除去しないでそのまま残しておき、その周辺領域Bにおいては複数の開口部18の部分を除去して各開口部18からグランド層16を露出させる。
次に、露出している導体回路6及びグランド層16の上にニッケルめっき等を施し、まず、表面の導体回路6のランド6aの上にはんだを印刷し、その上に電子部品3を載置する。この電子部品3には裏面に複数のはんだが固着されており、これらはんだを基板2のスルーホール13上に配置するように位置決めする。この状態でリフロー炉に入れて、はんだをリフローさせる。このリフローによりはんだには表面張力が作用し、電子部品3の裏面の各はんだはスルーホール13に芯合わせされ、スルーホール13内に侵入して裏面側のグランド層16に接続されるとともに、スルーホール13から電子部品3の裏面に至るはんだ接続部15として形成される。
基板2の表面のはんだ付けが終わったら、裏面側にも同様にして他の電子部品をはんだ付けする。このとき、グランド層16においては、その開口部18内に多くのはんだを塗布して、開口部18内ではんだがレジスト層17の表面よりも突出するようにしておく。そして、この基板2の裏面側を上方に向けた状態でリフロー炉に入れ、リフロー炉内では上方の片面側からのみ加熱して、はんだをリフローする。このはんだのリフロー時の表面張力により、グランド層16の開口部18内のはんだはボール状に丸くなり、その先端がレジスト層17の表面よりも突出したはんだ固着部19として形成される。
このようにして製造された電子回路装置1において、電子部品3に熱が発生すると、その熱は、その一部は電子部品3の外表面から外気に放散されるが、電子部品3の裏面にはんだ接続部15が固着しているので、熱の大部分は、図3の破線矢印で示すように、このはんだ接続部15からスルーホール13内を経由して基板2の裏面のグランド層16に速やかに伝わる。このグランド層16は、基板2の直下の投影領域Aよりも広い面積を有していることから、スルーホール13を経由した熱は、グランド層16を面方向に伝わり、周辺領域Bの各開口部18からはんだ固着部19を介して外部に放散される。この場合、各開口部18のはんだ固着部19は、ボール状に突出しているため、大きい外表面積を有しており、このはんだ固着部19に伝わった熱は、その広い外表面全面から外気に放散される。
ところで、電子部品3直下の投影領域Aにおいては、基板2の裏面のレジスト層17を残したままとしてあるが、基板2の表面側にも電子部品3の直下の投影領域Aにはレジスト層11が設けられることとの関係から、基板2の両面の応力をバランスさせることができ、反りや変形等の少ない電子回路装置1とすることができる。
次に図4は本発明の他の実施形態における図2同様の裏面を示している。この実施形態の電子回路装置においては、基板2の裏面では、グランド層16(図1及び図3のグランド層16参照)が電子部品(図1及び図3の電子部品3参照)直下の投影領域Aではレジスト層17によって覆われているが、その周辺領域Bにおいては、その部分のグランド層16を全面的に露出するようにレジスト層17が除去された大きな開口部21が形成され、そのグランド層16の上にはんだ固着部22が層状に形成された構成とされている。その他の構成は、図1から図3の実施形態と同様であるので、共通部分に同一符号を付して説明を省略する。
この実施形態の電子回路装置においては、電子部品3で発生した熱の大部分がスルーホール13を経由してグランド層16に伝達し、このグランド層16を面方向に伝導して、周辺領域の全面のはんだ固着部22から外部に放散される。周辺領域Bの全面を露出状態として放熱しているので、放熱面積を大きくすることができ、速やかに放熱することができる。
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、電子部品としてパワーアンプICを適用したが、他のパワーICの他、発熱性を有する電子部品に適用することができる。
また、周辺領域Bを投影領域Aのほぼ相似形となる外形を有する形状としたが、他の電子部品等の配置条件等に応じて任意の形状とすることができる。
1…電子回路装置、2…基板、3…電子部品、4…部品本体、5…リード、6…導体回路、6a…ランド部、7…はんだ、11…レジスト層、12…ビア、13…スルーホール、14…めっき層、14a…ランド部、15…はんだ接続部、16…グランド層、17…レジスト層、18…開口部、19…はんだ固着部、21…開口部、22…はんだ固着部

Claims (2)

  1. 基板の表面に電子部品が搭載されてなる電子回路装置において、
    前記基板に複数のスルーホールが貫通状態に形成されるとともに、前記電子部品の裏面に、各スルーホールに接続状態に複数のはんだ接続部が設けられ、前記基板の裏面側に、前記スルーホールに接続され前記電子部品の投影面積よりも広いグランド層と、該グランド層の上に形成されたレジスト層とが設けられ、該レジスト層は、前記電子部品の投影領域において前記グランド層を覆うとともに、前記投影領域の周辺領域においては前記グランド層の少なくとも一部を露出させる開口部が形成され、該開口部内に、その中の前記グランド層に接続状態にはんだ固着部が設けられていることを特徴とする電子回路装置。
  2. 前記はんだ固着部は前記レジスト層の表面よりも突出していることを特徴とする請求項1記載の電子回路装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012216642A (ja) * 2011-03-31 2012-11-08 Toshiba Corp 電子機器および基板アセンブリ
JP2014175628A (ja) * 2013-03-13 2014-09-22 Canon Inc 半導体パッケージ及びプリント回路板
JPWO2014196144A1 (ja) * 2013-06-04 2017-02-23 パナソニックIpマネジメント株式会社 無線モジュール及び無線装置
JP2017079268A (ja) * 2015-10-20 2017-04-27 株式会社豊田自動織機 半導体装置
CN110753445A (zh) * 2018-07-23 2020-02-04 株式会社电装 电子控制单元

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012216642A (ja) * 2011-03-31 2012-11-08 Toshiba Corp 電子機器および基板アセンブリ
JP2014175628A (ja) * 2013-03-13 2014-09-22 Canon Inc 半導体パッケージ及びプリント回路板
JPWO2014196144A1 (ja) * 2013-06-04 2017-02-23 パナソニックIpマネジメント株式会社 無線モジュール及び無線装置
JP2017079268A (ja) * 2015-10-20 2017-04-27 株式会社豊田自動織機 半導体装置
CN110753445A (zh) * 2018-07-23 2020-02-04 株式会社电装 电子控制单元

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