JP2010178497A

JP2010178497A - 昇圧回路

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Publication number: JP2010178497A
Application number: JP2009018243A
Authority: JP
Inventors: Makoto Mitani; 真見谷; Fumiyasu Utsunomiya; 文靖宇都宮
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2009-01-29
Filing date: 2009-01-29
Publication date: 2010-08-12
Anticipated expiration: 2029-01-29
Also published as: TW201042895A; TWI472136B; KR101312801B1; JP5317335B2; KR20100088080A; CN101820218B; US7961035B2; CN101820218A; US20100188137A1

Abstract

【課題】昇圧回路の回路規模を小さくする。
【解決手段】昇圧動作終了後にリセットトランジスタＭ３がノードＶｇをリセットする場合、電源電圧によってリセットトランジスタＭ３が制御され、ノードＶｇがリセットされるので、リセットするための新たな昇圧電圧は不必要であり、これに伴う別の昇圧回路も不必要である。よって、その分、昇圧回路の回路規模が小さくなる。
【選択図】図２

Description

本発明は昇圧回路に係り、詳細には、電源電圧Ｖ２よりも高い昇圧電圧を昇圧端子から出力する昇圧回路に関する。

現在、半導体装置では、電源電圧よりも高い昇圧電圧を昇圧端子から出力する昇圧回路が使用されることがある。例えば、不揮発性半導体装置において、メモリセルトランジスタの書き込み時及び消去時に昇圧電圧が使用されるので、昇圧回路が搭載されている。

この昇圧回路として、例えば、昇圧効率の高い４相のクロック信号で駆動される閾値相殺型の昇圧回路が知られている。この昇圧回路は、通常、入力電圧Ｖ１を昇圧して出力する複数個の昇圧セルを備えている。昇圧回路は、例えば、４個の昇圧セルを備え、１段目の昇圧セルの昇圧容量から２段目の昇圧セルの昇圧容量に電荷を転送し、同様に２段目から３段目に電荷を転送し、同様に３段目から４段目に電荷を転送することにより、昇圧端子に昇圧電圧を得ている。

そこで、従来における昇圧回路に搭載される昇圧セルについて説明する。
図６は、従来の昇圧セルを示す図である。
［昇圧回路が昇圧動作する時の動作］
クロック端子ＣＬＫＳの電圧が接地電圧から電源電圧Ｖ２になると、容量Ｃ１２のカップリングにより、ノードＶｚの電圧が入力端子ＶＩＮの入力電圧Ｖ１と電源電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）になって十分に高くなり、電荷転送トランジスタＭ１１がオンし、出力端子ＶＯＵＴの出力電圧が入力端子ＶＩＮの入力電圧Ｖ１になり、入力端子ＶＩＮの入力電圧Ｖ１によって昇圧容量Ｃ１１に電荷が蓄積する。この時、出力端子ＶＯＵＴと入力端子ＶＩＮとの電圧が等しいので、トランジスタＭ１２のゲート電圧とソース電圧とが等しく、トランジスタＭ１２のゲート・ソース間電圧が閾値電圧よりも低く、トランジスタＭ１２はオフする。

また、クロック端子ＣＬＫＭの電圧が接地電圧から電源電圧Ｖ２になると、昇圧容量Ｃ１１のカップリングにより、出力端子ＶＯＵＴにおいて昇圧容量Ｃ１１に転送された入力端子ＶＩＮの入力電圧Ｖ１が入力端子ＶＩＮの入力電圧Ｖ１と電源電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）に昇圧する。この時、出力端子ＶＯＵＴの出力電圧が十分に高くなり、トランジスタＭ１２がオンし、ノードＶｚの電圧が入力端子ＶＩＮの入力電圧Ｖ１になる。よって、ノードＶｚと入力端子ＶＩＮとの電圧が等しいので、電荷転送トランジスタＭ１１のゲート電圧とソース電圧とが等しく、電荷転送トランジスタＭ１１のゲート・ソース間電圧が閾値電圧よりも低く、電荷転送トランジスタＭ１１はオフする。

［昇圧回路が昇圧動作しない時（リセット時）の動作］
この時、リセット端子Ｒの電圧が電源電圧Ｖ２よりも高い所定電圧になるよう制御されている。また、端子ＶＣＣに電源電圧Ｖ２が印加されている。つまり、トランジスタＭ１３のゲート電圧は上記の所定電圧になり、ソース電圧は電源電圧Ｖ２になっていて、トランジスタＭ１３のゲート・ソース間電圧が閾値電圧よりも高いので、トランジスタＭ１３がオンする。ノードＶｚは、入力端子ＶＩＮの入力電圧Ｖ１と電源電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）から電源電圧Ｖ２とトランジスタＭ１４の閾値電圧との合計電圧になるようディスチャージされる（例えば、特許文献１参照）。

特開２００３−２５０２６３号公報（図２、図９）

しかし、従来の技術では、昇圧回路のリセット時に電源電圧Ｖ２よりも高い所定電圧がリセット端子Ｒに対して使用されるので、リセットのための昇圧回路が別途必要になってしまう。よって、その分、昇圧回路の回路規模が大きくなってしまう。

本発明は、上記課題に鑑みてなされ、回路規模の小さい昇圧回路を提供することを目的とする。

（１）上記課題を解決するため、請求項１記載の発明では、電源電圧よりも高い昇圧電圧を昇圧端子から出力する昇圧回路において、オン状態において、入力電圧を出力電圧として出力端子から出力する電荷転送トランジスタと、前記出力端子と第一クロック端子との間に配設され、前記電荷転送トランジスタのオフ状態における第一クロック信号の入力により、前記出力電圧を昇圧する出力電圧昇圧容量と、前記電荷転送トランジスタをオンオフ制御する制御トランジスタと、第二クロック端子と前記電荷転送トランジスタのゲートとの間に配設され、第二クロック信号の入力により前記電荷転送トランジスタのゲート電圧を昇圧し、前記電荷転送トランジスタをオン状態にするゲート電圧昇圧容量と、前記電源電圧がゲートに印加されることでオン状態となり、前記電荷転送トランジスタのゲートをリセットするリセットトランジスタと、を有する、少なくとも１個の昇圧セルと、昇圧動作終了後に、前記昇圧端子をディスチャージするディスチャージ回路と、を備えることを特徴とする昇圧回路を提供する。
（２）請求項２記載の発明では、前記リセットトランジスタは、ゲートに前記電源電圧が、ソースに前記昇圧電圧が印加されてオン状態となり、ドレインである前記電荷転送トランジスタのゲート電圧を前記電源電圧に戻し、前記ディスチャージ回路は、昇圧動作終了後に、前記昇圧端子の電圧を前記昇圧電圧から前記電源電圧に戻す、ことを特徴とする請求項１記載の昇圧回路を提供する。
（３）請求項３記載の発明では、前記リセットトランジスタは、ゲートとソースに前記電源電圧が印加されてオン状態となり、ドレインである前記電荷転送トランジスタのゲート電圧を前記電源電圧に戻し、前記ディスチャージ回路は、昇圧動作終了後に、前記昇圧端子の電圧を前記昇圧電圧から前記電源電圧に戻す、ことを特徴とする請求項１記載の昇圧回路を提供する。
（４）請求項４記載の発明では、前記リセットトランジスタは、ディプレッション型ＮＭＯＳトランジスタであることを特徴とする請求項１、請求項２、又は請求項３記載の昇圧回路を提供する。

本発明では、昇圧動作終了後に電荷転送トランジスタのゲートをリセットするリセットトランジスは、電源電圧がゲートに印加されることでオン状態となり、電荷転送トランジスタのゲートをリセットするので、リセットのための昇圧電圧は不要でり、これに伴う別の昇圧回路も不必要である。
よって、その分、昇圧回路の回路規模が小さくなる。

昇圧回路を示す図である。昇圧セルを示す図である。昇圧動作中の昇圧セルの各端子の電圧を示すタイムチャートである。昇圧動作終了後の昇圧セルの各端子の電圧を示すタイムチャートである。昇圧電圧を示すタイムチャートである。従来の昇圧セルを示す図である。

以下、本発明の実施形態を、図面を参照して説明する。
まず、昇圧回路の構成について説明する。図１は、昇圧回路を示す図である。
［要素］
昇圧回路は、電源端子ＶＣＣ、昇圧端子ＶＰＰ、クロック端子ＣＬＫ１〜ＣＬＫ４及びリセット端子ＲＳＴを備える。また、昇圧回路は、昇圧セル１１〜１４及びディスチャージ回路２２を備える。

［要素の接続関係］
クロック端子ＣＬＫ１は、昇圧セル１１及び昇圧セル１３の内部クロック端子ＣＬＫに接続している。クロック端子ＣＬＫ２は、昇圧セル１２及び昇圧セル１４の内部クロック端子ＣＬＫに接続している。
クロック端子ＣＬＫ３は、昇圧セル１１及び昇圧セル１３の内部クロック端子ＣＬＫＸに接続している。クロック端子ＣＬＫ４は、昇圧セル１２及び昇圧セル１４の内部クロック端子ＣＬＫＸに接続している。
昇圧端子ＶＰＰは、昇圧セル１１〜１４の内部昇圧端子ＶＰＰに接続している。
リセット端子ＲＳＴは、昇圧セル１１〜１４の内部リセット端子ＲＳＴに接続している。

電源端子ＶＣＣは昇圧セル１１の入力端子Ｖｉに接続し、昇圧セル１１の出力端子Ｖｏは昇圧セル１２の入力端子Ｖｉに接続し、昇圧セル１２の出力端子Ｖｏは昇圧セル１３の入力端子Ｖｉに接続し、昇圧セル１３の出力端子Ｖｏは昇圧セル１４の入力端子Ｖｉに接続し、昇圧セル１４の出力端子Ｖｏは昇圧端子ＶＰＰに接続している。
ディスチャージ回路２２は、昇圧セル１４の出力端子Ｖｏと電源端子ＶＣＣとの間に設けられている。

［要素の機能］
昇圧セル１１〜１４は、入力電圧Ｖ１を昇圧して出力する。
ディスチャージ回路２２は、例えば、昇圧端子ＶＰＰと電源端子ＶＣＣとの間にスイッチ（図示せず）を有し、昇圧動作終了後に、そのスイッチがオンするよう制御され、昇圧端子ＶＰＰと電源端子ＶＣＣとを接続することにより、昇圧端子ＶＰＰをディスチャージし、昇圧セル１１〜１４により順次昇圧された昇圧電圧を電源電圧Ｖ２に戻す。

次に、昇圧セル１１の構成について説明する。図２は、昇圧セルを示す図である。
［要素］
昇圧セル１１は、ノードＶｇ、入力端子Ｖｉ、出力端子Ｖｏ、第一クロック端子として機能する内部クロック端子ＣＬＫ、第２クロック端子として機能する内部クロック端子ＣＬＫＸ、内部リセット端子ＲＳＴ及び内部昇圧端子ＶＰＰを備える。
また、昇圧セル１１は、出力電圧昇圧容量Ｃ１、ゲート電圧昇圧容量Ｃ２、電荷転送トランジスタＭ１、制御トランジスタＭ２及びリセットトランジスタＭ３を備える。

［要素の接続関係］
電荷転送トランジスタＭ１は入力端子Ｖｉと出力端子Ｖｏとの間に設けられ、このトランジスタのゲートはノードＶｇに接続している。
制御トランジスタＭ２は入力端子ＶｉとノードＶｇとの間に設けられ、このトランジスタのゲートは出力端子Ｖｏに接続している。
出力電圧昇圧容量Ｃ１は、出力端子Ｖｏと内部クロック端子ＣＬＫとの間に設けられている。
ゲート電圧昇圧容量Ｃ２は、内部クロック端子ＣＬＫＸとノードＶｇとの間に設けられている。
リセットトランジスタＭ３は昇圧端子ＶＰＰとノードＶｇとの間に設けられ、このトランジスタのゲートは内部リセット端子ＲＳＴに接続している。
なお、昇圧セル１２〜１４の構成は、昇圧セル１１の構成と同一である。

［要素の機能］
電荷転送トランジスタＭ１は、オン状態で入力電圧Ｖ１を出力電圧として出力する。電荷転送トランジスタＭ１がオフすると、出力電圧昇圧容量Ｃ１はクロック端子ＣＬＫのクロック信号を使用して出力電圧を昇圧する。
制御トランジスタＭ２は、電荷転送トランジスタＭ１をオンオフ制御する。ゲート電圧昇圧容量Ｃ２は、クロック端子ＣＬＫＸのクロック信号を利用してノードＶｇの電圧を昇圧し、電荷転送トランジスタＭ１をオンさせる。

リセットトランジスタＭ３は、エンハンスメント型が使用される他のトランジスタＭ１、Ｍ２と異なり、ディプレッション型ＮＭＯＳトランジスタが使用される。
リセットトランジスタＭ３は、昇圧動作終了後に、ゲートに電源電圧Ｖ２が、ソースに昇圧電圧ＶＰＰがそれぞれ印加されてオン状態となり、ノードＶｇをリセットし、ノードＶｇの電圧を電源電圧Ｖ２に戻す。
ディプレッション型ＮＭＯＳトランジスタは負の閾値電圧（−Ｖｔｎｄ）を有し、例えば、ゲート・ソース間電圧が０Ｖでも、このトランジスタはオンすることができる。このため、リセットトランジスタＭ３のゲートに電源電圧Ｖ２を印加することで、ノードＶｇをリセットすることが可能になる。

次に、昇圧回路の動作について説明する。
図３は、昇圧動作中の昇圧セルの各端子の電圧を示すタイムチャートである。
図４は、昇圧動作終了後の昇圧セルの各端子の電圧を示すタイムチャートである。
図５は、昇圧電圧を示すタイムチャートである。

［昇圧回路が昇圧動作する時の動作］
昇圧回路が昇圧動作する時、内部リセット端子ＲＳＴの電圧が接地電圧になるよう制御されている。
各昇圧セルにおいて、図３に示すように、時間ｔ１〜ｔ２では、クロック端子ＣＬＫＸの電圧が接地電圧から電源電圧Ｖ２になると、ゲート電圧昇圧容量Ｃ２のカップリングにより、ノードＶｇの電圧が入力端子Ｖｉの入力電圧Ｖ１と電源電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）になって十分に高くなり、電荷転送トランジスタＭ１がオンする。電荷転送トランジスタＭ１のオンにより、出力端子Ｖｏの出力電圧が入力端子Ｖｉの入力電圧Ｖ１になり、入力端子Ｖｉの入力電圧Ｖ１によって出力電圧昇圧容量Ｃ１に電荷が蓄積する。
この時、出力端子Ｖｏと入力端子Ｖｉとの電圧が等しいので、制御トランジスタＭ２のゲート電圧とソース電圧とが等しく、制御トランジスタＭ２のゲート・ソース間電圧が閾値電圧よりも低く、制御トランジスタＭ２はオフする。
なお、この期間ｔ１〜ｔ２を電荷転送期間という。

また、各昇圧セルにおいて、図３に示すように、時間ｔ２〜ｔ３では、クロック端子ＣＬＫの電圧が接地電圧から電源電圧Ｖ２になると、出力電圧昇圧容量Ｃ１のカップリングにより、出力端子Ｖｏにおいて出力電圧昇圧容量Ｃ１に転送された入力端子Ｖｉの入力電圧Ｖ１が入力端子Ｖｉの入力電圧Ｖ１と電源電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）に昇圧する。
この時、出力端子Ｖｏの出力電圧が十分に高くなり、制御トランジスタＭ２は、ゲート・ソース間電圧が閾値電圧よりも高くなってオンし、ノードＶｇの電圧が入力端子Ｖｉの入力電圧Ｖ１になる。これによって、ノードＶｇと入力端子Ｖｉとの電圧が等しいので、電荷転送トランジスタＭ１のゲート電圧とソース電圧とが等しく、電荷転送トランジスタＭ１のゲート・ソース間電圧が閾値電圧よりも低く、電荷転送トランジスタＭ１はオフする。
なお、この期間ｔ２〜ｔ３を昇圧期間という。

各昇圧セルは上記のようにそれぞれ動作するが、昇圧回路において、昇圧セル１１及び昇圧セル１３が電荷転送期間または昇圧期間で動作する時は昇圧セル１２及び昇圧セル１４が昇圧期間または電荷転送期間で動作するように、つまり、昇圧セル１１及び昇圧セル１３と昇圧セル１２及び昇圧セル１４とが交互に動作するように、各昇圧セルは各クロック端子の電圧によってそれぞれ制御される。

昇圧回路は、入力電圧（電源電圧）を出力電圧（２倍の電源電圧）に昇圧する１段目の昇圧セル１１の出力電圧昇圧容量Ｃ１から入力電圧（２倍の電源電圧）を出力電圧（３倍の電源電圧）に昇圧する２段目の昇圧セル１２の出力電圧昇圧容量Ｃ１に電荷を転送し、同様に２段目から入力電圧（３倍の電源電圧）を出力電圧（４倍の電源電圧）に昇圧する３段目に電荷を転送し、同様に３段目から入力電圧（４倍の電源電圧）を出力電圧（５倍の電源電圧）に昇圧する４段目に電荷を転送することにより、昇圧端子ＶＰＰに電源電圧Ｖ２よりも高い昇圧電圧を得る。
ここで、４段目の昇圧セルの出力端子Ｖｏに負荷（図示せず）があるので、昇圧電圧が直ちに所望の電圧にならない。よって、上記のような各昇圧セルの電荷転送期間及び昇圧期間の動作が所定回数繰り返されることにより、昇圧電圧は所望の電圧になることができる。

［昇圧回路が昇圧動作しない時（リセット時）の動作］
各昇圧セルにおいて、図４に示すように、時間ｔ１ａでは、内部リセット端子ＲＳＴの電圧が電源電圧Ｖ２になるよう制御されている。
また、クロック端子ＣＬＫの電圧は接地電圧になるよう制御され、クロック端子ＣＬＫＸの電圧は電源電圧Ｖ２になるよう制御されている。

また、ディスチャージ回路２２が昇圧端子ＶＰＰを電源電圧Ｖ２よりも高い昇圧電圧から元の電源電圧Ｖ２にディスチャージし始める。
よって、ディスチャージ開始（時間ｔ１ａ）から所定の第一ディスチャージ時間が経過すると、各昇圧セルの内部昇圧端子ＶＰＰの電圧は電源電圧Ｖ２になる（リセットトランジスタＭ３のソース電圧は電源電圧Ｖ２になる）。

この時、内部リセット端子ＲＳＴの電圧が電源電圧Ｖ２に、すなわち、リセットトランジスタＭ３のゲート電圧は電源電圧Ｖ２になっているので、リセットトランジスタＭ３のゲート・ソース間電圧が閾値電圧（−Ｖｔｎｄ）よりも高くなり、リセットトランジスタＭ３がオンする。
すると、リセットトランジスタＭ３のドレインが接続されているノードＶｇは、入力端子Ｖｉの入力電圧Ｖ１と電源電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）から電源電圧Ｖ２になるようディスチャージされ始める。よって、所定の第二ディスチャージ時間が経過すると、ノードＶｇの電圧は電源電圧Ｖ２になる。

また、上記のように、ディスチャージ回路２２が昇圧端子ＶＰＰを電源電圧Ｖ２よりも高い昇圧電圧から元の電源電圧Ｖ２にディスチャージし始める。この時、上記の第一〜第二ディスチャージ時間が経過までは、各昇圧セルにおいて、ノードＶｇは完全にディスチャージされないので、ノードＶｇの電圧が十分に高く、電荷転送トランジスタＭ１がオンを維持する。
よって、昇圧端子ＶＰＰが昇圧電圧から電源電圧Ｖ２にディスチャージされると、各昇圧セルの入力端子Ｖｉも入力端子Ｖｉの入力電圧Ｖ１から電源電圧Ｖ２にそれぞれディスチャージされ、各昇圧セルの出力端子Ｖｏも入力端子Ｖｉの入力電圧Ｖ１と電源電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）から電源電圧Ｖ２にそれぞれディスチャージされる。

［昇圧回路が繰り返し昇圧動作する時の動作］
図５に示すように、時間ｔ１１以前では、図示しないイネイブル端子ＥＮの電圧がローになり、リセット端子ＲＳＴの電圧がハイになり、昇圧回路は昇圧動作せず、昇圧端子ＶＰＰの昇圧電圧は電源電圧Ｖ２になる。時間ｔ１１では、イネイブル端子ＥＮの電圧がハイになり、リセット端子ＲＳＴの電圧がローになり、昇圧回路は昇圧動作を開始し、昇圧電圧が高くなり始める。時間ｔ１１〜ｔ１２では、昇圧電圧が徐々に高くなる。時間ｔ１２〜ｔ１３では、昇圧端子ＶＰＰに所望の電圧が得られる。

時間ｔ１３では、イネイブル端子ＥＮの電圧がローになり、リセット端子ＲＳＴの電圧がハイになり、昇圧回路は昇圧動作を終了し、昇圧端子ＶＰＰの昇圧電圧が低くなり始める。時間ｔ１３〜ｔ１４では、昇圧電圧が徐々に低くなって電源電圧Ｖ２になる。時間ｔ１４〜ｔ１６の動作は、上記の時間ｔ１１〜ｔ１３の動作と同様である。

ここで、いつの昇圧動作前においても、必ずイネイブル端子ＥＮの電圧がローになってリセット端子ＲＳＴの電圧がハイになるよう制御され、昇圧端子ＶＰＰの昇圧電圧は電源電圧Ｖ２になるよう制御される。

［効果］
以上説明したように本実施形態の昇圧回路によれば、リセットトランジスタＭ３にディプレッション型ＮＭＯＳトランジスタを使用しているので、昇圧動作終了後にリセットトランジスタＭ３がノードＶｇをリセットする場合、電源電圧によってリセットトランジスタＭ３が制御され、ノードＶｇをリセットすることができる。
これによりリセットするための新たな昇圧電圧は不必要であり、これに伴う別の昇圧回路も不必要である。よって、その分、昇圧回路の回路規模が小さくなる。

また、昇圧動作終了後（リセット後）の再昇圧動作において、ノードＶｇが完全にディスチャージされるので、ノードＶｇの電圧が高いために電荷転送トランジスタＭ１が常にオン状態になってしまい、昇圧動作が行われないという現象はなくなり、正常な昇圧動作が行われる。

また、昇圧動作前に昇圧端子ＶＰＰ及び各昇圧セルのノードＶｇの電圧が必ず電源電圧Ｖ２になるので、昇圧開始時から昇圧電圧が安定する時までの期間及び昇圧電圧が安定している期間はいつの昇圧時でもほとんど変化しない。具体的には、前者の期間として、時間ｔ１１〜ｔ１２の期間は、時間ｔ１４〜ｔ１５の期間とほぼ等しい。後者の期間として、時間ｔ１２〜ｔ１３の期間は、時間ｔ１５〜ｔ１６の期間とほぼ等しい。
従って、例えば、不揮発性半導体装置において、メモリセルトランジスタの書き込み時及び消去時に本実施形態による昇圧電圧が使用されると、メモリセルトランジスタに対するストレスがいつの昇圧時でもばらつきにくくなる。つまり、例えば、ある昇圧時でメモリセルトランジスタの書き込みが深くなって別の昇圧時で浅くなるという現象が起こりにくくなる。

［補足］
なお、説明した実施形態では、昇圧セルが直列に４個設けられている場合について説明したが、昇圧セルの数は任意であり、少なくとも１つ有ればよい。
昇圧セルの数は、所望の昇圧電圧に応じて適宜選択されるものである。

また、ディスチャージ回路２２が、図１では、昇圧セル１４の出力端子Ｖｏに設けられているが、他の昇圧セルの出力端子にも設けられても良い。すると、各昇圧セルの出力端子がより確実にディスチャージされる。

また、図１で説明した実施形態では、各昇圧セルの内部昇圧端子ＶＰＰは、昇圧回路の昇圧端子ＶＰＰに接続している。これは、昇圧動作中のリセットトランジスタＭ３のオフリーク電流により昇圧能力の低下や、昇圧動作中のリセットトランジスタＭ３の各端子の電圧差が大きいことによるリセットトランジスタＭ３の劣化を防止するためである。
これに対して図示はしないが、各昇圧セルの内部昇圧端子ＶＰＰを電源端子ＶＣＣに接続しても良い。これにより、昇圧端子ＶＰＰからの配線が少なくなり、昇圧端子ＶＰＰへの寄生容量などの負荷が少なくなる。

また、上記の説明では、昇圧動作終了後、ノードＶｇが直ちにリセットされるが、図示しないが、昇圧動作終了後にさらに所定時間が経過すると、ノードＶｇがリセットされても良い。すると、第二のディスチャージ時間が事実上延長するので、ノードＶｇが完全にディスチャージされない時間が長くなり、ノードＶｇの電圧が十分に高い時間が長くなり、電荷転送トランジスタＭ１がオンできる時間が長くなる。よって、各昇圧セルの入力端子Ｖｉ及び出力端子Ｖｏがより確実にそれぞれディスチャージされる。

１１昇圧セル
Ｖｇノード
Ｖｉ入力端子
Ｖｏ出力端子
ＣＬＫ、ＣＬＫＸ内部クロック端子
ＲＳＴ内部リセット端子
ＶＰＰ内部昇圧端子
Ｃ１出力電圧昇圧容量
Ｃ２ゲート電圧昇圧容量
Ｍ１電荷転送トランジスタ
Ｍ２制御トランジスタ
Ｍ３リセットトランジスタ

Claims

電源電圧よりも高い昇圧電圧を昇圧端子から出力する昇圧回路において、
オン状態において、入力電圧を出力電圧として出力端子から出力する電荷転送トランジスタと、
前記出力端子と第一クロック端子との間に配設され、前記電荷転送トランジスタのオフ状態における第一クロック信号の入力により、前記出力電圧を昇圧する出力電圧昇圧容量と、
前記電荷転送トランジスタをオンオフ制御する制御トランジスタと、
第二クロック端子と前記電荷転送トランジスタのゲートとの間に配設され、第二クロック信号の入力により前記電荷転送トランジスタのゲート電圧を昇圧し、前記電荷転送トランジスタをオン状態にするゲート電圧昇圧容量と、
前記電源電圧がゲートに印加されることでオン状態となり、前記電荷転送トランジスタのゲートをリセットするリセットトランジスタと、
を有する、少なくとも１個の昇圧セルと、
昇圧動作終了後に、前記昇圧端子をディスチャージするディスチャージ回路と、
を備えることを特徴とする昇圧回路。
前記リセットトランジスタは、ゲートに前記電源電圧が、ソースに前記昇圧電圧が印加されてオン状態となり、ドレインである前記電荷転送トランジスタのゲート電圧を前記電源電圧に戻し、
前記ディスチャージ回路は、昇圧動作終了後に、前記昇圧端子の電圧を前記昇圧電圧から前記電源電圧に戻す、
ことを特徴とする請求項１記載の昇圧回路。
前記リセットトランジスタは、ゲートとソースに前記電源電圧が印加されてオン状態となり、ドレインである前記電荷転送トランジスタのゲート電圧を前記電源電圧に戻し、
前記ディスチャージ回路は、昇圧動作終了後に、前記昇圧端子の電圧を前記昇圧電圧から前記電源電圧に戻す、
ことを特徴とする請求項１記載の昇圧回路。
前記リセットトランジスタは、ディプレッション型ＮＭＯＳトランジスタであることを特徴とする請求項１、請求項２、又は請求項３記載の昇圧回路。