JP2010178004A - 積層デバイスとこれを用いた電子機器 - Google Patents

Abstract

【課題】積層デバイスを低背化すること。
【解決手段】本発明の積層デバイスは、第１グランド電極層１２と、第１グランド電極層１２の上に形成された第１誘電体シート１ｃと、この第１誘電体シート１ｃの上に形成された中間電極層２１と、この中間電極層２１の上に形成された第２誘電体シート１ａと、この第２誘電体シート１ａの上に形成された第２グランド電極層１１と、この第２誘電体シート１１を貫通すると共に中間電極層２１と第２グランド電極層１１とを電気的に接続するように形成されたビア状インダクタ導体３１とを備え、中間電極層２１は、第１グランド電極層１２に対向する容量電極領域と、第１グランド電極層１２に対向しない引出電極領域とを有し、ビア状インダクタ導体３１は、中間電極層２１の引出電極領域に接続された構成とする。
【選択図】図２

Description

本発明は、複数の絶縁体層を積層してなる積層デバイスと、これを備えた電子機器に関する。

以下、従来の積層デバイスについて、図面を用いて説明する。図１０は、従来の積層デバイスの分解斜視図、図１１は、従来の積層デバイスの断面模式図、図１２は、従来の積層デバイスの等価回路図である。

図１０〜図１２において、従来の積層デバイス１０１は、上から順に誘電体シート１０１a、１０１ｂ、１０１ｃ、１０１ｄ、１０１e、１０１ｆが積層されて構成されている。

また、従来の積層デバイス１０１は、積層デバイス１０１の上面に形成された第２グランド電極層１１１と、積層デバイス１０１の側面に形成された第1側面グランド電極１１３及び第２側面グランド電極１１４と、これら第１側面グランド電極１１３と第２側面グランド電極１１４に接続されると共に誘電体シート１０１ｅと誘電体シート１０１ｆとの間に形成された第１グランド電極層１１２と、積層デバイス１０１の下面に形成された下面グランド電極層１１５、１１６とを備える。

さらに、従来の積層デバイス１０１は、誘電体シート１０１ｆの下に形成された入出力端子１４１、１４２と、この入出力端子１４１、１４２にそれぞれ接続されるとともに誘電体シート１０１ｃ、１０１ｄ、１０１e、１０１ｆを貫通するように形成されたビア状導体１３３（１３３a、１３３ｂ、１３３ｃ、１３３ｄ、１３３ｅ）及びビア状導体１３４（１３４a、１３４ｂ、１３４ｃ、１３４ｄ、１３４ｅ）を備える。これらビア状導体１３３、１３４はそれぞれ入出力端子１４１、１４２からの引出部である。

さらにまた、積層デバイス１０１は、ビア状導体１３３、１３４にそれぞれ接続された入出力容量電極層１６１、１６２と、この入出力容量電極層１６１、１６２に誘電体シート１０１ｂを介して対向するように誘電体シート１０１ｃの上にそれぞれ形成された容量電極層１６３、１６４とを備える。これら入出力容量電極層１６１と容量電極層１６３とから図１２に示す容量Ｃ２１は構成され、入出力容量電極層１６２と容量電極層１６４とから図１２に示す容量Ｃ２２は構成される。

また、積層デバイス１０１は、容量電極層１６３、１６４と第２グランド電極層１１２とを電気的に接続するとともに誘電体シート１０１ｂ、１０１ａとを貫通するようにそれぞれ形成されたビア状導体１３１ａ、１３１ｂ及びビア状導体１３２ａ、１３２ｂと、容量電極層１６３、１６４に接続されると共に誘電体シート１０１ｃ、１０１ｄを貫通するようにそれぞれ形成されたビア状導体１３１ｃ、１３１ｄ及び１３２ｃ、１３２ｄとを備える。これらビア状導体１３１ａ、１３１ｂ、１３１ｃ、１３１ｄとからビア状インダクタ導体１３１は構成され、このビア状インダクタ導体１３１は図１２に示すインダクタンスＬ１１を構成する。同様に、ビア状導体１３２ａ、１３２ｂ、１３２ｃ、１３２ｄとからビア状インダクタ導体１３２は構成され、このビア状インダクタ導体１３２は図１２に示すインダクタンスＬ１２を構成する。

また、積層デバイス１０１は、ビア状インダクタ導体１３１、１３２に接続されると共に誘電体シート１０１ｅを介して第１グランド電極層１１２に対向するようにそれぞれ形成された中間電極層１２１、１２２を備える。この中間電極層１２１と第１グランド電極層１１２とから図１２に示す容量Ｃ１１は構成され、中間電極層１２２と第１グランド電極層１１２とから図１２に示す容量Ｃ１２は構成される。

さらに、積層デバイス１０１は、誘電体シート１０１ｄを介して中間電極層１２１、１２２に対向するように配置された結合容量電極層１２３を備える。この結合容量電極層１２３と中間電極層１２１、１２２とから図１２に示す容量Ｃ３１は構成される。

さらにまた、図１２に示すインダクタンスＬ２２は、ビア状インダクタ導体１３１とビア状インダクタ導体１３２との相互インダクタンスにより構成される。

尚、本出願に関連する先行技術文献として、下記特許文献１が知られている。
特開平０８−２３１７２４号公報。

上記積層デバイス１０１において、ビア状インダクタ導体１３１と中間電極層１２１とから第１共振器が構成され、ビア状インダクタ導体１３２と中間電極層１２２とから第２共振器が構成されるが、これら第１、第２共振器において適切な周波数特性を得るためにビア状インダクタ導体１３１、１３２の長さを確保すれば、積層デバイス１０１の高さが高くなるという問題があった。

そこで、本発明は、積層デバイスを低背化することを目的とする。

上記目的を達成するために、本発明の積層デバイスは、第１グランド電極層と、第１グランド電極層の上に形成された第１誘電体シートと、この第１誘電体シートの上に形成された中間電極層と、この中間電極層の上に形成された第２誘電体シートと、この第２誘電体シートの上に形成された第２グランド電極層と、この第２誘電体シートを貫通すると共に中間電極層と第２グランド電極層とを電気的に接続するように形成されたビア状インダクタ導体とを備え、中間電極層は、第１グランド電極層に対向する容量電極領域と、第１グランド電極層に対向しない引出電極領域とを有し、ビア状インダクタ導体は、中間電極層の前記引出電極領域に接続された構成とする。

上記構成により、ビア状インダクタ導体の持つインダクタンス成分に、中間電極層における引出電極領域の持つインダクタンス成分が合成される。これにより、ビア状インダクタ導体と中間電極層とからなる共振器の持つインダクタンスが大きくできるので、積層デバイスの低背化が可能となるのである。

（実施の形態１）
以下、本発明の実施の形態１における積層デバイスについて図面を参照して説明する。

図１は、本発明の実施の形態１における積層デバイスの斜視図。また図２は、同積層デバイスの分解斜視図、図３は、同積層デバイスの断面模式図（図１のＡ−Ａ’面の断面図）、図４は、同積層デバイスの等価回路図、図５は同積層デバイスの上面透視図である。

図１〜図５において、積層デバイス１は、上から順に誘電体シート１a、１ｂ、１ｃ、１ｄが積層されて構成されている。

また、積層デバイス１は、積層デバイス１の上面に形成された第２グランド電極層１１と、積層デバイス１の側面に形成された第1側面グランド電極１３及び第２側面グランド電極１４と、これら第１側面グランド電極１３と第２側面グランド電極１４に接続されると共に誘電体シート１ｃと誘電体シート１ｄとの間に形成された第１グランド電極層１２と、積層デバイス１の下面に形成された下面グランド電極層１５、１６とを備える。

さらに、積層デバイス１は、誘電体シート１ｄの下に形成された入出力端子４１、４２と、この入出力端子４１、４２にそれぞれ接続されるとともに誘電体シート１ｃ、１ｄを貫通するように形成されたビア状導体３３（３３a、３３ｂ）及びビア状導体３４（３４a、３４ｂ）を備える。これらビア状導体３３、３４はそれぞれ入出力端子４１、４２からの引出部である。

さらにまた、積層デバイス１は、ビア状導体３３、３４にそれぞれ接続されると共に誘電体シート１ｂと誘電体シート１ｃとの間に形成された中間電極層２１、２２を備える。この中間電極層２１、２２は、図５に示すように、第１グランド電極層１２に対向する容量電極領域２１a、２２aと、第１グランド電極層１２に対向しない引出電極領域２１ｂ、２２ｂとをそれぞれ有する。尚、図５〜図７において、引出電極領域２１ｂ、２２ｂは破線で囲まれた領域である。

この第１グランド電極層１２と中間電極層２１の容量電極領域２１aとから図４に示す容量Ｃ４１は構成され、第１グランド電極層１２と中間電極層２２の容量電極領域２２ａとから図４に示す容量Ｃ４２は構成される。

また、積層デバイス１は、中間電極層２１、２２と第２グランド電極層１１とを電気的に接続するとともに誘電体シート１ａ、１ｂとを貫通するようにそれぞれ形成されたビア状導体３１ａ、３１ｂ及びビア状導体３２ａ、３２ｂとを備える。これらビア状導体３１ａ、３１ｂとからビア状インダクタ導体３１は構成され、同様に、ビア状導体３２ａ、３２ｂとからビア状インダクタ導体３２は構成される。これらビア状インダクタ導体３１、３２は、中間電極層２１，２２の引出電極領域２１ｂに接続されている。このビア状インダクタ導体３１と中間電極層２１の引出電極領域２１ｂとから図４に示すインダクタンスＬ４１は構成され、ビア状インダクタ導体３２と中間電極層２２の引出電極領域２２ｂとから図４に示すインダクタンスＬ４２は構成される。

さらに、積層デバイス１は、誘電体シート１ｂを介して中間電極層２１、２２に対向するように配置された結合容量電極層２３を備える。この結合容量電極層２３と中間電極層２１、２２とから図４に示す容量Ｃ５１は構成される。

さらにまた、図４に示すインダクタンスＬ５１は、ビア状インダクタ導体３１とビア状インダクタ導体３２との相互インダクタンスにより構成される。

上記積層デバイス１において、ビア状インダクタ導体３１と中間電極層２１とから第１共振器が構成され、ビア状インダクタ導体３２と中間電極層２２とから第１共振器が構成される。さらに、ビア状インダクタ導体３１の持つインダクタンス成分に、中間電極層２１における引出電極領域２１ｂの持つインダクタンス成分が合成され、ビア状インダクタ導体３２の持つインダクタンス成分に、中間電極層２２における引出電極領域２２ｂの持つインダクタンス成分が合成される。これにより、ビア状インダクタ導体３１、３２と中間電極層２１、２２とからなる第１、第２共振器の持つインダクタンスが大きくできるので、積層デバイス１の低背化が可能となるのである。

また、図６に示すように、中間電極層２１、２２は、中間電極層２１、２２とビア状インダクタ導体３１、３２との接続部の周囲の少なくとも一部に形成されたスリット５１、５２、５３、５４を有することが望ましい。このスリット５１、５２、５３、５４は、例えば、図６に示すように、中間電極層２１、２２とビア状インダクタ導体３１、３２との接続部を挟むように形成されたそれぞれ２本のスリットである。

このスリット５１、５２、５３、５４により、引出電極領域２１ｂ、２２ｂの持つインダクタンス成分を大きくすることが可能となり、積層デバイス１をさらに低背化させることができるのである。

尚、このスリット５１、５２、５３、５４は、中間電極層２１、２２の引出電極領域２１ｂ、２２ｂに形成されていることが望ましい。この構成により、中間電極層２１、２２の容量電極領域２１ａ、２２ａと第１グランド電極層１２とから構成される容量Ｃ４１、Ｃ４２がスリット５１、５２、５３、５４によって小さくなることを抑制することができる。即ち、積層デバイス１を小型化することが可能となるのである。

さらに、図７に示すように、スリット５５、５６は、中間電極層２１、２２とビア状インダクタ導体３１、３２との接続部を囲むコの字形状部分を少なくとも有することが望ましい。

スリット５５、５６をコの字形状にすることにより、引出電極領域２１ｂ、２２ｂの持つインダクタンス成分を更に大きくすることが可能となり、積層デバイス１をさらに低背化させることができるのである。

尚、図８に示すように、スリット５７、５８は、容量電極領域２１ａ、２２ａと引出電極領域２１ｂ、２２ｂの境界線上に形成されていることが望ましい。これにより、スリット５７、５８がバッファとなり、中間電極層２１、２２と第１グランド電極層１２の積層時におけるズレによって、中間電極層２１、２２と第１グランド電極層１２からなる容量が変化することを抑制することができるのである。

また、スリット５１、５２、５３、５４、５５、５６、５７、５８は、中間電極層２１、２２とビア状インダクタ導体３１、３２の接続部と中間電極層２１、２２と引出部であるビア状導体３３、３４の接続部との間に形成されていないことが望ましい。これは、図９に示すように、例えば、ビア状インダクタ導体３１と中間電極層２１とから構成される第１共振器において、容量Ｃ４１に対して直列に寄生インダクタンスＬ６１が発生することを防止するためである。

さらにまた、図２に示すように、引出部であるビア状導体３３、３４により、入出力端子４１，４２と中間電極層３３、３４とを直流的に接続することにより、積層デバイス１の低背化を図っている。尚、この場合、ビア状導体３３、３４の径と長さを適切な値に設定し、これらビア状導体３３、３４のインダクタンス値を適切な範囲に設定することにより、この構成を実現している。この引出部は、入出力端子４１，４２と中間電極層３３、３４とを直流的に接続する構成であれば、どのような構成でも良い。例えば、入出力端子４１、４２が積層デバイス１の側面に形成されている場合、共に中間電極層３３を積層デバイス１の側面に伸ばしてこの伸ばした部分を引出部としても構わない。

この構成により、図１２に示すような従来の積層デバイス１０１の等価回路図における入出力側の容量Ｃ２１、Ｃ２２を削除することができる。即ち、従来の積層デバイス１０１と比較して容量Ｃ２１、Ｃ２２を構成するために必要な誘電体シートの枚数を少なくすることができ、低背化が可能となる。また、従来の積層デバイス１０１における容量Ｃ２１、Ｃ２２による損失も抑制することができるのである。

尚、本実施の形態１の積層デバイス１は、この積層デバイス１と、積層デバイス１の出力側に接続された復調器、複合器等の信号処理部（図示せず）と、信号処理部（図示せず）の出力側に接続されたスピーカ、表示部等の再生部（図示せず）とを備えた電子機器に搭載されている。

以上詳述したように、本発明の積層デバイスは、低背化することが可能となり、例えば、携帯電話等の電子機器に搭載されるノイズ除去フィルタ等として利用可能である。

本発明の実施の形態１に係る積層デバイスの斜視図 同積層デバイスの分解斜視図 同積層デバイスの縦方向の断面模式図 同積層デバイスの等価回路図 同積層デバイスの上面透視図 同積層デバイスの上面透視図 本発明の実施の形態１に係る他の積層デバイスの上面透視図 同積層デバイスの上面透視図 同積層デバイスの特性の説明図 従来の積層デバイスの分解斜視図 同積層デバイスの縦方向の断面模式図 同積層デバイスの等価回路図

１…積層デバイス、
１ａ，１ｂ，１ｃ，１ｄ…誘電体シート、
１１…第２グランド電極層、
１２…第１グランド電極層、
１３…第１側面グランド電極、
１４…第２側面グランド電極、
１５，１６…下面グランド電極層、
２１，２２…中間電極層、
２１ａ，２２ａ…容量電極領域、
２１ｂ，２２ｂ…引出電極領域、
２３…結合容量電極層、
３１，３２…ビア状インダクタ導体、
３３，３３ａ，３３ｂ，３４，３４ａ，３４ｂ…ビア状導体、
４１，４２…入出力端子、
５１，５２，５３，５４，５５，５６，５７，５８…スリット、
Ｃ４１，Ｃ４２，Ｃ５１…容量、
Ｌ４１，Ｌ４２，Ｌ５１…インダクタンス、
Ｌ６１…寄生インダクタンス。

Claims (9)

1. 第１グランド電極層と、
   前記第１グランド電極層の上に形成された第１誘電体シートと、
   前記第１誘電体シートの上に形成された中間電極層と、
   前記中間電極層の上に形成された第２誘電体シートと、
   前記第２誘電体シートの上に形成された第２グランド電極層と、
   前記第２誘電体シートを貫通すると共に前記中間電極層と前記第２グランド電極層とを電気的に接続するように形成されたビア状インダクタ導体とを備え、
   前記中間電極層は、前記第１グランド電極層に対向する容量電極領域と、前記第１グランド電極層に対向しない引出電極領域とを有し、
   前記ビア状インダクタ導体は、前記中間電極層の前記引出電極領域に接続された積層デバイス。
2. 前記中間電極層は、前記中間電極層と前記ビア状インダクタ導体との接続部の周囲の少なくとも一部に形成されたスリットを有する請求項１に記載の積層デバイス。
3. 前記スリットは、前記中間電極層の引出電極領域に形成された請求項２に記載の積層デバイス。
4. 前記スリットは、前記中間電極層と前記ビア状インダクタ導体との接続部を挟むように形成された２本のスリットである請求項２に記載の積層デバイス。
5. 前記スリットは、前記中間電極層と前記ビア状インダクタ導体との接続部を囲むコの字形状部分を少なくとも有する請求項２に記載の積層デバイス。
6. 前記スリットは、前記容量電極領域と前記引出電極領域の境界線上に形成された請求項２に記載の積層デバイス。
7. 前記積層デバイスは前記積層デバイスの外面に設けられた入出力端子と、
   前記入出力端子と前記中間電極層とを直流的に接続する引出部とを備え、
   前記スリットは、前記中間電極層と前記ビア状インダクタ導体との接続部と前記中間電極層と前記引出部との間に形成されていない請求項２に記載の積層デバイス。
8. 前記積層デバイスは前記積層デバイスの外面に設けられた入出力端子と、
   前記入出力端子と前記中間電極層とを直流的に接続する引出部とを備えた請求項１に記載の積層デバイス。
9. 請求項１に記載の積層デバイスと、
   前記積層デバイスの出力側に接続された信号処理部と、
   前記信号処理部の出力側に接続された再生部とを備えた電子機器。