JP2010170540A5 - - Google Patents

Claims (6)

1. Ｘ行Ｙ列（Ｘ及びＹは自然数）の画素のそれぞれに対応して入力されるＸ×Ｙ個の画素データがＹ≦Ｋ（ＫはＹ以上の自然数）であるとき、出力データとして、前記画素データを１行目の画素に対応する画素データから各行の画素に対応する画素データ毎に順次出力し、且つ前記各行の画素に対応する画素データを出力する毎にＫ−Ｙ個のダミーデータを順次出力する機能を有するデータ調整回路と、
   Ｋ個の前記画素データの記憶が可能であり、前記データ調整回路から入力される前記画素データまたは前記ダミーデータを一定期間記憶した後に出力する機能を有する第１のラインメモリと、
   Ｋ個の前記画素データの記憶が可能であり、前記第１のラインメモリから入力される前記画素データまたは前記ダミーデータを一定期間記憶した後に出力する機能を有する第２のラインメモリと、
   前記第１のラインメモリに記憶されたデータと前記第２のラインメモリに記憶されたデータを出力するタイミングを制御する機能を有する出力タイミング制御回路と、
   前記出力タイミング制御回路を介して前記第１のラインメモリ及び前記第２のラインメモリから入力される前記画素データを一定期間記憶し、記憶した前記画素データを用いてフィルタ処理を行う機能を有する演算回路と、を有する画像処理回路。
2. 請求項１において、
   前記第１のラインメモリは、Ｋ段の第１の順序論理回路を有し、
   前記第２のラインメモリは、Ｋ段の第２の順序論理回路を有する画像処理回路。
3. 請求項１または請求項２において、
   前記ダミーデータは、入力される前記画素データのいずれかである画像処理回路。
4. 請求項１乃至請求項３のいずれか一項において、
   前記データ調整回路は、前記画素データの数を計数する計数回路を有する画像処理回路。
5. 請求項１乃至請求項４のいずれか一項に記載の画像処理回路と、
   前記画像処理回路に電気的に接続されたコントロール回路と、
   前記コントロール回路に電気的に接続された走査線駆動回路及び信号線駆動回路と、
   前記走査線駆動回路及び前記信号線駆動回路に電気的に接続された画素を有する画素部と、を有する表示装置。
6. 請求項５に記載の表示装置を表示部に有する電子機器。