JP5470023B2

JP5470023B2 - 画像処理回路、表示装置、及び電子機器

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Publication number: JP5470023B2
Application number: JP2009286214A
Authority: JP
Inventors: 正己遠藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-12-24
Filing date: 2009-12-17
Publication date: 2014-04-16
Anticipated expiration: 2029-12-17
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Description

フィルタ処理を行う画像処理回路に関する。また、画像処理回路を有する表示装置に関する。また、表示装置を表示部に有する電子機器に関する。

液晶表示装置（ＬＣＤともいう）やＥＬ表示装置（エレクトロルミネセンス表示装置ともいう）などの表示装置の表示画像は、画像処理を行うことにより例えば画質を向上させることができる。

画像処理の一例としては、例えばスキャナーやプリンタなどのデバイスでも用いられるフィルタ処理（フィルタリングともいう）がある。フィルタ処理とは、フィルタと呼ばれる重み付け係数のマトリクスを用いて各画素データ値に重み付けをし、その和をとる演算処理である。フィルタ処理により画像の平均化、強調、エッジ検出、及び特定パターンの検出などの処理を行うことができる。

上記フィルタ処理を含む画像処理機能を有するデバイス（画像処理回路または画像処理装置ともいう）としては例えば特許文献１などが挙げられる。

特許文献１に記載の画像処理装置（画像処理回路）は、互いに直列接続された複数のラインメモリを用いてエッジ検出処理及びフィルタ処理を行うものである。

ラインメモリとは、１行分の画素に対応する画素データを記憶可能なメモリをいう。

特開２００７−６１３３号公報

しかしながら、従来の画像処理回路は、搭載する表示装置の画素数に合わせて設計が行われるため、一つの表示装置に合わせて設計された画像処理回路を他の表示装置に適用することは困難であり、汎用性が低いといった問題がある。

上記問題を鑑み、本発明では、仕様の異なる複数の表示装置への適用を容易にすることで汎用性を高めることを課題の一つとする。

本発明の一態様は、フィルタ処理を行う演算回路と、互いに電気的に接続された複数行のラインメモリを用いて画素データを演算回路に出力する構成の画像処理回路である。

さらに本発明の一態様の画像処理回路は、入力される画素データの数に応じて、画素データに加えダミーデータを出力してデータ調整を行う回路を有する構成である。

本発明の一態様は、Ｘ行Ｙ列（Ｘ及びＹは自然数）の画素のそれぞれに対応して入力されるＸ×Ｙ個の画素データがＹ≦Ｋ（ＫはＹ以上の自然数）であるとき、出力データとして、画素データを１行目の画素に対応する画素データから各行の画素に対応する画素データ毎に順次出力し、且つ各行の画素に対応する画素データを出力する毎にＫ−Ｙ個のダミーデータを順次出力するデータ調整回路と、Ｋ個の画素データの記憶が可能であり、データ調整回路から入力される画素データまたはダミーデータを一定期間記憶した後に出力する第１のラインメモリと、Ｋ個の画素データの記憶が可能であり、第１のラインメモリから入力される画素データまたはダミーデータを一定期間記憶した後に出力する第２のラインメモリと、出力タイミング制御回路と、出力タイミング制御回路を介して第１のラインメモリ及び第２のラインメモリから入力される画素データを一定期間記憶し、記憶した画素データを用いてフィルタ処理を行う演算回路と、を有する画像処理回路である。

なお、データ調整回路は、画素データの数を計数する計数回路を有する構成とすることもできる。

また、第１のラインメモリ及び第２のラインメモリは、互いに電気的に接続されたＫ段の順序論理回路を有する構成とすることもできる。

また、フィルタ処理は、微分フィルタ、積分フィルタ、またはラプラシアンフィルタなどを用いた処理とすることができる。

また、画素データ及びダミーデータは、デジタルデータとすることもできる。

また、ダミーデータは、入力される画素データのいずれかとすることもできる。

本発明の一態様は、本発明の一態様である画像処理回路と、画像処理回路に電気的に接続されたコントロール回路と、コントロール回路に電気的に接続された走査線駆動回路及び信号線駆動回路と、走査線駆動回路及び信号線駆動回路に電気的に接続された画素を有する画素部と、を有する表示装置である。

本発明の一態様は、本発明の一態様である表示装置を表示部に有する電子機器である。

なお、本明細書において、第１、第２などの序数を用いた用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

演算回路において、入力される画素データの数に因らずに、行方向及び列方向において互いに隣り合う画素に対応する画素データを用いてフィルタ処理を行うことができるため、仕様の異なる複数の表示装置への適用が容易になり、汎用性を高めることができる。

実施の形態１における画像処理回路の構成例を示すブロック図である。実施の形態２における画像処理回路の構成例を示すブロック図である。図２に示すデータ調整回路の動作を示すフローチャートである。図２に示す画像処理回路の動作を示すタイミングチャートである。図２に示す画像処理回路の動作を示すブロック図である。図２に示す画像処理回路の動作を示すブロック図である。実施の形態３における画像処理回路の作製方法の一例を示す断面図である。実施の形態３における画像処理回路の作製方法の一例を示す断面図である。実施の形態３における画像処理回路の作製方法の一例を示す断面図である。実施の形態４における表示装置の構成例を示すブロック図である。図１０に示す表示装置における画素の回路構成を示す回路図である。図１０に示す表示装置における駆動回路の回路構成を示すブロック図である。実施の形態５における液晶表示装置の構造例を示す断面図である。実施の形態６における発光表示装置の構造例を示す断面図である。実施の形態７における電子機器の構成例を示す図である。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。

（実施の形態１）
本実施の形態では、本発明の一態様である画像処理回路について説明する。

本実施の形態における画像処理回路の構成について図１を用いて説明する。図１は本実施の形態の画像処理回路の構成例を示すブロック図である。

図１（Ａ）に示す画像処理回路は、データ調整回路１０１と、ラインメモリ１０２１と、ラインメモリ１０２２と、出力タイミング制御回路１０３と、演算回路１０４と、を有する。

データ調整回路１０１は、入力される画素データに応じて出力するデータ（出力データともいう）の調整を行う回路である。

データ調整回路１０１に入力される画素データは、Ｘ行Ｙ列（Ｘ及びＹは自然数）の画素のそれぞれに対応するＸ×Ｙ個の画素データである。例えば入力される画素データがデジタルデータの場合、１つの画素データを２^Ａ（Ａは自然数）ビットのデータ量で表わすことができる。なお、本明細書において、Ｘ×Ｙ個の画素データをまとめて画像データともいう。画像データは、例えば画像信号としてデータ調整回路１０１に入力される。データ調整回路１０１は、入力される画素データの画素の列数（Ｙ）に応じて、ダミーデータを画素データに加えて出力することによりデータの調整を行う。

データ調整回路１０１は、例えば計数回路及び記憶回路などの論理回路を組み合わせて構成することができる。

また、ダミーデータとは、画素データと同じ形式のデータであり、例えば画素データがデジタルデータの場合、ダミーデータも画素データと同様に２^Ａ（Ａは自然数）ビットのデータ量で表される。ダミーデータとしては、例えば０のみのデータや１のみのデータなどを用いることができる。０のみのデータや１のみのデータは、例えば予めメモリなどに記憶しておくことにより用いることができる。また、ある行の画素データから次の行の画素データまでの間の信号の状態は０のみまたは１のみで表されるため、ある行の画素データから次の行の画素データまでの間の信号の状態をダミーデータとして用いることもできる。また、ダミーデータとして０のみのデータや１のみのデータ以外のデータを用いることもでき、例えば画素データのいずれかをダミーデータとして用いることもできる。

また、本明細書において、画素データまたはダミーデータを単にデータともいう。

ラインメモリ１０２１及びラインメモリ１０２２は、それぞれ入力される画素データのうち、Ｋ個（ＫはＹ以上の自然数）の画素データの記憶が可能となるように予め設計されたメモリである。例えばＫ＝Ｙの場合には、ラインメモリ１０２１及びラインメモリ１０２２に記憶されるデータは全て画素データとなるが、Ｋ＞ＹのときにはＹ個の画素データと、不足の画素データの代わりにＫ−Ｙ個のダミーデータが記憶される。

ラインメモリ１０２１は、入力端子及び出力端子を有し、入力端子がデータ調整回路１０１に電気的に接続される。

ラインメモリ１０２２は、入力端子及び出力端子を有し、入力端子がラインメモリ１０１１の出力端子に電気的に接続される。

なお、ラインメモリ１０２１及びラインメモリ１０２２のそれぞれは、例えば複数段の順序論理回路により構成することができる。例えばＫ段の順序論理回路を設けることにより、１段の順序論理回路あたり、１つの画素データまたは１つのダミーデータを記憶することが可能であり、さらに各順序論理回路に記憶されるデータは一定期間毎に別のデータに書き換わる。すなわち、ある期間において、１段目の順序論理回路に記憶されたデータは、一定期間毎に次段の順序論理回路に入力され、一定期間記憶された後、さらに次々段の順路論理回路に出力される。

また、図１（Ａ）に示す画像処理回路では、ラインメモリが２つの場合について説明したがこれに限定されず、本実施の形態の画像処理回路では、少なくとも２つ以上のラインメモリを有する構成にすればよく、例えば図１（Ｂ）に示すように、ラインメモリ１０２_１乃至ラインメモリ１０２_Ｎ（Ｎは２以上の自然数）として、互いに直列接続で電気的に接続されたＮ個のラインメモリを有する構成とすることもできる。このときラインメモリ１０２_Ｎは入力端子及び出力端子を有し、入力端子がラインメモリ１０２_Ｎ−１の出力端子に電気的に接続される。

出力タイミング制御回路１０３は、ラインメモリ１０２１及びラインメモリ１０２２に記憶されたデータを演算回路１０４に出力するタイミングを制御する回路である。ラインメモリ１０２１及びラインメモリ１０２２のそれぞれから演算回路１０４へのデータの出力タイミングは、ラインメモリ１０２１及びラインメモリ１０２２に、記憶可能な数だけ入力される画素データのいずれかが記憶された後にすることが好ましい。該タイミングで、ラインメモリ１０２１及びラインメモリ１０２２のそれぞれから演算回路１０４へ画像データを順次出力することにより、ラインメモリ１０２２から演算回路１０４に出力される画素データが、ラインメモリ１０２１から演算回路１０４に出力される画素データと１行の画素分ずれたものとなり、所定の期間毎に演算回路１０４には、列方向に互いに隣り合う画素データが入力される。

出力タイミング制御回路１０３としては、例えばセレクタ回路などを用いることができる。このとき、ラインメモリ１０２１及びラインメモリ１０２２から演算回路１０４へのデータの出力タイミングは、例えばクロック信号のパルスに従って適宜設定することができる。

演算回路１０４は、一定期間毎に各ラインメモリからデータが入力され、入力されたデータを一定期間記憶し、記憶したデータを用いてフィルタ処理を行う回路である。フィルタ処理としては、例えば微分フィルタ、積分フィルタ、またはラプラシアンフィルタなどを用いた処理などがあり、例えば移動平均フィルタ処理、ガウス平滑化フィルタ処理、ガウス微分フィルタ処理、広域強調フィルタ処理、エッジフィルタ処理、またはモザイク処理などを行うことができる。

次に図１に示す画像処理回路の動作について説明する。

まずＸ行Ｙ列の画素に対応するＸ×Ｙ個の画素データがデータ調整回路１０１に入力される。

データ調整回路１０１は、入力された画素データから画素の行数（Ｘ）及び列数（Ｙ）を算出する。

このときＹが１つのラインメモリあたりに記憶可能な画素データの数Ｋと同じ場合、すなわち、Ｙ＝Ｋであるときは、出力データとして、入力された画素データを１行目の画素データから各行の画素データ毎に順次出力する。

また、Ｙが１つのラインメモリあたりに記憶可能な画素データの数Ｋより小さい場合、すなわちＹ＜Ｋであるとき、出力データとして、入力された画素データを１行目の画素データから各行の画素データ毎に順次出力し、且つ各行の画素データを出力する毎にＫ−Ｙ個のダミーデータを順次出力する。

データ調整回路１０１から出力された出力データはラインメモリ１０２１に入力される。

ラインメモリ１０２１は、データ調整回路１０１から入力された画素データまたはダミーデータを一定期間記憶した後に出力する。

ラインメモリ１０２１から出力された画素データまたはダミーデータは、ラインメモリ１０２２に入力される。

ラインメモリ１０２２は、ラインメモリ１０２１から入力された画素データまたはダミーデータを一定期間記憶した後に出力する。

また、出力タイミング制御回路１０３に従ってラインメモリ１０２１及びラインメモリ１０２２のそれぞれから演算回路１０４に画素データが順次入力される。

演算回路１０４は、ラインメモリ１０２１及びラインメモリ１０２２から入力された画素データを記憶し、記憶した画素データを用いてフィルタ処理を行う。演算回路１０４に記憶される画素データは、行方向及び列方向において互いに隣り合う画素に対応する。また、演算回路１０４に記憶される画素データは、一定期間毎に書き換わり、それぞれの期間毎に異なる画素データの組み合わせでフィルタ処理が行われる。さらにフィルタ回路は、１回のフィルタ処理毎に一つの画像処理データを生成する。以上が図１に示す画像処理回路の動作である。

図１に一例として挙げたように、本実施の形態の画像処理回路の一例は、データ調整回路と、互いに直列接続で電気的に接続された複数のラインメモリと、を有し、１つのラインメモリに記憶可能なデータの数を１行分の画素に対応する画素データの数以上になるように予め設計した構成とし、入力される画素データに対応する画素の列数が１つのラインメモリに記憶可能なデータの数より少ない場合に画素の列数に応じて、入力される画素データに加え、ダミーデータをラインメモリに順次出力することにより、別途アドレス選択回路を設けることなく、一つのタイミングにおいて各ラインメモリから演算回路に出力される画素データの組み合わせを画素の列数に因らずに同じにすることができるため、演算回路では、行方向及び列方向において互いに隣り合う画素に対応する画素データを用いてフィルタ処理を行うことができる。よって仕様の異なる複数の表示装置への適用が容易になり、汎用性を高めることができる。また、本実施の形態の画像処理回路の一例は、別途アドレス選択回路を設ける必要がない構成であるため、配線数を削減することができる。

（実施の形態２）
本実施の形態では、本発明の一態様である画像処理回路の一例としてマトリクスフィルタを用いたフィルタ処理を行う画像処理回路について説明する。

本実施の形態の画像処理回路の構成について図２を用いて説明する。図２は本実施の形態の画像処理回路の構成例を示すブロック図である。

図２に示す画像処理回路は、データ調整回路２０１と、ラインメモリ２０２１と、ラインメモリ２０２２と、ラインメモリ２０２３と、出力タイミング制御回路２０３と、演算回路２０４と、を有する。

データ調整回路２０１は、入力される画素データの数に応じて出力データを調整する回路である。

データ調整回路２０１に入力される画素データは、Ｘ行Ｙ列（Ｘ及びＹは自然数）の画素のそれぞれに対応するＸ×Ｙ個の画素データである。画素データとしては例えばデジタルデータを用いることができる。入力される画素データがデジタルデータの場合、１つの画素データは２^Ａ（Ａは自然数）ビットのデータ量で表わすことができる。画像データは、例えば画像信号としてデータ調整回路２０１に入力される。データ調整回路２０１は、入力される画素データを計数することにより対応する画素の行数（Ｘ）及び列数（Ｙ）を算出し、算出した列数（Ｙ）に応じて、ダミーデータを画素データに加えて出力することにより出力データを調整する。

データ調整回路２０１は、少なくとも計数回路を有する。また複数の組み合わせ論理回路により構成することもできる。

ラインメモリ２０２１乃至ラインメモリ２０２３はそれぞれ入力される画素データのうち、Ｋ個（ＫはＹ以上の自然数）の画素データの記憶が可能となるように予め設計されたメモリである。例えばＫ＝Ｙの場合には、記憶されるデータは全て画素データとなるが、Ｋ＞ＹのときにはＹ個の画素データと、不足の画素データの代わりにＫ−Ｙ個のダミーデータが記憶される。なお、図２に示す画像処理回路は、一例として互いに直列接続で電気的に接続された３つのラインメモリを有する構成であるが、これに限定されず、本実施の形態の画像処理回路では、ラインメモリの数を適宜設定することが好ましく、特に演算回路２０４の仕様（フィルタのマトリクスの数など）によって適宜設定することが好ましい。

ラインメモリ２０２１は、互いに直列接続で電気的に接続された５段の順序論理回路（順序論理回路２２１ａ、順序論理回路２２１ｂ、順序論理回路２２１ｃ、順序論理回路２２１ｄ、及び順序論理回路２２１ｅ）を有し、順序論理回路２２１ａの入力端子（ラインメモリ２０２１の入力端子ともいう）がデータ調整回路２０１に電気的に接続される。

ラインメモリ２０２２は、互いに直列接続で電気的に接続された５段の順序論理回路（順序論理回路２２２ａ、順序論理回路２２２ｂ、順序論理回路２２２ｃ、順序論理回路２２２ｄ、及び順序論理回路２２２ｅ）を有し、順序論理回路２２２ａの入力端子（ラインメモリ２０２２の入力端子ともいう）が順序論理回路２２１ｅの出力端子（ラインメモリ２０２１の出力端子ともいう）に電気的に接続される。

ラインメモリ２０２３は、互いに直列接続で電気的に接続された５段の順序論理回路（順序論理回路２２３ａ、順序論理回路２２３ｂ、順序論理回路２２３ｃ、順序論理回路２２３ｄ、及び順序論理回路２２３ｅ）を有し、順序論理回路２２３ａの入力端子（ラインメモリ２０２３の入力端子ともいう）が順序論理回路２２２ｅの出力端子（ラインメモリ２０２２の出力端子ともいう）に電気的に接続される。

順序論理回路としては、例えばＤ型フリップフロップ回路、Ｔ型フリップフロップ回路、またはＪＫ型フリップフロップ回路などのフリップフロップ回路を用いることができる。

なお、図２に示す画像処理回路において、ラインメモリ２０２１乃至ラインメモリ２０２３は、一例としてそれぞれ５段の順序論理回路を有する構成であるが、これに限定されず、本実施の形態の画像処理回路では、各ラインメモリにおける順序論理回路の数はＫ段であればよい。

出力タイミング制御回路２０３は、ラインメモリ２０２１乃至ラインメモリ２０２３に記憶された画素データを演算回路２０４に出力するタイミングを制御する回路であり、ラインメモリ２０２１乃至ラインメモリ２０２３の各出力端子、すなわち、順序論理回路２２１ｅの出力端子、順序論理回路２２２ｅの出力端子、及び順序論理回路２２３ｅの出力端子に電気的に接続される。なお、ラインメモリ２０２１乃至ラインメモリ２０２３のそれぞれから演算回路２０４へのデータの出力タイミングは、ラインメモリ２０２３の各順序論理回路に画素データのいずれかが記憶された後にすることが好ましい。該タイミングで、ラインメモリ２０２１乃至ラインメモリ２０２３のそれぞれから演算回路２０４へ画像データを順次出力することにより、ラインメモリ２０２１乃至ラインメモリ２１２３のそれぞれから出力される画素データが、互いに１行の画素分ずれたものとなり、すなわち所定の期間毎に演算回路２０４には、列方向に互いに隣り合う画素データが入力される。

出力タイミング制御回路２０３としては、例えばセレクタ回路などを用いることができる。このとき、ラインメモリ２０２１乃至ラインメモリ２０２３から演算回路２０４へのデータの出力タイミングは、例えばクロック信号のパルスに従って適宜設定することができる。

また、ラインメモリ２０２１乃至ラインメモリ２０２３から演算回路２０４への画素データまたはダミーデータの出力タイミングは、例えばクロック信号のパルスに従って適宜設定することができる。出力タイミング制御回路２０３としては、例えばセレクタ回路などを用いることができる。

演算回路２０４は、出力タイミング制御回路２０３に電気的に接続され、出力タイミング制御回路２０３を介してラインメモリ２０２１乃至ラインメモリ２０２３から画素データまたはダミーデータが入力される。また、演算回路２０４は、３×３の重み付け係数のマトリクスのフィルタであるフィルタ２４１を有し、入力される画素データのうち、互いに隣り合う画素に対応する３×３個のデータを一定期間記憶し、記憶した３×３個の画素データを用いてフィルタ処理を行う回路である。演算回路２０４に記憶される画素データは所定の期間毎に新たに入力されたデータに書き換わる。

フィルタ処理としては、例えば微分フィルタ、積分フィルタ、またはラプラシアンフィルタなどを用いた処理などがあり、例えば移動平均フィルタ処理、ガウス平滑化フィルタ処理、ガウス微分フィルタ処理、広域強調フィルタ処理、エッジフィルタ処理、またはモザイク処理などを行うことができる。図２に示す画像処理回路は、一例として、３×３の重み付け係数のマトリクスのフィルタであるフィルタ２４１を用いたフィルタ処理を行う構成であるが、これに限定されず、本実施の形態の画像処理回路では、重み付け係数のマトリクスの数を適宜設定することができる。

次に図２に示す画像処理回路の動作について説明する。

まずＸ行Ｙ列の画素のそれぞれに対応するＸ×Ｙ個の画素データがデータ調整回路２０１に順次入力される。

次にデータ調整回路２０１の動作の一例について図３を用いて説明する。図３は図２に示すデータ調整回路の動作を示すフローチャートである。

図３に示すように、開始後まず第１のステップ（図３に示すＳ１）として、データ調整回路２０１は、入力された画素データの数を計数し、入力された画素データに対応する画素の行数（Ｘ）と列数（Ｙ）の値を算出する。例えば水平同期信号（ＨＳＹＮＣともいう）に従って決められた１水平同期期間に入力された画素データの数を計数することで列数を算出し、垂直同期信号（ＶＳＹＮＣともいう）に従って決められた１垂直同期期間に１列分の画素データが何回入力されたかを計数することで行数を算出することができる。なお、水平同期信号及び垂直同期信号のパルスの周期は適宜設定することができる。

さらにデータ調整回路２０１は、算出した行数及び列数に従って入力された画素データを調整して出力データとして出力する。このとき出力データは、第２のステップ（図３に示すＳ２）として、入力される画素の列数がＫ（ＫはＹ以上の自然数）と同じか、Ｋより低いかを判定することにより設定される。判定処理は、例えば１水平同期期間に計数されるデータの最大計数値をＫとして設定し、計数したＫ個のデータのうち画素データがいくつあるかによってＹがＫと同じか、Ｋより低いかを判定することによって行うことができる。なお、Ｋは１つのラインメモリに記憶可能なデータの数であり、図２に示す画像処理回路ではＫ＝５である。それぞれの場合における出力データについて以下に説明する。

まずＹ＝５であるとき、出力データとしてＸ行Ｙ列の画素に対応するＸ×Ｙ個の画素データを１行目の画素に対応する画素データから各行の画素データ毎に順次出力し、終了となる。

一方Ｙ＜５であるとき、第３のステップ（図３におけるＳ３）として、出力データとしてＸ行Ｙ列の画素に対応するＸ×Ｙ個の画素データを１行目の画素に対応する画素データから各行の画素データ毎に順次出力し、且つ各行の画素データが出力される毎に５−Ｙ個のダミーデータを順次出力し、終了となる。

なお、ダミーデータとして画素データのいずれかを用いるときは、例えば出力データとしてＸ行Ｙ列の画素に対応するＸ×Ｙ個の画素データを１行目の画素に対応する画素データから各行の画素に対応する画素データ毎に順次出力し、且つ各行の画素に対応する画素データが出力される毎に各行の最後に入力される画素データと同じ画素データをさらに５−Ｙ個順次出力する。

次にラインメモリ２０２１乃至ラインメモリ２０２３、出力タイミング制御回路２０３、及び演算回路２０４の動作について図４乃至図６を用いて説明する。図４は図２に示す画像処理回路の動作を示すタイミングチャートであり、図５及び図６は図２に示す画像処理回路の動作を示す図である。

図４に示すように、データ調整回路２０１から出力された出力データは、ラインメモリ２０２１に入力される（Ｉｎ２０２１参照）。ここでは一例として、出力データは、３×３個の画素データ及び２×３個のダミーデータにより構成され、図４に示すように、まず１行目の画素に対応する画素データ（データＡ１乃至データＡ３）、Ｋ−Ｙ＝５−３＝２個のダミーデータ（データＡ４及びデータＡ５）、２行目の画素に対応する画素データ（データＢ１乃至データＢ３）、２個のダミーデータ（データＢ４及びデータＢ５）、３行目の画素に対応する画素データ（データＣ１乃至データＣ３）、２個のダミーデータ（データＣ４及びデータＣ５）の順にラインメモリ２０２１に入力されるものとする。

ラインメモリ２０２１は、データ調整回路２０１から入力されたデータをクロック信号（ＣＬＫ）に従って一定期間記憶した後に出力する。例えば図４に示すように、時刻ｔ０後に順序論理回路２２１ａに入力されたデータＡ１は、クロック信号に従って順序論理回路２２１ａ、順序論理回路２２１ｂ、順序論理回路２２１ｃ、順序論理回路２２１ｄ、順序論理回路２２１ｅの順にシフトして一定期間記憶され、その後順序論理回路２２１ｅから出力される。なお、クロック信号のパルスは適宜設定することができる。

また、時刻ｔ１における画像処理回路の状態を図５（Ａ）に示す。図５（Ａ）に示すように、時刻ｔ１では、データＡ１は順序論理回路２２１ｅに記憶され、データＡ２は順序論理回路２２１ｄに記憶され、データＡ３は順序論理回路２２１ｃに記憶され、データＡ４は順序論理回路２２１ｂに記憶され、データＡ５は順序論理回路２２１ａに記憶される。

ラインメモリ２０２１から出力された画素データまたはダミーデータは、ラインメモリ２０２２に入力される（Ｉｎ２０２２参照）。

このときラインメモリ２０２２は、ラインメモリ２０２１から入力されたデータをクロック信号に従って一定期間記憶した後に出力する。例えば図４に示すように、時刻ｔ２後に順序論理回路２２２ａに入力されたデータＡ１は、クロック信号に従って順序論理回路２２２ａ、順序論理回路２２２ｂ、順序論理回路２２２ｃ、順序論理回路２２２ｄ、順序論理回路２２２ｅの順にシフトしながら一定期間記憶され、その後順序論理回路２２１ｅから出力される。

なお、時刻ｔ１乃至時刻ｔ２の間はデータの移動の無い無効期間である。

また、時刻ｔ３における画像処理回路の状態を図５（Ｂ）に示す。図５（Ｂ）に示すように、時刻ｔ３では、データＡ１は順序論理回路２２２ｅに記憶され、データＡ２は順序論理回路２２２ｄに記憶され、データＡ３は順序論理回路２２２ｃに記憶され、データＡ４は順序論理回路２２２ｂに記憶され、データＡ５は順序論理回路２２２ａに記憶される。また、データＢ１は順序論理回路２２１ｅに記憶され、データＢ２は順序論理回路２２１ｄに記憶され、データＢ３は順序論理回路２２１ｃに記憶され、データＢ４は順序論理回路２２１ｂに記憶され、データＢ５は順序論理回路２２１ａに記憶される。

次にラインメモリ２０２２から出力されたデータは、ラインメモリ２０２３に入力される（Ｉｎ２０２３参照）。

このときラインメモリ２０２３は、ラインメモリ２０２２から入力されたデータをクロック信号に従って一定期間記憶した後に出力する。例えば図４に示すように、時刻ｔ４後に順序論理回路２２２ａに入力されたデータＡ１は、クロック信号に従って順序論理回路２２２ａ、順序論理回路２２２ｂ、順序論理回路２２２ｃ、順序論理回路２２２ｄ、順序論理回路２２２ｅの順にシフトしながら一定期間記憶され、その後順序論理回路２２１ｅから出力される。

なお、時刻ｔ３乃至時刻ｔ４の間はデータの移動の無い無効期間である。

また、時刻ｔ５における画像処理回路の状態を図６（Ｃ）に示す。図６（Ｃ）に示すように、時刻ｔ５では、データＡ１は順序論理回路２２３ｅに記憶され、データＡ２は順序論理回路２２３ｄに記憶され、データＡ３は順序論理回路２２３ｃに記憶され、データＡ４は順序論理回路２２３ｂに記憶され、データＡ５は順序論理回路２２３ａに記憶される。また、データＢ１は順序論理回路２２２ｅに記憶され、データＢ２は順序論理回路２２２ｄに記憶され、データＢ３は順序論理回路２２２ｃに記憶され、データＢ４は順序論理回路２２２ｂに記憶され、データＢ５は順序論理回路２２２ａに記憶される。また、データＣ１は順序論理回路２２１ｅに記憶され、データＣ２は順序論理回路２２１ｄに記憶され、データＣ３は順序論理回路２２１ｃに記憶され、データＣ４は順序論理回路２２１ｂに記憶され、データＣ５は順序論理回路２２１ａに記憶される。

次に出力タイミング制御回路２０３に従ってラインメモリ２０２１乃至ラインメモリ２０２３のそれぞれから演算回路２０４に順次画素データが入力される。このときラインメモリ２０２１乃至ラインメモリ２０２３のそれぞれから演算回路２０４に順次画素データが入力されるタイミングはラインメモリ２０２３にデータＡ１乃至データＡ５が記憶された後、すなわち時刻ｔ５の後である時刻ｔ６とする。

なお、時刻ｔ５乃至時刻ｔ６の間はデータの移動の無い無効期間である。

このとき、演算回路２０４は、入力された画素データを用いて３×３のフィルタ２４１によりフィルタ処理を行う。フィルタ処理により１つの画像処理データを生成する。

例えば時刻ｔ７における画像処理回路の状態を図６（Ｄ）に示す。図６（Ｄ）に示すように、時刻ｔ７において、データＡ１乃至データＡ３、データＢ１乃至データＢ３、及びデータＣ１乃至データＣ３を用いてデータＢ２に対応する画素を注目画素としたフィルタ処理を行う。すなわち、用いるデータは注目画素に対応する１個の画素データと、注目画素の周辺画素に対応する８個の画素データであり、行方向及び列方向において互いに隣り合う画素に対応する画素データである。時刻ｔ７においてフィルタ処理により生成された画像処理データは、データＢ１に対応する画素のデータに相当する。以上が図２に示す画像処理回路の動作である。

図２に一例として挙げたように、本実施の形態の画像処理回路の一例は、データ調整回路と、互いに電気的に接続された複数のラインメモリと、を有する。さらに本実施の形態の画像処理回路の一例は、１つのラインメモリを、１行分の画素に対応する画素データの数以上の順序論理回路を用いた構成とし、本実施の形態の画像処理回路の一例は、入力される画素データの数を計数し、対応する画素の列数を算出し、画素の列数が１つのラインメモリの順序論理回路の数より少ない場合に、画素の列数に応じてダミーデータを入力された画素データに加えてラインメモリに出力するものである。これにより、別途アドレス選択回路などを設けることなく、一つのタイミングにおいて各ラインメモリから演算回路に出力される画素データの組み合わせを画素の列数に因らずに同じにすることができるため、演算回路では、一つの注目画素と、その周辺画素に対応する画素データを用いてフィルタ処理を行うことができる。よって仕様の異なる複数の表示装置への適用が容易になり、汎用性を高めることができる。また、本実施の形態の画像処理回路は、別途アドレス選択回路を設ける必要がない構成であるため、配線数を削減することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様である画像処理回路の作製方法について説明する。

本発明の一態様である画像処理回路は、例えばＰ型またはＮ型の薄膜トランジスタを用いて作製することができる。本実施の形態の画像処理回路の作製方法の一例として、薄膜トランジスタを用いた画像処理回路の作製方法について図７乃至図９を用いて説明する。図７乃至図９は、本実施の形態の画像処理回路の作製方法の一例を示す断面図である。

まず図７（Ａ）に示すように、基板３０１上に下地膜３０２を形成する。

なお、本明細書において、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。ここで、Ａ、Ｂは、対象物（例えば装置、素子、回路、配線、電極、端子、膜、または層など）であるとする。

従って例えば層Ａの上または層Ａ上に層Ｂが形成されていると明示的に記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよいし、複層でもよい。

基板３０１としては、例えばガラス基板、石英基板、または可撓性基板などを用いることができる。可撓性基板とは、折り曲げることができる（フレキシブルともいう）基板のことであり、例えばポリカーボネート、ポリアリレート、またポリエーテルスルフォンなどからなるプラスチック基板などが挙げられる。また、基板３０１としては、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維状な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などを用いることもできる。

下地膜３０２は、例えば酸化絶縁膜、窒化絶縁膜、または窒素を含む酸化絶縁膜などを用いて形成することができ、酸化絶縁膜、窒化絶縁膜、及び窒素を含む酸化絶縁膜は、例えばプラズマＣＶＤ法などを用いて形成することができる。また下地膜３０２は、上記に挙げた絶縁膜を積層して設けることもできる。下地膜３０２は必ずしも設ける必要はないが、下地膜３０２を設けることにより、例えば基板３０１から上層にアルカリ金属などの不純物が拡散するのを抑制することができる。また下地膜３０２を設ける場合には、基板３０１としてシリコン基板、金属基板、またはステンレス基板などを用いることもできる。

次に下地膜３０２上に半導体層を形成し、レジストなどを用いて半導体層を選択的にエッチングすることにより図７（Ｂ）に示すように、下地膜３０２上に島状である半導体層３０３１及び半導体層３０３２を形成する。レジストは例えばフォトリソグラフィー技術を用いて形成することができる。

半導体層としては、例えば非晶質半導体膜、微結晶（マイクロクリスタルともいう）半導体膜、または多結晶半導体膜などの半導体膜を用いることができる。非晶質半導体膜及び微結晶半導体膜は例えばＣＶＤ法を用いて形成することができ、多結晶半導体膜は例えば非晶質半導体膜を熱処理などで結晶化させることにより形成することができる。

また、半導体層として単結晶半導体層を用いることもできる。単結晶半導体層は、例えば単結晶半導体基板を加工して形成することができる。単結晶半導体基板としては、例えば単結晶シリコン基板、単結晶ゲルマニウム基板、または単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。単結晶半導体層を用いる場合には、例えば接合層を介して基板３０１と単結晶半導体層が貼り合わされた構造とすることにより接着面を強固にすることができる。接合層は、接合面が平滑面を有し、親水性表面であり、水素を含有する酸化シリコン、水素を含有する窒化シリコン、酸素と水素を含有する窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いて形成することができる。

水素を含有する酸化シリコンとしては、例えば有機シランを用いてＣＶＤ法により形成される酸化シリコンが好ましい。例えば有機シランを用いて形成された酸化シリコン膜を用いることによって、基板３０１と単結晶半導体層との接合を強固にすることができるためである。有機シランとしては、テトラエトキシシラン（略称：ＴＥＯＳ化学式：Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（略称：ＴＭＳ化学式：Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（略称：ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（略称：ＯＭＣＴＳ）、ヘキサメチルジシラザン（略称：ＨＭＤＳ）、トリエトキシシラン（化学式：ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（化学式：ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）などのシリコン含有化合物を用いることができる。

なお、酸化シリコンを用いて接合層を形成する場合には、モノシラン、ジシラン、またはトリシランを原料ガスに用いてＣＶＤ法により形成することができる。また接合層として機能する酸化シリコン層は熱酸化膜でもよく、塩素を含んでいると好適である。

水素を含有する窒化シリコンは、例えばシランガスとアンモニアガスを用いてプラズマＣＶＤ法により形成することができる。また、ガスに水素が加えられていても良い。酸素と水素を含有する窒化シリコンは、例えばシランガスとアンモニアガスと亜酸化窒素ガスを用いてプラズマＣＶＤ法で作製することができる。いずれの場合でも接合層としては、シランガスなどを原料ガスとして用いて作製される酸化シリコン、酸化窒化シリコン、窒化酸化シリコンであって水素が含まれるものであれば適用することができる。

次に図７（Ｃ）に示すように、半導体層３０３１及び半導体層３０３２上にゲート絶縁層３０４を形成する。

ゲート絶縁層３０４としては、例えば窒化シリコン膜、酸化シリコン膜、または窒素を含む酸化シリコン膜などを適用することができ、また、窒化シリコン膜、酸化シリコン膜、または窒素を含む酸化シリコン膜は、例えばプラズマＣＶＤ法により形成することができる。

次に図７（Ｄ）に示すように、ゲート絶縁層３０４の一部の上、すなわちゲート絶縁層３０４を挟んで半導体層３０３１の一部の上にゲート電極３０５１を形成し、ゲート絶縁層３０４を挟んで半導体層３０３２の一部の上にゲート電極３０５２を形成する。

ゲート電極３０５１及びゲート電極３０５２としては、例えばチタン、タングステン、タンタル、モリブデン、ネオジム、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、アルミニウム、金、銀、及び銅のいずれかから選ばれた元素、若しくは上記に挙げた元素を主成分とする合金材料若しくは化合物材料、または上記に挙げた元素の窒化物などを用いて形成することができる。また上記に挙げた材料からなる層を積層して形成することができる。上記に挙げた材料からなる層は例えばスパッタ法を用いて形成することができる。

次に図８（Ｅ）に示すように、半導体層３０３１の一部に一対のＮ型領域であるＮ型領域３０６１を形成する。Ｎ型領域３０６１は、例えば少なくとも半導体層３０３２を覆うようにレジストを形成し、ゲート電極３０５１及びレジストをマスクとしてＮ型を付与する不純物元素を添加することにより形成することができる。Ｎ型を付与する不純物元素としては、例えばリンなどを用いることができる。

次に図８（Ｆ）に示すように、半導体層３０３２の一部に一対のＰ型領域であるＰ型領域３０６２を形成する。Ｐ型領域３０６２は、例えば少なくとも半導体層３０３１を覆うようにレジストを形成し、ゲート電極３０５２及びレジストをマスクとしてＰ型を付与する不純物元素を添加することにより形成することができる。Ｐ型を付与する不純物元素としては、例えばボロンなどを用いることができる。

次に図８（Ｇ）に示すように、ゲート絶縁層３０４及びゲート電極３０５１及びゲート電極３０５２上に保護膜３０７を形成する。保護膜３０７としては、例えば酸化絶縁膜、窒化絶縁膜、窒化酸化絶縁膜、酸化窒化絶縁膜、などを適用することができる。上記に挙げた絶縁膜は、例えばＣＶＤ法を用いて形成することができる。保護膜３０７は必ずしも設ける必要はないが、保護膜３０７を設けることにより例えばゲート電極３０５１及びゲート電極３０５２を保護することができ、また、短絡など他の配線との影響を抑制することができる。

次に図９（Ｈ）に示すように保護膜３０７上に層間膜３０８を形成する。層間膜３０８としては、例えば有機化合物膜及び無機化合物膜を用いて形成することができる。層間膜３０８を設けることにより、例えば表面の平坦性を高めることができる。

次に図９（Ｉ）に示すように、保護膜３０７及び層間膜３０８に一対の開口部である３１５１及び一対の開口部である開口部３１５２を形成する。開口部３１５１を形成することにより、Ｎ型領域３０６１の一部は露出し、開口部３１５２を形成することによりＰ型領域３０６２の一部は露出する。開口部３１５１及び開口部３１５２は、例えばレジストを選択的に形成し、レジストをマスクとしてエッチングを行うことにより形成することができる。

次に図９（Ｊ）に示すように、開口部３１５１を介してＮ型領域３０６１に接するように電極３０９１を形成し、開口部３１５２を介してＰ型領域３０６２に接するように電極３０９２を形成する。電極３０９１及び電極３０９２は、それぞれ一対の電極であり、電極３０９１及び電極３０９２としては例えばゲート電極３０５１及びゲート電極３０５２に適用可能な材料及び形成方法を適宜用いることができる。

以上のようにトランジスタ３５０及びトランジスタ３５１を用いた本発明の一態様である画像処理回路を作製することができる。

トランジスタ３５０は、順スタガ型構造のＮ型トランジスタであり、半導体層３０３１、ゲート絶縁層３０４、ゲート電極３０５１、保護膜３０７、層間膜３０８、及び電極３０９１により構成される。このときＮ型領域３０６１はソース領域及びドレイン領域の一方として機能し、電極３０９１はソース配線及びドレイン配線の一方として機能する。

トランジスタ３５１は、順スタガ型構造のＰ型トランジスタであり、半導体層３０３１、ゲート絶縁層３０４、ゲート電極３０５１、保護膜３０７、層間膜３０８、及び電極３０９２により構成される。このときＰ型領域３０６２はソース領域及びドレイン領域の一方として機能し、電極３０９２は、ソース電極及びドレイン電極の他方として機能する。

上記のように、薄膜トランジスタを用いて本発明の一態様である画像処理回路を作製することができる。薄膜トランジスタを用いて画像処理回路を作製することにより、画像処理回路の厚さを薄くすることができる。

なお、図７乃至図９では、薄膜トランジスタとして順スタガ型構造のトランジスタを用いた画像処理回路の作製方法について説明したが、これに限定されず、逆スタガ型構造のトランジスタを用いることができる。逆スタガ型構造のトランジスタを用いることによりトランジスタの作製工程を少なくすることができる。

なお、薄膜トランジスタの半導体層として酸化物半導体層を用いることもできる。酸化物半導体層としては、例えば酸化亜鉛、ＩｎＧａＯ_３（ＺｎＯ）_ｍなどの半導体膜を用いることができる。酸化物半導体層は、例えばスパッタリング法などにより形成することができる。薄膜トランジスタの半導体層に酸化物半導体層を用いることにより、移動度が高く、素子間ばらつきの少なくすることができる。

なお、本実施の形態は、他の実施の形態と組み合わせることができる。

（実施の形態４）
本発明の一態様である画像処理回路は、例えば液晶表示装置やエレクトロルミネセンス表示装置など、様々な表示装置に適用可能である。そこで本実施の形態では、本発明の一態様である画像処理回路を備えた表示装置について説明する。

本実施の形態の表示装置の構成例について図１０を用いて説明する。図１０は本実施の形態の表示装置の構成例を示すブロック図である。

図１０に示す表示装置は、画素部４０１と、走査線駆動回路４０２と、信号線駆動回路４０３と、制御回路４０４と、画像処理回路４０５と、ＡＤ変換回路４０６と、を有する。

画素部４０１は、行列方向に配列された複数の画素４０７を有するドットマトリクス構造である。それぞれの画素４０７は、走査線４２１を介して走査線駆動回路４０２に電気的に接続され、信号線４３１を介して信号線駆動回路４０３に電気的に接続される。また、画素４０７を例えば複数の副画素により構成し、それぞれの副画素においてＲ、Ｇ、Ｂなどの画像を表示させることによりフルカラー表示を行うこともできる。

走査線駆動回路４０２は、データを書き込む画素４０７を選択する回路であり、走査線４２１を介して走査信号を画素に出力する。

信号線駆動回路４０３は、画素４０７に書き込むデータを信号として出力する回路であり、信号線４３１を介して走査線駆動回路４０２により選択された画素４０７に画素データをデータ信号として出力する。

制御回路４０４は、入力された映像信号に応じて走査線駆動回路４０２及び信号線駆動回路４０３を制御する制御信号を出力する。

画像処理回路４０５は、入力されたデータを画像処理し、画像処理データとして出力する回路である。画像処理回路４０５としては、本発明の一態様である画像処理回路のいずれかを適用することができる。

ＡＤ変換回路４０６は、入力される映像信号がアナログ信号の場合に該アナログ信号をデジタル信号に変換する機能を有する。よって入力される映像信号がデジタル信号の場合には必ずしも設けなくてもよい。

次に図１０に示す表示装置における画素の回路構成例について図１１を用いて説明する。図１１は、図１０に示す表示装置における画素の回路構成例を示す回路図であり、図１１（Ａ）は液晶表示装置の場合を示し、図１１（Ｂ）はＥＬ表示装置の場合を示す。

図１１（Ａ）に示す画素は、トランジスタ５１１と、液晶素子５１２と、容量素子５１３と、を有する。

トランジスタ５１１は、ゲート、ソース、及びドレインの少なくとも３つの端子を有する。

ゲートとは、ゲート電極及びゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における走査線もゲート配線に含まれる。

ソースとは、ソース領域、ソース電極、及びソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がソース電極に電気的に接続される場合にはソース配線に信号線も含まれる。

ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がドレイン電極に電気的に接続される場合にはドレイン配線に信号線も含まれる。

また、本明細書においてトランジスタのソースとドレインは、トランジスタの構造や動作条件などによって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲または図面など）においては、ソース及びドレインから任意に選択した一方の端子をソース及びドレインの一方と表記し、他方の端子をソース及びドレインの他方と表記する。

トランジスタ５１１は、選択スイッチとして機能し、ゲートが図１０に示す走査線４２１に電気的に接続され、ソース及びドレインの一方が図１０に示す信号線４３１に電気的に接続される。

液晶素子５１２は、第１端子及び第２端子を有し、第１端子がトランジスタ５１１のソース及びドレインの他方に電気的に接続され、第２端子に接地電位または一定の値の電位（コモン電位ともいう）が与えられる。液晶素子５１２は、例えば第１端子の一部または全部となる第１の電極と、第２端子の一部または全部となる第２の電極と、第１の電極と第２の電極の間に電圧が印加されることにより透過率が変化する液晶分子を有する層（液晶層という）により構成することができる。

容量素子５１３は、保持容量として機能し、第１端子及び第２端子を有する。また、容量素子５１３は、第１端子がトランジスタ５１１のソース及びドレインの他方に電気的に接続され、第２端子に接地電位または一定の値の電位が与えられる。容量素子５１３は、第１端子の一部または全部となる第１の電極と、第２端子の一部または全部となる第２の電極と、誘電体層により構成される。なお、容量素子５１３は必ずしも設ける必要はないが、容量素子５１３を設けることにより、トランジスタ５１１のリーク電流による影響を抑制することができる。

次に図１１（Ａ）に示す画素の動作について説明する。

まずデータが書き込まれる画素が選択され、選択された画素は、走査線４２１から入力される信号によりトランジスタ５１１がオン状態になる。

このとき信号線４３１からのデータ信号がトランジスタ５１１を介して入力され、液晶素子５１２の第１端子の電位はデータ信号の電位となり、液晶素子５１２は第１端子と第２端子の間に印加される電圧に応じた透過率に設定される。データ書き込み後、走査線４２１から入力される信号によりトランジスタ５１１がオフ状態になり、液晶素子５１２は表示期間の間設定された透過率を維持し、表示状態となる。上記動作を走査線４２１毎に順次行い、すべての画素においてデータが書き込まれる。

図１１（Ｂ）に示す画素は、トランジスタ５２１と、容量素子５２２と、トランジスタ５２３と、発光素子５２４と、を有する。

トランジスタ５２１は、ゲートが図１０に示す走査線４２１に電気的に接続され、ソース及びドレインの一方が図１０に示す信号線４３１に電気的に接続される。

容量素子５２２は、保持容量として機能し、第１端子及び第２端子を有する。また、容量素子５２２は、第１端子がトランジスタ５２１のソース及びドレインの他方に電気的に接続され、第２端子に高電源電位（Ｖｄｄともいう）が与えられる。高電源電位は、例えば電源回路などにより生成することができる。なお容量素子５２２は必ずしも設ける必要はないが、容量素子５２２を設けることにより、書き込み後においても発光状態を維持することができる。

トランジスタ５２３は、ゲートがトランジスタ５２１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方に高電源電位が与えられる。

発光素子５２４は、第１端子及び第２端子を有し、第１端子がトランジスタ５２３のソース及びドレインの他方に電気的に接続され、第２端子に低電源電位（Ｖｓｓともいう）が与えられる。発光素子５２４は、例えば第１端子の一部または全部となる第１の電極と、第２端子の一部または全部となる第２の電極と、第１の電極と第２の電極の間に電圧が印加されることにより発光する電界発光層より構成することができる。発光素子５２４としては、例えばＥＬ（エレクトロルミネセンスともいう）素子を用いることができ、ＥＬ素子としては例えば有機ＥＬまたは無機ＥＬを用いることができる。

なお、高電源電位は低電源電位より相対的に値の高い電位であり、低電源電位は、高電源電位より相対的に値の低い電位である。それぞれの値は回路の仕様などにより適宜設定されるため特に限定されない。例えばＶｄｄ＞Ｖｓｓであっても必ずしも｜Ｖｄｄ｜＞｜Ｖｓｓ｜であるとは限らない。またＶｄｄ＞Ｖｓｓであっても必ずしもＶＧＮＤ≧Ｖｓｓであるとも限らない。

発光素子５２４における第１の電極または第２の電極は、少なくとも一方が透光性を有する導電材料を用いて形成されたものであればよい。これにより、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子とすることができる。透光性を有する導電材料としては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることもできる。

電界発光層は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、第１の電極上に電子注入層、電子輸送層、電界発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。電界発光層としては有機化合物または無機化合物を用いて形成することができる。

次に図１１（Ｂ）に示す画素の動作について説明する。

まずデータ書き込みを行う画素が選択される。選択された画素は、走査線４２１から入力される走査信号によりトランジスタ５２１がオン状態になり、所定の値の電位であるデータ信号が信号線４３１からトランジスタ５２３のゲートに入力される。

トランジスタ５２３は、ゲートに入力されるデータ信号に応じた電位によりオン状態またはオフ状態になる。トランジスタ５２３がオン状態のとき、発光素子５２４の電位は、トランジスタ５２３のゲート電位及び第１の電位に応じた値となる。このとき発光素子５２４に第１端子及び第２端子との間に印加された電圧に応じて電流が流れ、発光素子５２４は流れる電流の量に応じた輝度で発光する。また、容量素子５２２によりトランジスタ５２３のゲート電位は一定時間保持されるため、発光素子５２４は一定時間発光状態を維持する。以上が図１１（Ｂ）に示す画素の動作である。

また信号線４３１から画素に入力されるデータ信号がデジタル形式の場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を図１１（Ｂ）に示す回路構成にして独立にデータ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。

発光素子５２４は、例えば図１１（Ａ）に示す液晶素子５１２などに比べて応答速度が高いので、時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。

次に図１０に示す表示装置における駆動回路の構成例について図１２を用いて説明する。図１２は図１０に示す表示装置における駆動回路の構成例を示すブロックであり、図１２（Ａ）は走査線駆動回路を示し、図１２（Ｂ）は信号線駆動回路を示す。

図１２（Ａ）に示す走査線駆動回路４０２は、シフトレジスタ５３１、レベルシフタ５３２、バッファ５３３と、を有する。

シフトレジスタ５３１にはゲートスタートパルス（ＧＳＰ）、ゲートクロック信号（ＧＣＫ）などの信号が入力される。

レベルシフタ５３２は、入力された信号をもとに用途によって切り分けた信号を生成する機能を有する。

バッファ５３３は、信号を増幅させる機能を有し、オペアンプなどを有する。

図１２（Ｂ）に示す信号線駆動回路４０３は、シフトレジスタ５４１、ラッチ回路５４２、レベルシフタ５４３、バッファ５４４、ＤＡ変換回路５４５と、を有する。

シフトレジスタ５４１は、スタートパルス（ＳＳＰ）などの信号が入力される。

ラッチ回路５４２は、画像処理回路４０５からフィルタ処理されたデータ信号が入力される。保持されたラッチ信号を一斉に図５における画素部に出力させる。これを線順次駆動と呼ぶ。

レベルシフタ５４３は、入力された信号をもとに用途によって切り分けた信号を生成する機能を有する。

バッファ５４４は、信号を増幅させる機能を有し、オペアンプなどを有する。

ＤＡ変換回路５４５は、入力された信号がデジタル信号の場合にアナログ信号に変換する機能を有する。なお、入力される信号がアナログ信号の場合には必ずしも設ける必要はない。

制御回路４０４は、画像処理回路４０５から入力されたデータ信号をもとに制御信号を生成し、走査線駆動回路４０２及び信号線駆動回路４０３に出力する機能を有する。

画像処理回路４０５は、入力されたデータ信号（ビデオ信号ともいう）にフィルタ処理を行うことにより画像処理されたデータ信号を生成する機能を有する。画像処理回路４０５としては、本発明の一態様である画像処理回路を適用することができ、具体的な説明については上記実施の形態における画像処理回路の説明を適宜援用する。

次に図１０に示す表示装置の動作について説明する。

まず第１のデータ信号がＡＤ変換回路４０６によりデジタル信号に変換される。

変換された第１のデータ信号は画像処理回路４０５に入力される。

画像処理回路４０５は、入力された第１のデータ信号の画像処理を行い、画像処理されたデータ信号を第２のデータ信号として制御回路４０４に出力する。

制御回路４０４は、入力された第２のデータ信号をもとに制御信号を生成し、走査線駆動回路４０２及び信号線駆動回路４０３に出力する。

走査線駆動回路４０２は、制御信号に従ってデータ書き込みを行う走査線４２１を選択する。選択された走査線４２１に電気的に接続された画素４０７は、信号線４３１を介して信号線駆動回路４０３からデータ信号が入力されることにより、表示状態になる。さらに走査線駆動回路４０２により順次走査線４２１が選択され、すべての画素４０７においてデータ書き込みが行われる。以上が図１０に示す表示装置の動作である。

上記図１０に示す表示装置を例に挙げたように、本発明の一態様である画像処理回路を表示装置に適用することにより、フレーム毎に画素データを画像処理することにより、より鮮明な静止画表示または動画表示を行うことができる。

また、本発明の一態様である画像処理回路では、画素の列数に応じてダミーデータを出力するが、本実施の形態の表示装置は、画素部においてダミーデータは表示されないため、画素データの数に関係なく、所望の表示を行うことができる。

（実施の形態５）
本実施の形態では、上記の実施の形態４の表示装置の一例として液晶表示装置について説明する。

本実施の形態の液晶表示装置の構造例について図１３を用いて説明する。図１３は、本実施の形態の液晶表示装置の構造例を示す断面図である。

図１３に示す液晶表示装置は、基板６１１と、トランジスタ６１２と、トランジスタ６１３と、トランジスタ６１４と、保護膜６１５と、層間膜６１６と、電極６１７と、保護膜６１８と、シール材６１９と、液晶層６２０と、保護膜６２１と、電極６２２と、基板６２３と、を有する。

基板６１１としては、図７に示す基板３０１に適用可能な材料を適宜用いることができる。

トランジスタ６１２及びトランジスタ６１３は、周辺回路部６０１に設けられる。トランジスタ６１２及びトランジスタ６１３はそれぞれＰ型トランジスタまたはＮ型トランジスタであり、基板６１１上に設けられる。トランジスタ６１２及びトランジスタ６１３を用いて構成される周辺回路としては、例えば走査線駆動回路、信号線駆動回路、コントロール回路、または本発明の一態様である画像処理回路などが挙げられる。上記に挙げた周辺回路は図１３に示すように同一基板上に設けることもできる。

トランジスタ６１４は、表示部６０２に設けられる。トランジスタ６１４はＰ型トランジスタまたはＮ型トランジスタであり基板６１１上に設けられる。

トランジスタ６１２乃至トランジスタ６１４は、例えば図７乃至図９に示す画像処理回路の作製方法を用いて作製することができる。また、トランジスタ６１２乃至トランジスタ６１４は、図１３に示すように、同一基板上に設けることもできる。

保護膜６１５は、トランジスタ６１２乃至トランジスタ６１４を覆うように設けられ、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものである。保護膜６１５としては、緻密な膜が好ましく、例えば酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を用いることができる。なお、上記に挙げた膜は、例えばスパッタ法を用いて形成することができ、また、上記に挙げた膜を積層して保護膜６１５とすることもできる。

層間膜６１６は、保護膜６１５上に設けられ、主に平坦化膜として機能する。層間膜６１６としては、例えばポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、またはエポキシなどの、耐熱性を有する有機材料を含む膜を用いることができる。また上記有機材料の他に、例えば低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などを含む膜を用いることもできる。また、上記に挙げた材料を含む膜を積層して層間膜６１６とすることもできる。

なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。

また、層間膜６１６の形成方法は、特に限定されず、材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷など）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーターなどを適宜用いて形成することができる。材料液を用いて層間膜６１６を形成する場合、ベークする工程と同時に半導体層のアニール（３００℃〜４００℃）を行ってもよい。層間膜６１６の焼成工程と半導体層のアニールを兼ねることで効率よく表示装置を作製することが可能となる。

電極６１７は、保護膜６１５及び層間膜６１６に設けられた開口部を介してトランジスタ６１４のソース電極またはドレイン電極に電気的に接続される。電極６１７としては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を含む導電膜を用いることができる。また、電極６１７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくはこれらの２種以上の共重合体などがあげられる。

保護膜６１８は、電極６１７を覆うように設けられる。

基板６２３としては、例えば基板６１１に適用可能な基板を適宜用いることができる。

電極６２２は、基板６２３側に設けられている。電極６２２としては、例えば電極６１７に適用可能な材料を適宜用いることができる。

保護膜６２１は、電極６２２を覆うように設けられる。

液晶層６２０は、基板６１１及び基板６２３の間にシール材６１９を用いて封止される。

図１３を一例として挙げたように、本実施の形態の液晶表示装置は、同一基板上に表示部及び周辺回路部を設けた構成であり、且つ周辺回路部には本発明の一態様である画像処理回路を設けた構成である。同一基板上に表示部及び周辺回路部を設けることにより、表示部及び周辺回路部間の配線数を削減することができる。

なお、本実施の形態の液晶表示装置は、配向膜、偏光板を有し、更にカラーフィルタや遮光膜を有する構成とすることもできる。

また、図１３に示す液晶表示装置は、一例として透過型液晶表示装置であるが、これに限定されず、本実施の形態の液晶表示装置は、反射型液晶表示装置、または半透過型液晶表示装置でも適用することできる。

また、図１３に示す液晶表示装置は、一例として基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極という順に設ける構成であるが、これに限定されず、本実施の形態の液晶表示装置は、基板の内側に偏光板を有する構成とすることもできる。また、偏光板と着色層の積層構造も図１３に示す構成に限定されず、本実施の形態の表示装置では、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、本実施の形態の表示装置は、ブラックマトリクスとして機能する遮光膜を設けた構成とすることもできる。

（実施の形態６）
本実施の形態では、上記実施の形態４に示した表示装置の一例として発光表示装置について説明する。

本実施の形態の発光表示装置の構造例について図１４を用いて説明する。図１４は本実施の形態の発光表示装置の構造例を示す断面図である。

図１４に示す発光表示装置は、発光素子としてエレクトロルミネッセンス（ＥＬともいう）素子を有する表示装置である。ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

図１４に示す発光表示装置は、基板６１１と、トランジスタ６１２と、トランジスタ６１３と、トランジスタ６１４と、保護膜６１５と、層間膜６１６と、電極６１７と、シール材６１９と、隔壁６２４と、電界発光層６２５と、電極６２６と、充填剤６２７と、基板６２３と、を有する。なお、図１４に示す発光表示装置において、図１３に示す液晶表示装置と同じ部分については図１３に示す液晶表示装置の説明を適宜援用する。

基板６１１または基板６２３は、発光素子からの光の取り出し方向に位置する場合に透光性を有する必要がある。透光性を有する基板としては、例えばガラス基板、プラスチック基板、ポリエステルフィルムまたはアクリルフィルムなどを用いることができる。

隔壁６２４は、電極６１７上に設けられる。隔壁６２４としては、例えば有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いることができる。特に感光性の材料を用い、電極６１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

電界発光層６２５は、隔壁６２４に設けられた開口部を介して電極６１７に電気的に接続されるように設けられる。また、電界発光層６２５は、単数の層で構成することもでき、複数の層が積層されるように構成することもできる。

電極６２６は、電界発光層６２５上に設けられる。電極６２６としては、図１３に示す電極６２２に適用可能な材料を適宜用いることができる。

発光素子は、電極６１７、電界発光層６２５、及び電極６２６により構成される。

なお、電極６１７及び電極６２６は、光を取り出すために少なくとも一方が透光性を揺するものであればよい。透光性を有する電極を用いることにより、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出のいずれかの構造にすることができる。

なお、本実施の形態の発光表示装置は、電極６２６及び隔壁６２４上に保護膜を形成することもできる。保護膜を設けることにより発光素子への酸素、水素、水分、二酸化炭素などの侵入を防止することができる。保護層としては、例えば窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜などを用いることができる。

充填剤６２７は、電極６２６を覆うように設けられる。発光素子はシール材６１９及び充填剤６２７を用いて基板６１１及び基板６２３の間に封止される。充填剤６２７としては、窒素やアルゴンなどの不活性な気体を用いることができる。また、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などの樹脂、その他の紫外線硬化樹脂または熱硬化樹脂を用いることができる。

図１４に一例として挙げたように、本実施の形態の発光表示装置は、同一基板上に表示部及び周辺回路部を設けた構成であり、且つ周辺回路部には本発明の一態様である画像処理回路を設けた構成である。同一基板上に表示部及び周辺回路部を設けることにより、表示部及び周辺回路部間の配線数を削減することができる。

なお、本実施の形態の発光表示装置は、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを設けることができる。また、偏光板または円偏光板に反射防止膜を設けることもできる。上記偏光板のみ、または偏光板と反射防止膜を設けることにより、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

また、図１４に示す発光表示装置では発光素子として有機ＥＬ素子について述べたが、これに限定されず本実施の形態の発光表示装置は、発光素子として無機ＥＬ素子を設ける構成とすることもできる。

（実施の形態７）
本発明の一態様である画像処理回路を備えた表示装置は、様々な電子機器の表示部に用いることができる。本実施の形態では、本発明の一態様である画像処理回路を備えた表示装置を表示部に搭載した電子機器について説明する。

本実施の形態の電子機器の構成について図１５を用いて説明する。図１５は、本実施の形態における電子機器の構成例を示す図である。

図１５（Ａ）はディスプレイ装置の構成を示しており、図１５（Ａ）に示すディスプレイ装置は、筐体９０１、支持台９０２、表示部９０３、スピーカー部９０４、ビデオ入力端子９０５などを含む。上記表示装置は、表示部９０３に用いることができる。なお、ディスプレイ装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全てのディスプレイ装置が含まれる。

図１５（Ｂ）はデジタルスチルカメラの構成を示しており、図１５（Ｂ）に示すデジタルスチルカメラは、本体９１１、表示部９１２、受像部９１３、操作キー９１４、外部接続ポート９１５、シャッターボタン９１６などを含む。上記表示装置は、表示部９１２に用いることができる。

図１５（Ｃ）はノート型パーソナルコンピュータの構成を示しており、図１５（Ｃ）に示すノート型パーソナルコンピュータは、本体９２１、筐体９２２、表示部９２３、キーボード９２４、外部接続ポート９２５、及びポインティングデバイス９２６などを含む。本発明の表示装置は、表示部９２３に用いることができる。

図１５（Ｄ）はモバイルコンピュータの構成を示しており、図１５（Ｄ）に示すモバイルコンピュータは本体９３１、表示部９３２、スイッチ９３３、操作キー９３４、及び赤外線ポート９３５などを含む。本発明の表示装置は、表示部９３２に用いることができる。

図１５（Ｅ）は記録媒体を備えた携帯型画像再生装置（具体的にはＤＶＤ再生装置）の構成を示しており、図１５（Ｅ）に示す携帯型画像再生装置は、本体９４１、筐体９４２、表示部Ａ９４３、表示部Ｂ９４４、記録媒体（ＤＶＤなど）読込部９４５、操作キー９４６、及びスピーカー部９４７などを含む。表示部Ａ９４３は主として画像情報を表示し、表示部Ｂ９４４は主として文字情報を表示するが、上記表示装置は、これら表示部Ａ９４３、表示部Ｂ９４４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図１５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）の構成を示しており、図１５（Ｆ）に示すゴーグル型ディスプレイは、本体９５１、表示部９５２、アーム部９５３を含む。本発明の表示装置は、表示部９５２に用いることができる。

図１５（Ｇ）はビデオカメラの構成を示しており、図１５（Ｇ）に示すビデオカメラは、本体９６１、表示部９６２、筐体９６３、外部接続ポート９６４、リモコン受信部９６５、受像部９６６、バッテリー９６７、音声入力部９６８、及び操作キー９６９などを含む。上記表示装置は、表示部９６２に用いることができる。

図１５（Ｈ）は携帯電話の構成を示しており、であり、図１５（Ｈ）に示す携帯電話は、本体９７１、筐体９７２、表示部９７３、音声入力部９７４、音声出力部９７５、操作キー９７６、外部接続ポート９７７、アンテナ９７８などを含む。上記表示装置は、表示部９７３に用いることができる。なお、表示部９７３は黒色の背景に白色の文字を表示することにより携帯電話の消費電流を抑えることができる。

図１５に一例として挙げたように、本発明の一態様である表示装置は、上記のような様々な電子機器の表示部として適用することができる。本発明の一態様である表示装置を電子機器の表示部として用いることにより、入力される画素データの数に因らず、入力される画素データを用いて所望の画像処理を行い、鮮明な表示の可能な電子機器を提供することができる。

１０１データ調整回路
１０１１ラインメモリ
１０２１ラインメモリ
１０２２ラインメモリ
１０３出力タイミング制御回路
１０４演算回路
２０１データ調整回路
２０２１ラインメモリ
２０２２ラインメモリ
２０２３ラインメモリ
２０３出力タイミング制御回路
２０４演算回路
２２１ａ順序論理回路
２２１ｂ順序論理回路
２２１ｃ順序論理回路
２２１ｄ順序論理回路
２２１ｅ順序論理回路
２２２ａ順序論理回路
２２２ｂ順序論理回路
２２２ｃ順序論理回路
２２２ｄ順序論理回路
２２２ｅ順序論理回路
２２３ａ順序論理回路
２２３ｂ順序論理回路
２２３ｃ順序論理回路
２２３ｄ順序論理回路
２２３ｅ順序論理回路
２４１フィルタ
３０１基板
３０２下地膜
３０４ゲート絶縁層
３０７保護膜
３０８層間膜
３５０トランジスタ
３５１トランジスタ
４０１画素部
４０２走査線駆動回路
４０３信号線駆動回路
４０４制御回路
４０５画像処理回路
４０６ＡＤ変換回路
４０７画素
４２１走査線
４３１信号線
５１１トランジスタ
５１２液晶素子
５１３容量素子
５２１トランジスタ
５２２容量素子
５２３トランジスタ
５２４発光素子
５３１シフトレジスタ
５３２レベルシフタ
５３３バッファ
５４１シフトレジスタ
５４２ラッチ回路
５４３レベルシフタ
５４４バッファ
５４５ＤＡ変換回路
６０１周辺回路部
６０２表示部
６１１基板
６１２トランジスタ
６１３トランジスタ
６１４トランジスタ
６１５保護膜
６１６層間膜
６１７電極
６１８保護膜
６１９シール材
６２０液晶層
６２１保護膜
６２２電極
６２３基板
６２４隔壁
６２５電界発光層
６２６電極
６２７充填剤
９０１筐体
９０２支持台
９０３表示部
９０４スピーカー部
９０５ビデオ入力端子
９１１本体
９１２表示部
９１３受像部
９１４操作キー
９１５外部接続ポート
９１６シャッターボタン
９２１本体
９２２筐体
９２３表示部
９２４キーボード
９２５外部接続ポート
９２６ポインティングデバイス
９３１本体
９３２表示部
９３３スイッチ
９３４操作キー
９３５赤外線ポート
９４１本体
９４２筐体
９４３表示部Ａ
９４４表示部Ｂ
９４５読込部
９４６操作キー
９４７スピーカー部
９５１本体
９５２表示部
９５３アーム部
９６１本体
９６２表示部
９６３筐体
９６４外部接続ポート
９６５リモコン受信部
９６６受像部
９６７バッテリー
９６８音声入力部
９６９操作キー
９７１本体
９７２筐体
９７３表示部
９７４音声入力部
９７５音声出力部
９７６操作キー
９７７外部接続ポート
９７８アンテナ
３０３１半導体層
３０３２半導体層
３０５１ゲート電極
３０５１ゲート電極
３０５２ゲート電極
３０６１Ｎ型領域
３０６２Ｐ型領域
３０９１電極
３０９２電極
３１５１開口部
３１５２開口部

Claims

Ｘ行Ｙ列（Ｘ及びＹは自然数）の画素のそれぞれに対応して入力されるＸ×Ｙ個の画素データがＹ≦Ｋ（ＫはＹ以上の自然数）であるとき、出力データとして、前記画素データを１行目の画素に対応する画素データから各行の画素に対応する画素データ毎に順次出力し、且つ前記各行の画素に対応する画素データを出力する毎にＫ−Ｙ個のダミーデータを順次出力する機能を有するデータ調整回路と、
Ｋ個の前記画素データの記憶が可能であり、前記データ調整回路から入力される前記画素データまたは前記ダミーデータを一定期間記憶した後に出力する機能を有する第１のラインメモリと、
Ｋ個の前記画素データの記憶が可能であり、前記第１のラインメモリから入力される前記画素データまたは前記ダミーデータを一定期間記憶した後に出力する機能を有する第２のラインメモリと、
前記第１のラインメモリに記憶されたデータと前記第２のラインメモリに記憶されたデータを出力するタイミングを制御する機能を有する出力タイミング制御回路と、
前記出力タイミング制御回路を介して前記第１のラインメモリ及び前記第２のラインメモリから入力される前記画素データを一定期間記憶し、記憶した前記画素データを用いてフィルタ処理を行う機能を有する演算回路と、を有し、
各ラインメモリにおいて前記Ｋ−Ｙ個のダミーデータは前記Ｙ個の画素データより上流側に格納されることを特徴とする画像処理回路。