JP2010103556A

JP2010103556A - 回路基板、電子装置、及び回路基板の製造方法

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Publication number: JP2010103556A
Application number: JP2009298003A
Authority: JP
Inventors: Yoshihiko Imanaka; 佳彦今中; Jun Aketo; 純明渡; Rebedefu Maxym; レベデフマキシム
Original assignee: Fujitsu Ltd; National Institute of Advanced Industrial Science and Technology AIST
Current assignee: Fujitsu Ltd; National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2009-12-28
Filing date: 2009-12-28
Publication date: 2010-05-06

Abstract

【課題】特性の優れた受動素子が組み込まれた高集積密度化及び小型化が可能な回路基板及び電子装置を提供することである。
【解決手段】樹脂材料よりなるベース基板１１と、ベース基板１１表面に選択的に形成された第１電極層１２と、ベース基板１１及び第１電極層１２を覆う誘電体膜１３と、誘電体膜１３上に第１の電極層と対向するように形成された第２電極層１４などから構成され、第１電極層１２と第２電極層により誘電体膜１３を挟んでなるキャパシタ１５を形成する。誘電体膜は酸化物セラミックスの誘電体微粒子材料を用いてエアロゾルデポジション法により形成する。
【選択図】図１

Description

本発明は、回路基板上あるいは回路基板中にキャパシタや抵抗素子、インダクタなどの受動素子を有する回路基板、電子装置及び回路基板の製造方法に係り、特に回路基板を構成するベース基板又は絶縁層が樹脂材料よりなる回路基板に関する。

ユビキタス社会を目指して、パーソナルコンピュータ、携帯電話、Bluetooth（登録商標）、その他モバイル機器等の分野で、電子機器の小型化・高性能化が急速に進んでいる。このような電子機器の小型化を一層進展させるためには、実装技術のより一層の高密度化および高周波回路の集積化が必要である。このために、キャパシタ、抵抗素子、インダクタ、アンテナ、フィルター等の各種受動素子を内部に組み込んだ回路基板が使用されている。

従来から現在まで開発されている受動素子を内部に組み込んだ回路基板は３つに大別することができる。（１）シリコン基板等を用いて薄膜プロセスにより受動素子を形成する場合、（２）セラミック基板を用いて受動素子を形成する場合、（３）樹脂プリント板を用いて受動素子を形成する場合である。

（１）の薄膜プロセスにより受動素子を形成する場合は、シリコン基板や合金基板の平坦な基板上にスパッタ・メッキ法等により形成される配線層や、ポリイミド等の樹脂を塗布して形成される絶縁層を繰り返し積層することにより多層化するものである。この場合、受動素子、例えばキャパシタや抵抗素子の誘電体膜や抵抗体膜等を薄膜酸化物等により形成している。誘電体膜材料としては、ＢＴ（ＢａＴｉＯ₃）、ＢＳＴ（ＢａＳｒＴｉＯ₃）などの酸化物セラミックス材料をスパッタ法やゾルゲル法、ＣＶＤ法等で形成している（例えば、特許文献１参照）。

（２）のセラミック基板を用いて受動素子を形成する場合は、セラミック基板上に導電体膜、誘電体膜、抵抗体膜および絶縁膜の各ペーストを印刷、乾燥、焼成を繰り返し行って多層化するものである。焼成は１０００℃以上の温度において行われるため、誘電体膜は上述したバルクの誘電特性をほぼ得ることができる。

（３）の樹脂プリント板を用いて受動素子を形成する場合は、ベース基板としてＦＲ４(ガラスエポキシ材料)を用い、導電層としてはめっき法を用いたＣｕ膜、絶縁層としては、エポキシ樹脂系シート材もしくはエポキシ系ワニス樹脂材(耐熱温度：２５０℃程度)などが用いられる。絶縁層中のビアはレーザ穿孔され、ビアホールにめっき法、もしくは粉末の充填などにより形成される。キャパシタの誘電体膜は、誘電性を示すセラミック粉末に結着樹脂を混合した誘電材料をシート状もしくはパターン状にして回路基板に組み込まれる。

また、（３）の樹脂プリント板を用いる場合の他の場合としては、ベース基板上の絶縁層上に受動部品を実装し、その上から、絶縁シートを覆うことにより受動素子を部品レベルで内蔵化するという手法がある。

特開２００１−２５０８８５号公報特開２０００−３２３８４５号公報特開平１１−３２９８０３号公報

しかしながら、上記（１）の薄膜プロセスを使用する回路基板では、スパッタ法やゾルゲル法、ＣＶＤ法等のいずれの手法により誘電体膜を形成した場合であっても、基板加熱あるいはポストアニールでの温度が最低でも４００℃必要である。一方、絶縁層としてポリイミド樹脂を用いる場合、ポリイミド樹脂の耐熱温度は約４００℃であるため、回路基板の信頼性を考慮すると基板加熱等の温度を３５０℃以下にしなければならない。３５０℃の状態で基板加熱又はポストアニール等を行った場合、誘電体膜の結晶化が進行しないため、誘電特性がバルク材料に比べ大幅に劣るという問題を生ずる。例えば、ＢＴ膜ではバルク材料の比誘電率は１５００〜３０００程度であるが、この手法では２００程度しか得られない。したがって、キャパシタの静電容量が制限されてしまうという問題がある。

ベース基板に耐熱性の高い合金基板やセラミックス基板を用いて、ベース基板上に１層だけ誘電体膜を設け高温で熱処理し、その後樹脂材料よりなる絶縁層を積層する手法も提案されているが、形成することが可能な誘電体膜が１層のみでは、回路基板中に形成できる静電容量が制限されてしまうという問題がある。

上記（２）のセラミック基板を用いて受動素子を形成する回路基板については、焼成工程において１０００℃以上の高温が必要とされるため高コストであり、加えて焼成工程において絶縁膜、導電膜や受動部品の熱膨張差により短絡、断線、変形により歩留まりが低下し易いという問題もある。

上記（３）の樹脂プリント板を用いて受動素子を形成する場合は、この手法では、誘電体膜の誘電率が１００以下と低いために、回路基板中に形成可能な静電容量が限られるという問題点がある。

さらに、上記（３）の樹脂プリント板を用いて受動素子を形成する他の例としては、この手法では受動素子を組み込むためのキャビティを形成し、キャビティの中に受動素子を実装するために工程が煩雑になると共に、受動素子と配線間の接続に関する高い信頼性を確保することが困難である。また、受動素子が故障した場合に交換等の修復が困難であるという問題点がある。また、絶縁膜等にキャビティを形成しなければならず構造が複雑になり、さらに、回路基板の上層部で層の平坦化を確保し難く、積層する層数が制限されるという問題点がある。

そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、受動素子を組み込んだ回路基板において、特性の優れた受動素子が組み込まれた高集積密度化及び小型化が可能な回路基板を提供することである。また、他の目的は、低コストかつ容易な回路基板の製造方法を提供することである。

本発明の一観点によれば、当該回路基板中または回路基板上に受動素子及び配線を有する回路基板であって、前記受動素子又は配線がエアロゾルデポジション法により形成されてなる回路基板が提供される。

ここで、エアロゾルデポジション法は、本発明において、微粒子材料をキャリアガスによりエアロゾル化させ、ノズルより噴出させて高速で基板に吹き付け、微粒子材料を基材上に堆積させる方法である。

本発明によれば、回路基板中、例えば多層積層基板の積層された絶縁層間、または回路基板表面に設けられた受動素子又は配線が微粒子材料を用いたエアロゾルデポジション法により形成されることにより、微粒子材料が基板に堆積する際に微粒子同士の衝突により微粒子の最表面のみが衝撃を受け活性化し、その結果微粒子が相互に結合するので、常温において、微粒子材料が有する誘電特性、導電性等の特性が保持され、優れた特性を有する受動素子又は配線を形成することができる。また、受動素子及び配線の下地を損傷することがないので、本発明の回路基板は高い信頼性を有する。さらに、常温において受動素子を形成することができるので、多層化が容易であり、したがって、回路基板中に多数の受動素子を形成することができる。その結果、本発明の回路基板は表面に形成する受動素子を低減することができ、能動素子を近接して配置することができるので小型化を図ることができる。なお本発明において常温は３００℃以下を意味する。

ベース基板と、該ベース基板上に絶縁層を積層されてなり、前記ベース基板及び絶縁層のうち少なくともいずれかが樹脂材料よりなる。エアロゾルデポジション法では高温プロセスを必須としないので、回路基板のベース基板、絶縁層に樹脂材料を用いる。したがって、多層化が容易であるので、受動素子の高密度化を図ることができる。

前記微粒子材料はアルミニウム系化合物または鉛系化合物が添加もしくは被覆されてもよい。かかる微粒子材料を用いた場合、厚膜の緻密な膜状形成体を得ることができる。アルミニウム系化合物または鉛系化合物が微粒子材料の結着剤の働きをすると推察される。

本発明の他の観点によれば、上記いずれかの回路基板と、電子部品とを備えた電子装置が提供される。

本発明によれば、上記の回路基板は受動素子を高密度に内蔵可能であるので、回路基板表面にＬＳＩ等の電子部品を高集積化して搭載することができる。したがって、本発明の電子装置は、電子部品間の距離が短くなるので伝送時間を短縮することができ、高速動作が可能となる。

本発明のその他の観点によれば、回路基板中または回路基板上に誘電体膜、抵抗体膜、及び導電体膜のうちいずれか１つを有する受動素子または配線を備えた回路基板の製造方法であって、エアロゾル化した微粒子材料をキャリアガスと共に所定の速度で噴射して、前記誘電体膜、抵抗体膜、及び導電体膜のうち少なくとも１つを形成する成膜工程を備えることを特徴とする回路基板の製造方法が提供される。

本発明によれば、微粒子材料に誘電体材料、抵抗体材料、導電体材料を用いて所定の速度で基体に噴射することにより、それぞれ、誘電体膜、抵抗体膜、導電体膜を微粒子材料の特性を損なうことなく形成することができる。かかる成膜工程は常温において行われるので、高温プロセスが必要な従来の成膜工程と比較して、容易で低コストである。さらに微粒子材料が基体に衝突する際に、基体が軟化あるいは溶融等することがないので熱変形などの問題がない。したがって、回路基板および内蔵される素子の設計が容易となる。

以上詳述したところから明らかなように、本発明によれば、ＡＤ法により微粒子材料を用いて常温において誘電体膜、抵抗体膜、及び導電体膜を形成することにより、特性の優れた受動素子を回路基板中あるいは回路基板表面に形成することができ、高集積密度化及び小型化が可能な回路基板を実現することができる。また、常温において所望の特性が得られるので低コストかつ容易な回路基板の製造方法を実現することができる。

本発明の第１の実施の形態に係る回路基板の要部断面図である。ＡＤ法を用いた成膜装置の概略構成図である。ＡＤ法により樹脂基板上に誘電体膜を形成した断面ＴＥＭ写真である。本発明の第２の実施の形態に係る回路基板の要部断面図である。本発明の第３の実施の形態に係る回路基板の要部を示す分解斜視図である。第３の実施の形態に係る回路基板の要部断面図である。本発明の第１実施例に係る回路基板を備えた電子装置の要部断面図である。（Ａ）〜（Ｄ）は第１実施例に係る回路基板の製造工程（その１）を示す図である。（Ｅ）〜（Ｈ）は第１実施例に係る回路基板の製造工程（その２）を示す図である。本発明の第５実施例に係る回路基板を備えた電子装置の要部断面図である。本発明の第６実施例に係る回路基板を備えた電子装置の要部断面図である。（Ａ）〜（Ｃ）は第６実施例に係る回路基板の製造工程の一部を示す図である。本発明の第８実施例に係る回路基板を備えた電子装置の要部断面図である。本発明の第１１実施例に係る回路基板を備えた電子装置の要部断面図である。本発明によらない第１比較例に係る回路基板を備えた電子装置の要部断面図である。本発明によらない第２比較例に係る回路基板を備えた電子装置の要部断面図である。実施例及び比較例に係る回路基板に形成された誘電体膜の特性を示す図である。実施例及び比較例に係る回路基板に形成された抵抗体膜の特性を示す図である。受動部品の実装例を示す図である。

以下、本実施の形態を説明すると共に、本発明に用いられるエアロゾルデポジション法（以下「ＡＤ法」と称する。）を用いた成膜装置の説明をする。

（第１の実施の形態）
図１は、本発明の実施の形態に係る回路基板の要部断面図である。図１を参照するに、本発明に係る回路基板１０は、ベース基板１１と、ベース基板１１表面に選択的に形成された第１電極層１２と、ベース基板１１及び第１電極層１２を覆う誘電体膜１３と、誘電体膜１３上に第１の電極層と対向するように形成された第２電極層１４などから構成され、第１電極層１２と第２電極層により誘電体膜１３を挟んでなるキャパシタ１５が形成されている。

ベース基板１１には、エポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂、フッ素系共重合体及びファイバガラス、テフロン（登録商標）等の樹脂材料を用いることができる。もちろん、ベース基板１１と第１電極層１２との間に絶縁層を設けることにより、ベース基板１１にはＦｅ、Ｎｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ等を含む合金よりなる金属材料も用いることができる。もちろんセラミックス基板でもよい。

また、本実施の形態において、ベース基板１１の替わりに絶縁層であってもよく、絶縁層としては、エポキシ樹脂系絶縁層、ポリイミド樹脂系絶縁層等の有機または無機の絶縁層を用いることができる。

本実施の形態の特徴の一つは誘電体膜１３をＡＤ法を用いて形成することにある。誘電体膜１３の材料であるＡｌ₂Ｏ₃、ＴｉＯ₂等を成膜することができ、優れた誘電特性を損なうことなく、特に従来は高温での熱処理が必要であったペロブスカイト構造を有する酸化物セラミックス材料について、高温での熱処理を行わなくとも常温において優れた誘電特性を発現させ、その結果、樹脂材料よりなるベース基板１１や絶縁層を有する回路基板に適用可能とし、キャパシタ１５を内蔵する回路基板に用いる材料の選択の幅、及び適用可能な用途の幅を著しく拡大するものである。本発明は携帯電話機等の携帯端末におけるコンパクト化の強いニーズに応えることが可能なものである。

図２は、ＡＤ法を用いた成膜装置の概略構成図である。図２を参照するに、ＡＤ膜形成装置２０は、大略、微粒子材料をエアロゾル化するエアロゾル発生器２１と、エアロゾル化された微粒子のＡＤ膜材料を噴射して基板上にＡＤ膜を形成する成膜室２２などから構成されている。

エアロゾル発生器２１には、ガスボンベ２３及びマスフローコントローラ２４が配管を介して接続されている。ガスボンベ２３に充填された高圧のアルゴン等のキャリアガスをマスフローコントローラ２４において制御する。エアロゾル発生器２１の容器２６内での微粒子の発塵量や成膜室２２におけるエアロゾル化された微粒子の噴出量を制御することができる。キャリアガスは、アルゴンガスの他、ヘリウム、ネオン、窒素の不活性ガスを用いることができる。なお、微粒子材料としてペロブスカイト構造を有する酸化物セラミックスを用いる場合は、キャリアガスは酸化性のガス、例えば酸素や空気を用いてもよい。成膜の際に酸化物セラミックス微粒子材料の酸素欠損を補うことができる。

また、エアロゾル発生器２１には、超音波振動や電磁振動、機械的振動により微粒子を一次粒子化する振動機２８が設けられている。一次粒子化により緻密かつ均一なＡＤ膜を形成することができる。

成膜室２２には、エアロゾル発生器２１から配管２９を介して接続されたノズル３０と、ノズル３０と対向して基板１１を保持する基板保持台３１が設けられ、さらに、基板の位置を制御するＸＹＺステージ３２が基板保持台３１に連結されている。また、成膜室２２内の圧力を低圧とするためのメカニカルブースタ３４とロータリポンプ３５が接続されている。

膜形成材料となる平均粒径が１０ｎｍ〜１μｍの微粒子をエアロゾル発生器２１に充填して、ガスボンベ２３から、例えば１９．６Ｐａ〜４９Ｐａ（２〜５ｋｇ／ｃｍ²）の圧力のアルゴンガスをキャリアガスとして成膜室２２に供給し振動機２８により加振して、微粒子をエアロゾル化する。エアロゾル化された微粒子はキャリアガス共に、エアロゾル発生器２１の容器２６内の圧力より低圧に設定されている成膜室２２に配管２９を通じて搬送される。成膜室２２においてノズル３０からキャリアガスと共に微粒子が例えば３０ｇ／時間の割合で噴射され、ジェット流となって微粒子が図１に示す基板１１及び第１電極層１２上に堆積し誘電体膜１３が形成される。噴射速度は、ノズル３０の形状、導入されるキャリアガスの圧力及びエアロゾル発生器２１内と成膜室２２内との圧力差により制御することができ、３ｍ／秒〜４００ｍ／秒（好ましくは２００ｍ／秒〜４００ｍ／秒）の範囲に設定される。この範囲に噴射速度を設定することにより、基板１１及び第１電極層１２との密着強度が高い誘電体膜１３を形成することができる。微粒子が基板１１及び第１電極層１２との衝突の際に、樹脂材料よりなる基板１１の表面の汚染層や水分を除去し、また、導電材料よりなる第１電極層１２の汚染層や酸化物層を除去して表面を活性化する。また、微粒子自体の表面も微粒子相互の衝突により同様に活性化される。その結果、微粒子が基板１１及び第１電極層１２の表面に結合し、さらに微粒子同士が結合するので付着強度が高く緻密な誘電体膜１３が形成される。なお、噴射速度が４００ｍ／秒より大となると基板１１に損傷を与えるおそれがあり、３ｍ／秒より小さいと十分な付着強度を確保することができない。

また、ＡＤ法による成膜の際、又は成膜後に誘電体膜を加熱する必要がない。微粒子材料は、基板に堆積する際に微粒子最表面のみが衝突により衝撃を受けて活性化され、微粒子内部には影響が及ばないため、微粒子の有する結晶性が堆積された誘電体膜においても保持されるためであると推察される。

ＡＤ法を用いて誘電体膜１３を形成することができる微粒子材料としては、例えばＴｉＯ₂、ＭｇＯ、ＳｉＯ₂、ＡｌＮ、Ａｌ₂Ｏ₃などの酸化物セラミックスが挙げられ、さらに、ペロブスカイト構造を有する酸化物セラミックス、例えば、Ｐｂ系のＰｂＴｉＯ₃、ＰｂＺｒＯ₃、Ｐｂ（Ｚｒ_1-xＴｉ_x）O₃（０≦ｘ≦１）の一般式で示されるＰＺＴ、（Ｐｂ_1-yＬａ_y）（Ｚｒ_1-xＴｉ_x）O₃（０≦ｘ、ｙ≦１）の一般式で示されるＰＬＺＴ、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃、Ｐｂ（Ｎｉ_1/3Ｎｂ_2/3）Ｏ₃、Ｐｂ（Ｚｎ_1/3Ｎｂ_2/3）Ｏ₃、Ｂａ系のＢａＴｉＯ₃、ＢａＴｉ₄Ｏ₉、Ｂａ₂Ｔｉ₉Ｏ₂₀、Ｂａ（Ｚｎ_1/3Ｔａ_2/3）Ｏ₃、Ｂａ（Ｚｎ_1/3Ｎｂ_2/3）Ｏ₃、Ｂａ(Ｍｇ_1/3Ｔａ_2/3）Ｏ₃、Ｂａ（Ｍｇ_1/3Ｔａ_2/3）Ｏ₃、Ｂａ（Ｃｏ_1/3Ｔａ_2/3）Ｏ₃、Ｂａ（Ｃｏ_1/3Ｎｂ_2/3）Ｏ₃、Ｂａ（Ｎｉ_1/3Ｔａ_2/3）Ｏ₃、Ｂａ（Ｚｒ_1-xＴｉ_x）Ｏ₃、（Ｂａ_1-xＳｒ_x）ＴｉＯ₃、その他、ＺｒＳｎＴｉＯ₄、ＣａＴｉＯ₃、ＭｇＴｉＯ₃、ＳｒＴｉＯ₃が挙げられる。

さらに微粒子材料には上述した材料からなる微粒子にアルミニウム系化合物または鉛系化合物よりなる微粒子結合剤を添加、あるいは微粒子に被覆してもよい。本願発明者の検討によれば、上述した微粒子材料のみによって誘電体膜１３を形成するよりも、微粒子結合剤を用いることにより、厚膜、特に５μｍ〜１ｍｍの範囲で緻密な誘電体膜１３を形成することができることが確認されている。微粒子結合剤の添加量あるいは被覆量は、主剤となる誘電体材料の重量と微粒子結合剤の重量を加えた重量を基準（１００質量部）として、０．１質量％〜５０質量％（さらに好ましくは０．１質量％〜２０質量％）に設定されることが好ましい。

アルミニウム系化合物としては、Ａｌ₂Ｏ₃、ＬｉＡｌＯ₂、ＭｇＡｌ₂Ｏ₄、ＣａＡｌ₂Ｏ₄、ＳｒＡｌ₂Ｏ₄、ＢａＡｌ₂Ｏ₄、Ｙ₃Ａｌ₅Ｏ₁₂、ＡｌＮ、Ａｌ₂Ｏ₃・ｎＨ₂Ｏ、ベーマイト（γ−ＡｌＯＯＨ）、水酸化アルミニウム（Ａｌ（ＯＨ）₃）、アルミニウムアルコキシド（Ａｌ（ＯＲ）₃（Ｒ：アルキル基））、ムライト(３Ａｌ₂Ｏ₃・２ＳｉＯ₂）、スピネル(ＭｇＯ・Ａｌ₂Ｏ₃)、コージエライト（２Ａｌ₂Ｏ₃・２ＭｇＯ・５ＳｉＯ₂）、アノーサイト(ＣａＯ・Ａｌ₂Ｏ₃・２ＳｉO₂)、ゲーレナイト(２ＣａＯ・Ａｌ₂Ｏ₃・ＳｉＯ₂)等が挙げられる。これらのアルミニウム化合物のうち、Ａｌ₂Ｏ₃、ベーマイト（γ−ＡｌＯＯＨ）、水酸化アルミニウム（Ａｌ（ＯＨ）₃）、アルミニウムアルコキシド（Ａｌ（ＯＲ）₃（Ｒ：アルキル基））が好適である。

鉛系化合物としては、Ｐｂ₂ＦｅＮｂＯ_６、Ｐｂ₂ＦｅＴａＯ_６、Ｐｂ₂ＹｂＮｂＯ_６、Ｐｂ₂ＹｂＴＯ_６、Ｐｂ₂ＬｕＮｂＯ_６、Ｐｂ₂ＬｕＴａＯ、Ｐｂ₃ＮｉＮｂ₂Ｏ_９、Ｐｂ₃ＮｉＴａ₂Ｏ_９、Ｐｂ₃ＺｎＮｂ₂Ｏ_９、Ｐｂ₃Ｆｅ₂ＷＯ_９、Ｐｂ₂ＣｄＷＯ_６、ＰｂＴｉＯ₃、ＰｂＺｒＯ₃、ＰｂＳｎＯ₃、ＰｂＨｆＯ₃、ＰｂＯ等が挙げられる。

また、微粒子の平均粒径は、１０ｎｍ〜１μｍの範囲に設定される。１０ｎｍより小さいと基板への密着強度が不足し、１μｍより大きいと連続膜が形成しにくくなり脆弱な膜になってしまう。

図３は、ＡＤ法により樹脂基板上に誘電体膜を形成した断面ＴＥＭ写真である。図３を参照するに、誘電体膜は、ＴｉＯ₂誘電体材料に２質量％のアルミニウムアルコキシドを被覆した微粒子を、２００ｍ／ｓの噴射速度の条件によりガラスエポキシ系ＦＲ−４の樹脂基板上に形成したものである。樹脂基板と誘電体膜との界面において、境界領域の厚さが５０ｎｍ程度であり、微粒子が樹脂基板表面から奥に侵入して樹脂基板に損傷を与えるといった問題がない。さらに、境界面のうねり（山谷高さ）が約１００ｎｍとなっている。したがって、微粒子が樹脂基板に過度の衝撃を与えず、また衝撃による熱の発生も次式板表面に影響を与える程ではないことが分かる。本願発明者は誘電体膜を金属材料及びセラミック材料よりなる導電体膜上に形成した場合もほぼ同等かそれ以下の境界面のうねりが形成されていることを確認している。本実施の形態に係る回路基板を高周波領域において使用する場合、導電体膜表面のうねりが小であるため、高周波における表皮効果による損失を低減することができる。

本願発明者の種々の検討の結果、基板と誘電体膜との境界面のうねりは５ｎｍ〜１μｍの範囲に設定することが好ましく、特に、５ｎｍ〜５００ｎｍの範囲に設定することが好ましい。

本実施の形態によれば、樹脂材料よりなるベース基板又は絶縁層表面、及び導電材料よりなる第１電極層上に、下地に損傷を与えず常温において酸化物セラミックス材料よりなる微粒子材料を用いて誘電体膜を形成することができる。

（第２の実施の形態）
図４は、本実施の形態に係る回路基板の要部断面図である。図４を参照するに、本発明に係る回路基板４０は、絶縁層４１と、絶縁層４１表面に選択的に形成された配線層４２Ａ，４２Ｂと、配線層４２Ａ，４２Ｂ間に形成された抵抗体膜４３などから構成され、抵抗体膜４３により抵抗素子４４が形成されている。

上記抵抗体膜４３はＡＤ法により形成される。本実施の形態の特徴は、抵抗体材料である酸化ルテニウム（ＲｕＯ₂）等の微粒子材料を使用してＡＤ法を用いて形成することにより、１０００℃以上での焼結等の高温プロセスを必要としない酸化物セラミックスの抵抗体膜を形成できることである。高温プロセスを必要としないので寸法精度の良好な、すなわち抵抗値の精度の高い抵抗素子を形成できる。

ＡＤ法を用いて抵抗体膜４３を形成することができる微粒子材料としては、酸化ルテニウム（ＲｕＯ₂）、酸化レニウム（ＲｅＯ₂）、酸化イリジウム（ＩｒＯ₂）などの酸化物セラミックスの他、ペロブスカイト構造を有する酸化物セラミックス、例えばＳｒＶＯ₃、ＣａＶＯ₃、ＬａＴｉＯ₃、ＳｒＭｏＯ₃、ＣａＭｏＯ₃、ＳｒＣｒＯ₃、ＣａＣｒＯ₃、ＬａＶＯ₃、ＧｄＶＯ₃、ＳｒＭｎＯ₃、ＣａＭｎＯ₃、ＮｉＣｒＯ₃、ＢｉＣｒＯ₃、ＬａＣｒＯ₃、ＬｎＣｒＯ₃、ＳｒＲｕＯ₃、ＣａＲｕＯ₃、ＳｒＦｅＯ₃、ＢａＲｕＯ₃、ＬａＭｎＯ₃、ＬｎＭｎＯ₃、ＬａＦｅＯ₃、ＬｎＦｅＯ₃、ＬａＣｏＯ₃、ＬａＲｈＯ₃、ＬａＮｉＯ₃、ＰｂＲｕＯ₃、Ｂｉ₂Ｒｕ₂Ｏ₇、ＬａＴａＯ₃、ＢｉＲｕＯ₃等、さらに、ＬａＢ₆が挙げられる。なお、第１の実施の形態と同様に、微粒子材料にアルミニウム化合物又は鉛系化合物を添加してもよく、あるいは被覆してもよい。膜厚が５μｍ〜１ｍｍの厚膜を形成する場合に緻密な抵抗体膜を得ることができる。

（第３の実施の形態）
図５は、本実施の形態に係る回路基板の回路基板の要部を示す分解斜視図、図６は、本実施例の要部断面図である。図５及び図６を参照するに、本発明に係る回路基板４４は、積層された絶縁層４５Ａ〜４５Ｄと、絶縁層４５Ａ上に形成された導電体膜４６と、絶縁層４５Ｃ中に選択的に形成され螺旋状パターンを有し導電材料よりなるインダクタ素子４８と、導電体膜４６とインダクタ素子４８、またはインダクタ素子４８と更に他の導電体膜（図示せず）とを電気的に接続する配線層４７Ｂ，４７Ｄなどから構成されている。

絶縁層４５Ａ〜４５Ｄは、第１及び第２の実施の形態と同様に、エポキシ樹脂系絶縁層、ポリイミド樹脂系絶縁層等の有機または無機の絶縁層よりに構成される。

インダクタ素子４８は、厚さ２００ｎｍのＣｕからなる導電材料により構成されている。具体的には、インダクタ素子４８は、厚さ５０ｎｍ〜５０μｍ、線幅５μｍ〜５００μｍ、大きさ４００００μｍ^２から１ｍｍ^２に設定される。

本実施の形態の特徴の一つは、インダクタ素子４８及び導電体膜４６がＡＤ法により形成されていることである。ＡＤ法に用いることができる導電材料としては、Ｃｕの他、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ａｌ又はこれらの元素からなる合金を含む金属材料が挙げられる。また、かかる導電材料の微粒子の平均粒径は１０ｎｍ〜１μｍに設定され、さらになお、第１の実施の形態と同様に、微粒子材料にアルミニウム化合物又は鉛系化合物を添加してもよく、あるいは被覆してもよい。また、キャリアガスとしては、アルゴンガス、ヘリウムガス、ネオンガス、窒素ガスなどの不活性ガス、または不活性ガスに水素を添加した混合ガスなどの還元性ガスを用いてもよい。微粒子材料の酸化を防止し、堆積された導電体膜４６の比抵抗の増加を防止することができる。

インダクタ素子４８は絶縁層４５Ｂ上に形成したレジスト膜をパターニングして、第１の実施の形態と同様にしてＡＤ法により上記導電材料の微粒子を堆積させ、次いでレジストをリフトオフして形成される。また、導電体膜４６は、絶縁層全体を覆うように、または選択的に形成される。

本実施の形態によれば、インダクタ素子４８及び導電体膜４６をＡＤ法によりめっき法のような多工程からなる複雑な工程を経ずとも、容易に形成することができる。特に、数μｍの膜厚では、ＡＤ法では成膜速度は５μｍ／秒〜５０μｍ／秒であるのでスパッタ法よりプロセス時間が短く、工程時間短縮化を図ることができる。

なお、螺旋状のインダクタ素子１９であるスパイラルインダクタ素子以外には、メアンダインダクタ素子なども用いることができる。また、第１の実施の形態において説明した、アルミニウム化合物又は鉛系化合物を微粒子に被覆してもよい。誘電体膜の場合と同様に厚膜化することができる。

なお、第１〜第３の実施の形態において説明した、誘電体膜、抵抗体膜、及び導電体膜を用いることにより、フィルター、アンテナ等の受動素子を形成することができる。

以下、図面に基づいて本発明に係る実施例を説明する。

［第１実施例］
図７は、本実施例に係る回路基板を備えた電子装置の概略構成を示す断面図である。図７を参照するに、回路基板５０Ａは、スルーホール５２Ａ及び導電体層５２Ｂが形成された両面銅張り板ＦＲ−４基板よりなるベース基板５１と、ベース基板５１の一方の主面上に形成された絶縁層５３−１〜５３−４と、絶縁層５３−１〜５３−４間に配置された誘電体膜５４−１〜５４−３を下側電極層５６−１〜５６−３と上側電極層５８−１〜５８−３により挟んで形成されたキャパシタ５７−１〜５７−３と、ベース基板５１の他方の主面上に形成された、第１電極層６６／誘電体膜６４／第２電極層６８／誘電体膜６４が交互に繰り返されて形成されたキャパシタ６７と、回路基板５０Ａの表面に形成された抵抗体膜６１を有する抵抗素子６２などから構成され、電子装置５０は回路基板５０Ａと、回路基板５０Ａの表面に搭載されたＬＳＩ７０とから構成されている。

本実施例に係る回路基板を備えた電子装置５０では誘電体膜５４−１〜５４−３、６４と抵抗体膜６１がＡＤ法により形成されていることに主な特徴がある。

図８（Ａ）〜図９（Ｈ）は、本実施例にかかる回路基板の製造工程を示す図である。

図８（Ａ）の工程では、ベース基板５１として両面銅張り板ＦＲ−４基板を用意した。

次いで図８（Ｂ）の工程では、ベース基板５１の両面に、絶縁層５３−１、６３−１としてのエポキシ樹脂シート（味の素社製ＡＢＦ−ＳＨ−９Ｋ（厚さ５０μm））を接着した。

次いで図８（Ｃ）の工程では、図８（Ｂ）の構造体の一方の面に、膜厚４０μｍのデスミア保護膜（ニチゴー・モートン社製ＮＩＴ２１５）を使用して、密着ロール温度１０５℃、線圧４ｋｇ／ｃｍにて絶縁層５３−１表面にラミネートし、全面を覆うデスミア保護膜（図示せず）を得た。

図８（Ｃ）の工程ではさらに、デスミア保護膜を介して絶縁層５３−１表面にＵＶ−ＹＡＧレーザを使用して３ｍＷのエネルギーで照射し，直径約５０μｍのビアホールを得た。次いで基板を酸素プラズマ装置にかけ、酸素圧力０．１５ｍＰａにて、５００Ｗの出力で５分間処理し、次いで、ＴＭＡＨ５％溶液に浸漬しデスミア保護膜を剥離し、水洗乾燥してビアホール７３を得た。断面観察と表面ＳＥＭ観察により、ビアホール７３は底部残渣が除去されていること、絶縁層５３−１表面は成膜当初と同等の表面状態であり凹凸が増大していないことを確認した。

図８（Ｃ）の工程ではさらに、ビアホール７３が形成された絶縁層５３−１の表面を覆うように無電解めっき法よりなるＣｕ膜のめっきシード層７４を形成し、さらにめっきシード層７４表面に膜厚４０μｍのドライフィルムレジスト（ニチゴー・モートン社製ＮＩＴ２１５）をレジスト膜７５として使用し，密着ロール温度１０５℃、線圧４ｋｇ／ｃｍにてラミネートした。次いで配線パターンを全波長使用の平行光紫外線を用いて露光し、炭酸ナトリウム１ｗｔ%水溶液を用いてスプレー法により現像し、配線パターンが形成されたレジスト膜７５を得た。

次いで図８（Ｄ）の工程では、電解めっき法により下側電極層５６−１を形成した。次いで、レジスト膜７５を剥離後、下側電極層５６−１以外のめっきシード層の部分をパネルエッチングにより除去した。エッチング液としては過酸化水素水と硫酸の混合液を用いた。

次いで図９（Ｅ）の工程では、図８（Ｄ）の構造体の表面を覆うように、ＡＤ法により、アルミニウムアルコキシドの一種であるアルミニウムイソプロポキシドにより表面処理を行い、さらに大気中において１０００℃で焼成し得られたＡｌ₂Ｏ₃膜を被覆（以下、「アルミナコート処理」と称する。）した平均粒径０．３μmのＴｉＯ₂微粒子材料（テイカ社製）を用いて６分間成膜し、厚さ１０μmのＡｌ₂Ｏ₃含有ＴｉＯ₂膜５４−１を形成した。ＴｉＯ₂微粒子材料とＡｌ₂Ｏ₃膜の質量比を９５：５とした。

次いで図９（Ｆ）の工程では、ＴｉＯ₂膜５４−１の表面を覆うようにめっきシード層７６を形成した後、表面に膜厚４０μｍのドライフィルムレジスト（ニチゴー・モートン社製ＮＩＴ２１５）を使用し，密着ロール温度１０５℃、線圧４ｋｇ／ｃｍにてラミネートし、レジスト膜７８を形成した。次いで配線パターンを全波長使用の平行光紫外線を用いて露光し、炭酸ナトリウム１ｗｔ%水溶液を用いてスプレー法により現像し、配線パターンが形成されたレジスト膜７８を得た。

次いで図９（Ｇ）の工程では、電解めっき法にてＣｕ膜の上側電極層５８−１を形成した。次いでレジスト膜７８を剥離後、めっきシード層７６をパネルエッチングにより除去した（図中、上側電極層５８−１下部のめっきシード層７６を省略する）。

次いで図９（Ｈ）の工程では、図９（Ｇ）の構造体の表面に絶縁層５３−２としてのエポキシ樹脂シート（味の素社製ＡＢＦ−ＳＨ−９Ｋ（厚さ５０μm））を接着した。

図７に戻り、同様のプロセスにて絶縁層５３−１〜５３−４と誘電体膜５４−１１〜５４−３とがそれぞれ交互に積層された多層構造を形成した。なお、各下側及び上側電極層５６，５８間にはビアなどの配線５９が形成されている。

また、ベース基板５１の他方の主面上に形成された絶縁層６３−１上に、無電解めっき法によるめっきシード層（図示せず）と電解メッキ法による第１電極層６６を形成した。次いで第１電極層６６上に、上記誘電体膜５４−１と同様の微粒子材料を用いてＡＤ法により膜厚３μｍの誘電体膜６４形成した。次いで第１電極層と同様にして第２電極層６８を形成し、さらに誘電体膜６４を形成した。さらに第１電極層６６／誘電体膜５４−１／第２電極層６８／誘電体膜５４−１／第１電極層６６を形成し、第１電極層６６同士、または第２電極層６８同士を接続するビア６９Ａ、６９Ｂを形成し大容量のキャパシタ６７を形成した。

さらに回路基板５０Ａの表面にドライフィルムレジストをレジスト膜としてラミネートした後、抵抗パターンを露光・現像してパターニングして、ＡＤ法により平均粒径０．０１μmのＲｕＯ₂粉末（高純度化学研究所社製）を用いて３０分間成膜し、電極６０間に厚さ５０μmの抵抗体膜６１を形成した。次いでレジスト膜を剥離し抵抗素子６２を形成した。

さらに、回路基板５０Ａの表面には電極７９を形成する。次いで真空積層プレスにより回路基板５０Ａの構造体全体を一体化・貼り合わせた。具体的には６０Ｔｏｒｒ以下の圧力で、温度１８０℃の状態で７０分間に亘り線圧３０ｋｇ／ｃｍの条件を用いた。これを断面観察により確認したところ良好な多層からなる回路基板を得た。さらに、表面のオーバーコート層をスクリーン印刷とフォトリソ法を併用して形成した。次いで、回路基板５０Ａの表面にＬＳＩ７０等の電子部品を半田付けした。以上により、図７に示す第１実施例に係る回路基板及び電子装置が形成された。

本実施例によれば、キャパシタ５７−１〜５７−３、６７を絶縁層間に形成することにより多層化が容易であり、また、大容量のキャパシタを形成することができる。したがって、回路基板５０Ａの表面に実装されるキャパシタの数を低減し、ＬＳＩ７０等の能動素子の実装可能な数を増加すると共に回路基板を小型化することができる。ひいては、能動素子間を近接することにより電子装置の動作速度の高速化することができる。

［第２実施例］
本実施例は、第１実施例の誘電体膜５４−１〜５４−３、６４を、アルミナコート処理を行った平均粒径０．１μmのＢａＴｉＯ₃微粒子材料（堺化学社製）を用いて、ＡＤ法により６分間成膜し、厚さ１０μmのＡｌ₂Ｏ₃含有ＢａＴｉＯ₃膜を形成した以外は同様である。

［第３実施例］
本実施例は、第１実施例の誘電体膜５４−１〜５４−３、６４を、平均粒径０．２μmのＡｌ₂Ｏ₃微粒子材料（高純度化学研究所社製）を用いて、ＡＤ法により６分間成膜し、厚さ１０μmのＡｌ₂Ｏ₃膜５４−１を形成した以外は同様である。

［第４実施例］
本実施例は、第１実施例の誘電体膜５４−１〜５４−３、６４を、平均粒径０．３μmのＴｉＯ₂微粒子材料（テイカ社製）を用いて、ＡＤ法により６分間成膜し、厚さ１０μmのＴｉＯ₂膜５４−１を形成した以外は同様である。

［第５実施例］
本実施例に係る回路基板は、樹脂材料よりなる絶縁層を積層したベース基板中にキャパシタを有し、キャパシタがＡＤ法を用いて形成された誘電体膜よりなり、回路基板表面の抵抗素子がＡＤ法を用いて形成された抵抗体膜を有するものである。

図１０は、本実施例に係る回路基板を備えた電子装置８０の概略構成を示す断面図である。図１０を参照するに、回路基板８０Ａは、キャパシタ８７が形成された絶縁層８１−１〜８１−４とプリプレグ８５−１〜８５−４が交互に積層され、スルーホール８６によりキャパシタ８７が並列に接続されたベース基板８０Ｂと、ベース基板８０Ｂ上に形成された絶縁層５３−１〜５３−４と、回路基板８０Ａ表面に形成された抵抗素子９２などから構成されている。さらに電子装置８０は回路基板８０Ａと、回路基板８０Ａの表面に搭載されたＬＳＩ７０とから構成されている。

キャパシタ８７は、絶縁層８１−１〜８１−４上に選択的に形成された下側電極層８２−１〜８２−４と、絶縁層８１−１〜８１−４及び下側電極層８２−１〜８２−４を覆う誘電体膜８３−１〜８３−４と、誘電体膜８３−１〜８３−４上に下側電極層８２−１〜８２−４に対向して形成された上側電極層８４−１〜８４−４とから構成されている。また、抵抗素子９２は抵抗体膜９３と、抵抗体膜９３の両端に形成された電極６０とから構成されている。

以下、回路基板８０Ａの製造方法を説明する。まず、絶縁層８１及び下側電極層８２用の導電層が形成された片面銅張り板ＦＲ−４基板を用意し、基板表面の銅膜をエッチングして下側電極層８２を形成した。

次いで、アルミナコート処理を行った平均粒径０．３μmのＢａＴｉＯ₃粉末（堺化学社製）を用いて、ＡＤ法により６分間成膜し、絶縁層８１及び下側電極層８２を覆う厚さ１０μmのＡｌ₂Ｏ₃含有ＢａＴｉＯ₃膜８３を形成した。

次いで、誘電体膜８３上に第１実施例において説明した方法と同様の方法で下側電極層８２に対向する上側電極層８４を形成した。以上によりキャパシタ８７が形成された。

キャパシタ８７が形成された絶縁層８１を４枚用意し、絶縁層８１間にプレプリグ８５を配置し、加熱温度８０℃、線圧４ｋｇ／ｃｍにてラミネートして密着させ、ドリル穿孔および電気めっき法等によりスルーホールを形成した。以上により大容量のキャパシタ８７を内蔵するビルドアップ基板用のベース基板が形成された。

次いで、ベース基板の両側に絶縁層５３−１〜５３−４としてのエポキシ樹脂シート（味の素社製ＡＢＦ−ＳＨ−９Ｋ（厚さ５０μm））を接着し、配線８９〜９１及び回路基板８０Ａ表面に電極７９を形成した。次いで、回路基板８０Ａの表面にＬＳＩ７０等の電子部品を半田付けした。以上により、図１０に示す本実施例に係る回路基板８０Ａを備えた電子装置８０が形成された。

本実施例によれば、ベース基板８０Ｂ中に大容量のキャパシタを形成することができる。また、ベース基板８０Ｂ上にもキャパシタを形成することができるので、第１〜第４実施例と比較して、回路基板の単位面積当たりの静電容量、いわゆる静電容量密度を増加することができる。さらに、第１〜第４実施例と比較して、ベース基板８０Ｂ上に形成される配線の自由度を高めることができる。

［第６実施例］
本実施例に係る回路基板は、ポリイミド樹脂からなる絶縁層が積層されたフレキシブル基板に係るものであり、絶縁層間に形成されたキャパシタがＡＤ法により形成された誘電体膜を有し、回路基板表面に形成された抵抗素子がＡＤ法により形成された抵抗体膜を有するものである。

図１１は、本実施例に係る回路基板を備えた電子装置１００の概略構成を示す断面図である。図１１を参照するに、回路基板１００Ａは、ポリイミド樹脂よりなる絶縁層１０１−１〜１０１−４間あるいは絶縁層１１１−１〜１１１−２間に形成されたキャパシタ１０５、１１５と、回路基板１００Ａ表面に形成された抵抗素子１０８などから構成されている。電子装置１００は回路基板１００Ａと、回路基板１００Ａの表面に搭載されたＬＳＩ７０などから構成されている。

キャパシタ１０５は、絶縁層１０１−１〜１０１−３を覆うようにまたは選択的に形成された下側電極層１０２−１〜１０２−３と、絶縁層１０１−１〜１０１−３及び下側電極層１０２−１〜１０２−３を覆う誘電体膜１０３−１〜１０３−３と、誘電体膜上に選択的に形成された上側電極層１０４−１〜１０４−３より構成され、ビア１０６により電気的に接続されている。

また、キャパシタ１１５は、絶縁層１１１−１を覆うようにまたは選択的に形成された下側電極層１１２と、絶縁層１１１及び下側電極層１１２を覆う誘電体膜１１３と、誘電体膜１１３上に選択的に形成された上側電極層１１４より構成され、ビア１１６等により他の配線に電気的に接続されている。

また、抵抗素子１０８は抵抗体膜１０９と、抵抗体膜１０９の両端に形成された電極６０とから構成されている。

本実施例に係る回路基板１００Ａを備えた電子装置１００は、絶縁層がポリイミド樹脂により形成され、誘電体膜１０３−１〜１０３−３、１１３及び抵抗体膜１０９がＡＤ法により形成された酸化物セラミックス膜からなることに主な特徴がある。

以下、回路基板１００Ａの製造方法を説明する。図１２（Ａ）〜（Ｃ）は第６実施例に係る回路基板の製造工程の一部を示す図である。

図１２（Ａ）の工程では、パイレックス（登録商標）ガラスのプロセス用基板ＰＳを用い、プロセス用基板ＰＳ表面に非感光性のポリイミド樹脂膜１１１−１をスピンコート法により約１０μmの厚さで形成する。なお、塗布方法としては、スピンコート法の替わりにスクリーン印刷法，スプレー法，カーテンコート法，ロールコート法，ディップ法を用いてもよい。

図１２（Ａ）の工程ではさらに、プロセス用基板上に形成されたポリイミド樹脂膜を温度８０℃、３０分間の乾燥を行った後、３５０℃の状態で３０分間加熱して硬化させ絶縁層１１１−１を形成した。次いで、ＣＭＰ（化学機械研磨）法によりこの絶縁層１１１−１を研磨・平坦化した。

図１２（Ａ）の工程ではさらに、絶縁層１１１−１表面にメッキシード層１１２Ａを形成した。具体的には、絶縁層１１１表面にスパッタ法により厚さ２００ｎｍのメッキシード層１１２Ａを形成した。なお、スパッタ法の替わりに過マンガン酸液にて絶縁層表面を粗面化しさらに触媒処理した後、無電解めっき法によりメッキシード層を形成してもよい。次いで、電解メッキ法によりメッキシード層１１２Ａの表面に厚さ約５μｍのＣｕ膜１１２Ｂを形成し、下側電極層１０２を形成した。

図１２（Ａ）の工程ではさらに、下側電極層１１２上に、アルミナコート処理を行った平均粒径０．１μmのＢａＳｒＴｉＯ₃粉末（高純度化学研究所社製）を用いて、ＡＤ法により６分間成膜し、厚さ１０μmのＡｌ₂Ｏ₃含有ＢａＳｒＴｉＯ₃膜１１３を形成した。

次いで図１２（Ｂ）の工程では、誘電体膜１１３上にスパッタ法でＣｒ／Ｃｕよりなる積層導電体（図示せず）を成膜し、その上に電解めっき法によりＣｕ膜よりなる厚さ約５μｍの上側電極層１１４を形成した。さらに、上側電極層１１４の表面に厚さ約１０μｍのレジスト膜１１８を塗布し、ガラスマスクを重ねて水銀ランプにて４００MmＪ／ｃｍ²の露光を行い、アルカリを含む現像液にて露光部分を溶解除去する。

次いで図１２（Ｃ）の工程では、レジスト膜１１８をマスクとして、上側電極層１１４のエッチングを行ない、パターン化された上側電極層１１４を形成した。以上により下側電極層１１２と上側電極層１１４とに挟まれた誘電体膜１１３からなるキャパシタ１１５が形成された。次いで絶縁層１１１−２〜１１５を形成した。さらに、同様の方法により、ＡＤ法により形成した誘電膜１０３−１〜１０３−３を有するキャパシタ１０５を同様にして形成した。

また、誘電体膜１０３中のビア１０７は、誘電体膜１０３上にレジスト膜を形成し、レジスト膜をパターニングして、フッ化水素酸等により誘電体膜１０３をエッチングしてビアホール（図示せず）を形成し、さらに、上述した無電解めっき法によるメッキシード層、及び電解メッキ法によりメッキシード層上にめっき膜を成長させて形成した。なお、誘電体膜１０３上に上側電極層１０４および絶縁層１０１を形成後に、これらの層を貫通して誘電体膜を露出させるビアホールを予め形成し、次いで誘電体膜１０４をエッチングしてもよい。以上により形成された回路基板をパイレックス（登録商標）ガラスから剥離してフィルム化した。

さらに、回路基板１００Ａ表面にレジスト膜をパターニングし、抵抗体膜１０９をＡＤ法により形成した。具体的には、平均粒径０．０１μｍのＳｒＲｕＯ₃（高純度化学研究所社製）微粒子を用いて、ＡＤ法により３０分間成膜し、厚さ５０μmのＳｒＲｕＯ₃膜を形成した。さらに、ＬＳＩ７０等の電子部品を半田付けした。以上により、図１１に示す本実施例に係る回路基板１００Ａを備えた電子装置１００が形成された。

本実施例によれば、従来のようにプロセス基板ＰＳの直上にキャパシタ１１５を形成できるだけでなく、ポリイミド樹脂からなる積層された絶縁層１０１−１〜１０１−４間にキャパシタ１０５を形成することが可能である。したがって、従来と比較して大容量のキャパシタを形成することができる。

［第７実施例］
本実施例は、第６実施例の誘電体膜１０３−１〜１０３−３、１１３を、平均粒径０．３μmのアルミナコート処理を行ったＢａ₂Ｔｉ₉Ｏ₂₀微粒子材料（高純度化学研究所社製）を用いて、ＡＤ法により６分間成膜し、厚さ１０μmのＡｌ₂Ｏ₃含有Ｂａ₂Ｔｉ₉Ｏ₂₀膜を形成した以外は同様である。

［第８実施例］
本実施例に係る回路基板は、Ｓｉ基板上に感光性ポリイミド樹脂からなる絶縁層が積層され、絶縁層間に形成されたキャパシタがＡＤ法により選択的に形成された誘電体膜を有し、回路基板表面の抵抗素子がＡＤ法を用いて形成された抵抗体膜を有するものである
図１３は、本実施例に係る回路基板を備えた電子装置１２０の概略構成を示す断面図である。図１３を参照するに、回路基板１２０Ａは、感光性ポリイミド樹脂よりなる絶縁層１２５−１〜１２５−４と、絶縁層１２５−４、１２５−５中に選択的に形成された誘電体膜１３１、１３４を有するキャパシタ１３７と、ベース基板上に形成されたキャパシタ１２７と、回路基板１２０Ａ表面に形成された抵抗素子１３６などから構成されている。また、電子装置１２０は回路基板１２０Ａと、回路基板１２０Ａの表面に搭載されたＬＳＩ７０などから構成されている。

キャパシタ１３７は、絶縁層１２５−３上に形成に選択的に形成された導電層１３０と、導電層１３０上に形成された誘電体膜１３１と、誘電体膜を埋め込む絶縁層１２５−４及び誘電体膜上に形成された導電層１３２と、さらに導電層１３２上に選択的に形成された誘電体膜１３４と、誘電体膜１３４を埋め込む絶縁層１２５−５及び誘電体膜上に選択的に形成された導電層１３５より形成されている。キャパシタ１３７は、ＡＤ法により形成された誘電体膜１３１、１３４がべた膜ではなく、選択的に形成されていることに特徴がある。このような誘電体膜は、ＡＤ法による成膜の際にパターニングされたレジスト膜をマスクとして使用することにより形成することができる。ＡＤ法により微粒子を堆積する際に、微粒子がレジスト膜表面に衝突しても、レジスト膜を溶融させることはなく、マスクのパターンが変形することがない。

以下、回路基板１２０Ａの製造方法を説明する。まずＳｉ基板１２１上にキャパシタ１２７を、第６実施例に説明した方法と同様の方法により形成した。

絶縁層１２５−１〜１２５−６は、絶縁性の感光性ポリイミド樹脂により形成した。具体的には、スピンコート法により厚さ約３０μmの絶縁性の感光性ポリイミド樹脂（東レ社製商品名ＶＲ５１００）を塗布し、温度８０℃で３０分間乾燥した。絶縁層１２５−５中にビア１３９を形成する場合は、この時点で、絶縁層１２５−５を露光・現像してパターニングし、ビアホールを形成した。次いで３５０℃３０分間加熱して樹脂を硬化させ絶縁層１２５−１〜１２５−３を形成した。ビアホールは無電解めっき法によりめっきシード層を形成しさらに電解めっき法によりＣｕ膜により充填しビア１３９を形成した。

誘電体膜１３１、１３７は、平均粒径０．１μmのアルミナコート処理を行ったＢａＴｉ₄Ｏ₉微粒子材料（高純度化学研究所社製）を用いて、パターニングされたレジスト膜をマスクとしてＡＤ法により６分間成膜し、厚さ１０μmのＡｌ₂Ｏ₃含有ＢａＴｉ₄Ｏ₉膜を形成した。

また回路基板１２０Ａの表面にドライフィルムレジストをレジスト膜としてラミネートした後、抵抗パターンを露光・現像してパターニングして、ＡＤ法により平均粒径０．０１μmのＢｉＲｕＯ₃粉末（高純度化学研究所社製）を用いて３０分間成膜し、電極６０間に厚さ５０μmの抵抗体膜１３８を形成した。次いでレジスト膜を剥離し抵抗素子１３６を形成した。

本実施例によれば、感光性ポリイミド樹脂よりなる絶縁層１２５−１〜１２５−４にもＡＤ法により誘電体膜１３１、１３４及び抵抗体膜１３８を形成することができる。

［第９実施例］
本実施例は、第８実施例の誘電体膜１２３、１３１、１３４を、平均粒径０．１μmのアルミナコート処理を行ったＢａＳｒＴｉＯ₃（高純度化学研究所社製）微粒子材料を用いてＡＤ法により６分間成膜し、厚さ１０μmのＢａＳｒＴｉＯ₃膜を形成した以外は同様である。

［第１０実施例］
本実施例は、第８実施例の誘電体膜１２３、１３１、１３４を、平均粒径０．１μmのＢａＳｒＴｉＯ₃微粒子材料及びＰｂＺｒＴｉＯ₃微粒子材料（以上高純度化学研究所社製）を質量比でＢａＳｒＴｉＯ₃微粒子材料：ＰｂＺｒＴｉＯ₃微粒子材料＝９３：７に混合して、ＡＤ法により６分間成膜し、厚さ１０μmのＢａＳｒＴｉＯ₃及びＰｂＺｒＴｉＯ₃混合膜を形成した以外は同様である。

［第１１実施例］
本実施例に係る回路基板は、電子装置の筐体をベース基板としたものである。本実施例では、エポキシ系樹脂コートマグネシウムよりなる筐体を用いた。

図１４は、本実施例に係る回路基板を備えた電子装置の概略構成を示す断面図である。

図１４を参照するに、回路基板１４０Ａは、電子装置の筐体であるベース基板１４１と、ベース基板１４１上に形成されたキャパシタ１４７と、ベース基板１４１及びキャパシタ１４７を覆う絶縁層１４５と、回路基板１４０Ａ表面に形成された抵抗素子１４８などから構成されている。電子装置１４０は、回路基板１４０Ａと、回路基板１４０Ａ表面に搭載されたＬＳＩ７０などから構成されている。

以下、回路基板１４０Ａの製造方法を説明する。まず、ベース基板上にパターニングしたメタルマスクを設置し、スパッタ法を用いてめっきシード層（図示せず）としてのＣｒ／Ｃｕ膜を順次形成した。次いで、めっきシード層上に電解めっき法によりＣｕ膜を成長させて下側電極層１４２を形成した。

次いで、レジスト膜をベース基板１４１及び下側電極層１４２を形成してパターニングしてマスクとした。このマスクを用いて誘電体膜１４３を、平均粒径０．３μmのアルミナコート処理を行ったＴｉＯ₂微粒子材料を用いて、ＡＤ法により６分間成膜し、厚さ１０μmのＡｌ₂Ｏ₃含有ＴｉＯ₂膜を形成した。次いで電解めっき法等により上側電極層１４４を形成し、絶縁層１４５としてエポキシ樹脂シート（味の素社製ＡＢＦ−ＳＨ−９Ｋ（厚さ５０μm））を接着した。

次いで、レーザ加工によりビア孔１４６Ａを形成し、ビア金属充填を無電解銅めっきで行い、ビア１４６を形成した。さらに回路基板１４０Ａ表面にメタルマスクを用いてＣｒ／Ｃｕ膜をスパッタ法により形成した後、無電解めっきで銅配線をパターニングした。さらに、メタルマスクを設置しマスク開口部に。ＡＤ法により平均粒径０．０１μmのＴａ₂Ｏ₅微粒子材料（高純度化学研究所社製）を用いて３０分間成膜し、電極６０間に厚さ５０μmの抵抗体膜１４９を形成した。次いでレジスト膜を剥離し抵抗素子１４８を形成した。

本実施によれば、ＡＤ法により形成された誘電体膜１４３は電子装置の筐体であるベース基板１４１を損傷させることなく、かつ高い付着強度を有するので、信頼性の高い回路を形成することができる。さらに、筐体上に回路基板１４０Ａ及び電子部品を備えた電子装置１４０を形成することが可能であるので、一層の電子装置の小型化を図ることができる。

なお、抵抗体膜１４９は回路基板１４０Ａ表面に形成したが、ベース基板１４１上に形成してもよい。さらに小型化、高集積化を図ることができる。

［第１２実施例］
本実施例は、第１１実施例の誘電体膜１４９を、平均粒径０．１μmのＮｉＣｒ微粒子材料（第１２−１実施例）、ＴａＮ粒子材料（第１２−２実施例）、Ｒｕ微粒子材料（第１２−３実施例）、Ｉｒ微粒子材料（第１２−４実施例）、ＩｒＯ₂微粒子材料（第１２−５実施例）（以上、高純度化学研究所社製）を用いて、ＡＤ法により６分間成膜し、厚さ１０μm抵抗体膜を形成した以外は同様である。

［第１比較例］
図１５は、本比較例に係る回路基板を備えた電子装置の概略構成を示す断面図である。図１５を参照するに、本比較例に係る回路基板１５０Ａは、Ｓｉ基板１５１上にキャパシタ１５７が形成され、さらに回路基板１５０Ａ表面にチップキャパシタ１５６が形成されている。

キャパシタ１５７はＦＲ−４基板１５１上に形成された下側電極層１５２と、下側電極層１５２上に形成された誘電体膜１５３と、誘電体膜上に形成された上側電極層から構成されている。誘電体膜としてスパッタ法により膜厚５μｍのＢＳＴ（（Ｂａ_1-xＳｒ_x）ＴｉＯ₃）膜を形成した。

絶縁層１５５としては、スピンコート法を用いて非感光性のポリイミド樹脂からなる絶縁層を約１０μm形成した。ついで、温度８０℃、３０分の乾燥を行い、ついで３５０℃３０分加熱して樹脂を硬化させた。

また、回路基板１５０Ａ表面にはＳＭＤコンデンサであるチップキャパシタ１５６を形成し、さらに、ＬＳＩ７０等を搭載した。

［第２比較例］
図１６は、本比較例に係る回路基板を備えた電子装置の概略構成を示す断面図である。図１６を参照するに、本比較例に係る回路基板１６０Ａは、絶縁層１６２−１〜１６２−４間に設けられたキャパシタ１６７の誘電体膜１６４−１〜１６４−３が酸化物セラミックスとエポキシ樹脂の混合物よりなる点及び回路基板１６０Ａ表面にチップキャパシタ１６６が設けられている点を除いては、第１実施例に係る回路基板と同様である。

具体的には、誘電体膜１６４−１〜１６４−３が平均粒径０．１μmのＢａＴｉＯ₃微粒子材料（堺化学製）とエポキシ樹脂とからなる流動体を塗布し、約１００℃で熱硬化させて形成した。

また、本比較例の回路基板１６０Ａは、ベース基板１６１として両面銅張り板ＦＲ−４基板が用いられ、絶縁層１６４−１〜１６４−４はエポキシ樹脂シート（味の素社製ＡＢＦ−ＳＨ−９Ｋ（厚さ５０μm））が用いられている。したがって、ベース基板１６１及び絶縁層１６４−１〜１６４−４の耐熱性を考慮すると、加熱温度が３５０℃以下に制限されるため、誘電体膜に酸化物セラミックスペースト等を用いても、十分な誘電特性を得ることは困難であった。

（誘電体膜の評価）
図１７は、実施例及び比較例に係る回路基板に形成された誘電体膜の特性を示す図である。図１７を参照するに、第２、第５、第６、第９及び第１０実施例に係る回路基板の誘電体膜は比誘電率が１５００〜３０００であり、バルク材料とほぼ同等の比誘電率を有する誘電体膜が得られることが分かる。また、第１、第３、第４、第７、及び第８実施例に係る回路基板の誘電体膜は比誘電率は低いものの、多層に亘って誘電体膜を形成することができるので、静電容量密度の観点からは比較例に係る回路基板より大きいことが分かる。

一方、第１及び第２比較例に係る回路基板の誘電体膜は、成膜後の熱処理温度（ポストアニール処理の温度）に制限があるため、比誘電率が低くなっていることが分かる。

また、第１実施例と第６実施例とを比較するとベース基板にキャパシタを形成した第６実施例が、キャパシタをより多く形成することができるので静電容量密度が大となっていることが分かる。さらに、第３実施例の回路基板の誘電体膜に用いられるＡｌ₂Ｏ₃膜は比誘電率が低い。しかし、図中には記載されていないが高周波における誘電損失が低く高周波回路用に適している。

なお、比誘電率は実施例及び比較例と同様の条件を用いてキャパシタを形成し、周波数１ＧＨｚの高周波電圧を印加して測定した。また、静電容量密度は、各実施例及び比較例において、層状に形成されているキャパシタの静電容量の総和を求め、回路基板の面積で除したものであり、単位面積あたりの静電容量を表すものである。

（抵抗体膜の評価）
図１８は、実施例及び比較例に係る回路基板に形成された抵抗体膜の特性を示す図である。図１８を参照するに、第１〜第１２−５実施例の抵抗体膜の比抵抗値から、種々の抵抗値を有する抵抗素子を形成できることが分かる。特にＡＤ法ではマスクを用いることにより、抵抗体膜の形状・寸法を自由に選択することができ、さらに高温プロセスに曝されないので、寸法精度が高い。なお、比抵抗は四端子法を用いて測定した。

（受動部品の実装数の評価）
図１９は、実施例及び比較例に係る回路基板の面積の比較及び回路基板表面に必要な受動部品の実装数を示した図である。図１９は第２比較例に係る回路基板の基板表面の受動部品の個数を２０、基板面積を１として、第２比較例に対し実施例及び比較例の相対値を示したものである。

図１９を参照するに、基板表面の受動部品の個数については、第１、５、６、８及び１１実施例に係る回路基板は、第１比較例及び第２比較例に係る回路基板が１５〜２０に対して３〜１０となっている。かかる実施例の誘電体膜の比誘電率が高く、かつキャパシタが回路基板中に形成されている。したがって、基板表面に必要なキャパシタを低減することができる。

また、基板面積は所定数のＬＳＩ等の能動素子を実装するために必要な基板面積を第２比較例に係る回路基板の面積を１として相対的に導いたものである。第１、５、６、８及び１１実施例に係る回路基板は、第１及び第２比較例に対し小となっている。すなわち、かかる実施例に係る回路基板では、回路基板表面に実装する受動素子数を低減することができるので、回路基板面積を低減することができ、すなわち電子装置の小型化を図ることができる。さらに、能動素子間をより近接することが可能となるので、電子装置の動作速度を向上することができる。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。

例えば、上記実施例は互いに組み合わせることができ、また、一の回路基板に異なる微粒子材料を用いて誘電体膜等を形成してもよい。上記実施例では回路基板表面にＬＳＩを搭載した場合を例に説明したが、発熱による温度上昇等の問題がない範囲で能動素子を回路基板中に設けてもよい。

また、本発明は、回路基板のみならず、単体の受動部品、例えば積層セラミックチップコンデンサ、チップ抵抗器、積層チップセラミックコイル等の受動部品に適用することができる。上述した本発明の回路基板と同様にして形成し所望の形状・寸法に切断して電極等をさらに設ければよい。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）
当該回路基板中または回路基板上に受動素子及び配線を有する回路基板であって、
前記受動素子又は配線がエアロゾルデポジション法により形成されてなることを特徴とする回路基板。
（付記２）
前記受動素子がエアロゾルデポジション法により形成された誘電体膜、抵抗体膜、及び導電体膜のうち少なくとも１つを有することを特徴とする付記１記載の回路基板。
（付記３）
ベース基板と、該ベース基板上に絶縁層を積層されてなり、
前記ベース基板及び絶縁層のうち少なくともいずれかが樹脂材料よりなることを特徴とする付記１または２記載の回路基板。
（付記４）
前記樹脂材料は、エポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂、フッ素系共重合体及びファイバガラスの群のうち、少なくとも一つを含むことを特徴とする付記３記載の回路基板。
（付記５）
前記誘電体膜及び抵抗体膜は酸化物セラミックスよりなることを特徴とする付記２〜４のうち、いずれか一項記載の回路基板。
（付記６）
前記誘電体膜及び抵抗体膜はペロブスカイト構造を有する酸化物セラミックスよりなることを特徴とする付記５記載の回路基板。
（付記７）
前記導電体膜はＡｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｃｕ、及びＡｌの群のうちいずれか１つを含むことを特徴とする付記４または５記載の回路基板。
（付記８）
前記エアロゾルデポジション法に用いられる微粒子材料はアルミニウム系化合物または鉛系化合物が添加もしくは被覆されていることを特徴とする付記１〜７のうち、いずれか一項記載の回路基板。
（付記９）
前記微粒子の平均粒径は１０ｎｍ〜１μｍの範囲に設定されることを特徴とする付記１〜８のうち、いずれか一項記載の回路基板。
（付記１０）
ベース基板と、
前記ベース基板上に形成された絶縁層と、
前記絶縁層上に選択的に形成された第１の電極層と、少なくとも前記第１の電極層を覆う誘電体膜と、前記誘電膜上に第１の電極層と対向して形成された第２の電極層よりなるキャパシタとを有し、
前記ベース基板及び絶縁層のうち少なくとも一つが樹脂材料よりなり、前記誘電体膜が微粒子材料を用いたエアロゾルデポジション法により形成されてなることを特徴とする回路基板。
（付記１１）
付記１〜１０のうちいずれか一項記載の回路基板と、電子部品とを備えた電子装置。
（付記１２）
回路基板中または回路基板上に誘電体膜、抵抗体膜、及び導電体膜のうちいずれか１つを有する受動素子または配線を備えた回路基板の製造方法であって、
エアロゾル化した微粒子材料をキャリアガスと共に所定の速度で噴射して、前記誘電体膜、抵抗体膜、及び導電体膜のうち少なくとも１つを形成する成膜工程を備えることを特徴とする回路基板の製造方法。
（付記１３）
前記回路基板は、ベース基板と、該ベース基板上に積層された絶縁層とを有し、
前記ベース基板及び絶縁層のうち少なくともいずれかが樹脂材料よりなることを特徴とする付記１５記載の回路基板の製造方法。
（付記１４）
前記所定の速度は３ｍ／ｓ〜４００ｍ／秒の範囲に設定されることを特徴とする付記１２または１３記載の回路基板の製造方法。
（付記１５）
前記キャリアガスは、ヘリウム、ネオン、アルゴン、及び窒素のうちいずれか一つのガスを含むことを特徴とする付記１２〜１４のうち、いずれか一項記載の回路基板の製造方法。
（付記１６）
微粒子の平均粒径は１０ｎｍ〜１μｍの範囲に設定されることを特徴とする付記１２〜１５のうち、いずれか一項記載の回路基板の製造方法。
（付記１７）
前記樹脂材料は、エポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂、フッ素系共重合体及びファイバガラスの群のうち、すくなくとも一つを含むことを特徴とする付記１２〜１６のうち、いずれか一項記載の回路基板の製造方法。
（付記１８）
前記成膜工程の後に成膜された前記誘電体膜、抵抗体膜、及び導電体膜の表面を平坦化する平坦化工程を備えることを特徴とする付記１２〜１７のうち、いずれか一項記載の回路基板の製造方法。

１０、４０、４９、５０Ａ、８０Ａ、１００Ａ、１２０Ａ、１４０Ａ回路基板
１１ベース基板
１２第１電極層
１３誘電体膜
１４第２電極層
１５、キャパシタ
２０ＡＤ膜形成装置
２１エアロゾル発生器
２２成膜室
２３ガスボンベ
２４マスフローコントローラ
２６容器
２８振動機
３０ノズル
４３抵抗体膜
４４抵抗素子
４８インダクタ
５０、８０、１００、１２０、１４０電子装置

Claims

当該回路基板中または回路基板上に受動素子を有し、
前記受動素子がエアロゾルデポジション法により形成されてなり、
前記受動素子がエアロゾルデポジション法により形成された誘電体膜、及び抵抗体膜のうち少なくとも１つを有する回路基板であって、
ベース基板と、該ベース基板上に絶縁層を積層されてなり、
前記ベース基板及び絶縁層のうち少なくともいずれかが樹脂材料よりなり、
前記誘電体膜及び／または抵抗体膜は酸化物セラミックスよりなり、
前記エアロゾルデポジション法に用いられる微粒子材料は熱処理がなされていることを特徴とする回路基板。
前記樹脂材料は、エポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂、フッ素系共重合体及びファイバガラスの群のうち、少なくとも一つを含むことを特徴とする請求項１記載の回路基板。
請求項１又は２記載の回路基板と、電子部品とを備えた電子装置。
回路基板中または回路基板上に誘電体膜、及び抵抗体膜のうちいずれか１つを有する受動素子を備え、
前記回路基板は、ベース基板と、該ベース基板上に積層された絶縁層とを有し、
前記ベース基板及び絶縁層のうち少なくともいずれかが樹脂材料よりなる回路基板の製造方法であって、
常温で、エアロゾル化した微粒子材料をキャリアガスと共に所定の速度で噴射して、前記樹脂材料上に、酸化物セラミックスよりなる前記誘電体膜、及び抵抗体膜のうち少なくとも１つを形成する成膜工程を備え、
前記微粒子材料は熱処理がなされていることを特徴とする回路基板の製造方法。
微粒子の平均粒径は１０ｎｍ〜１μｍの範囲に設定されることを特徴とする請求項４記載の回路基板の製造方法。