JP2010103445A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2010103445A
JP2010103445A JP2008276056A JP2008276056A JP2010103445A JP 2010103445 A JP2010103445 A JP 2010103445A JP 2008276056 A JP2008276056 A JP 2008276056A JP 2008276056 A JP2008276056 A JP 2008276056A JP 2010103445 A JP2010103445 A JP 2010103445A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
amorphous silicon
semiconductor element
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008276056A
Other languages
English (en)
Inventor
Toru Ichikawa
徹 市川
Hiroshi Akahori
浩史 赤堀
Wakako Takeuchi
和歌子 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008276056A priority Critical patent/JP2010103445A/ja
Priority to US12/603,289 priority patent/US20100102448A1/en
Publication of JP2010103445A publication Critical patent/JP2010103445A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/075—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers of multilayered thin functional dielectric layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425—Barrier, adhesion or liner layers

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】金属配線部から、金属が層間絶縁膜に拡散することを抑制するためのシリコン窒化膜等から窒素や水素が拡散することによる影響を軽減した信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上に形成された半導体素子部１００と、半導体素子部１００の上部に形成された銅配線２２５と、半導体素子部１００と銅配線２２５とを電気的に接続するプラグ電極２１６と、このプラグ電極２１６が酸化しないようにするシリコン酸化膜２２３と、半導体素子部１００の上部に形成されたアモルファスシリコン膜２１７と、アモルファスシリコン膜２１７の上部に形成されたＣｕ拡散防止膜２１８と、を有した半導体装置１とする。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に係り、特に、高い信頼性を要求される半導体装置及びその製造方法に関する。
近年の半導体装置の多層配線化に伴って、金属配線部の材料として銅（Ｃｕ）が盛んに用いられるようになっている。銅（Ｃｕ）はアルミニウムと比較して低抵抗であり、エレクトロマイグレーション耐性が大きい等のメリットを有している。この銅配線はダマシン（Damascene）法で形成される。ダマシン法は、配線溝やコンタクト孔を形成し、その配線溝やコンタクト孔にバリアメタルや銅膜を埋め込んだ後、不要な部分のバリアメタルや銅膜を除去する方法である。
ここで、銅配線の銅元素は、金属配線層が形成されるシリコン酸化膜やｌｏｗ−ｋ膜と呼ばれる低誘電率の絶縁膜中に拡散しやすい。そのため絶縁膜中に拡散した銅元素は隣接した金属配線間のリーク電流を引き起こすおそれがある。また、銅元素が半導体基板表面に形成された素子へ拡散することによってデバイスの特性に不良を招くことも問題となっている。このため、銅配線と、この銅配線が形成される絶縁膜との間にバリアメタルが形成されている。しかし、バリアメタルは一般的に銅（Ｃｕ）と比較して電気抵抗が高いため、バリアメタルの膜厚を厚くすると配線抵抗が上昇してしまう。そこで、配線抵抗の上昇を抑え、さらに銅元素の半導体基板方向への拡散を抑制する構造が求められている。なお銅（Ｃｕ）以外の金属配線についても、絶縁膜中に拡散し金属配線間のリーク電流を引き起こすおそれがある。
上記の問題に対して、例えば、シリコン窒化膜を層間絶縁膜及び金属配線が形成される絶縁膜中に形成することが提案されている（例えば、特許文献１参照）。この構成によれば、例えば、シリコン窒化膜により銅元素が層間絶縁膜に拡散することを抑制することができるとされている。
しかしシリコン窒化膜またはシリコン酸窒化膜を用いる場合、ＣＶＤにおける原料ガスにＮＨ３、ＳｉＨ４、Ｏ２を一般的に用いる。原料ガスの分解過程において窒素や水素が発生し、ゲート酸化膜中へも拡散する。その際、ゲート酸化膜中の欠陥と結合し電荷トラップとなりＮＢＴＩ(Negative Bias Temperature Instability)劣化を加速する原因となる。
特開２００２−３７３９３７号公報
本発明の目的は、金属配線部から、金属が層間絶縁膜に拡散することを抑制するためのシリコン窒化膜等から、窒素や水素が拡散することによる影響を軽減する。そのことにより信頼性の高い半導体装置及びその製造方法を提供することにある。
本発明の一態様によれば、半導体基板上に形成された半導体素子部と、前記半導体素子部の上部に形成された金属配線部と、前記半導体素子部と前記金属配線部とを電気的に接続するプラグ電極と、前記半導体素子部の上部に形成されたアモルファスシリコン膜と、前記アモルファスシリコン膜の上部に形成された金属拡散防止膜と、を有することを特徴とする半導体装置を提供する。
また、本発明の一態様によれば、半導体基板上に半導体素子部を形成する工程と、前記半導体素子部の上部にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜の上部に金属拡散防止膜を形成する工程と、前記半導体素子部と電気的に接続されるプラグ電極、及び、金属配線部を形成する工程と、前記アモルファスシリコン膜と前記プラグ電極または金属配線部が接することなく、その間にシリコン酸化膜が形成される工程と、を有することを特徴とする半導体装置の製造方法を提供する。
本発明の実施の態様によれば、金属配線部から、金属が層間絶縁膜に拡散することを抑制するためのシリコン窒化膜等から、窒素や水素が拡散することによる影響を軽減する。そのことにより信頼性の高い半導体装置、及びその製造方法を提供することが可能となる。
（本発明の実施の形態）
（半導体装置１の構成）
本発明の実施の形態に係る半導体装置１として、一例としてＮＡＮＤ型フラッシュメモリを示す。但し、本発明の実施の形態に係る半導体装置１の半導体素子部は、例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ等のトランジスタ等、種々のものに適用可能である。
図１は、本発明の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上に形成された半導体素子部１００と、半導体素子部１００の上部に形成された銅配線２２５と、半導体素子部１００と銅配線２２５とを電気的に接続するプラグ電極２１６と、半導体素子部１００の上部に形成されたアモルファスシリコン膜２１７と、アモルファスシリコン膜２１７の上部に形成されたＣｕ（銅）拡散防止膜２１８と、を有して構成されている。
アモルファスシリコン膜２１７は、銅配線２２５又はプラグ電極２１６と接することなく、その間にシリコン酸化膜が形成されている。これにより、アモルファスシリコン膜２１７が銅配線２２５又はプラグ電極２１６から絶縁される。
ここで、半導体素子部１００は、ＮＡＮＤ型フラッシュメモリの場合は、半導体基板２中に形成されたソース・ドレイン領域３と、半導体基板２上にゲート酸化膜４を介して形成された浮遊ゲート５と、浮遊ゲート５上にゲート間絶縁膜６を介して形成された制御ゲート７と、ソース・ドレイン領域３を共有する隣接メモリセル間（それぞれ半導体基板２上にゲート酸化膜４、浮遊ゲート５、ゲート間絶縁膜６および制御ゲート７が積層されてなる複数の積層ゲート構造相互間の隙間）に形成される層間絶縁膜であるシリコン酸化膜２１１、とから概略構成されている。
銅配線２２５には、銅（Ｃｕ）、チタン銅、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉ等が使用されても良い。また、プラグ電極２１６は、例えばタングステン、窒化チタン、タングステン・シリコン・ナイトライド等の導電性の金属材が使用されても良い。
Ｃｕ（銅）拡散防止膜２１８は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜またはシリコン酸窒化膜が使用される。
上記示した構成は、１層配線であるが、必要に応じて層間絶縁膜を介して多層構成とすることができ、多層配線の半導体装置１とできる。詳細な構成は、以下に半導体装置１の製造工程を示しながら説明する。
（半導体装置１の製造）
図２Ａ（ａ）〜（ｃ）、図２Ｂ（ｄ），（ｅ）、図２Ｃ（ｆ），（ｇ）、図２Ｄ（ｈ），（ｉ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
図２Ａ（ａ）は、半導体基板２上にＮＡＮＤ型フラッシュメモリのメモリセル領域、すなわち、半導体素子部１００が形成された断面図である。この図２Ａ（ａ）に至る工程は、次のようである。
まず、半導体基板２上にゲート酸化膜４となる第１の絶縁膜および浮遊ゲート５となる第１の半導体膜を積層する。次に、第１の半導体膜、第１の絶縁膜を貫通して半導体基板２内に至るまで溝を形成し、その溝内に図示しない素子領域を形成する。次に、第１の半導体膜および図示しない素子分離領域上にゲート間絶縁膜６となる第２の絶縁膜および制御ゲート７となる第２の半導体膜を積層する。
ここで、第２の半導体膜は、多結晶Ｓｉ等のＳｉ系多結晶からなる。また、Ｐ、Ｂ等の不純物を含んだＳｉ系多結晶であってもよい。第１の絶縁膜および第２の絶縁膜は、熱酸化法、ＣＶＤ（Chemical Vapor Deposition）法、ＬＰＣＶＤ（Low-Pressure CVD）法等により形成される。第１の半導体膜および第２の半導体膜は、ＬＰＣＶＤ法等により形成される。
フォトリソグラフィ法およびＲＩＥ（Reactive Ion Etching）法等を用いて、第２の半導体膜、第２の絶縁膜、第１の半導体膜および第１の絶縁膜をパターニングすることにより、制御ゲート７、ゲート間絶縁膜６、浮遊ゲート５、ゲート酸化膜４、およびソース・ドレイン領域３を形成する。
ソース・ドレイン領域３は、制御ゲート７、ゲート間絶縁膜６、浮遊ゲート５、およびゲート酸化膜４を形成した後、イオン注入法等により、得られた積層ゲート構造と自己整合的に露出した半導体基板２表面に導電型不純物を注入し、注入した不純物を熱処理により活性化することにより形成される（図２Ａ（ａ））。
次に、図２Ａ（ｂ）に示すように、半導体基板２上にメモリセル領域を形成後、層間絶縁膜としてシリコン酸化膜２１１、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）をＣＶＤ（Chemical Vapor Deposition）法で全面に形成する。シリコン酸化膜２１１の厚さは、例えば０．５μｍ〜５μｍである。このシリコン酸化膜２１１は後の加工精度を保つためＣＭＰ（Chemical Mechanical Polishing）法により平坦化されることが好ましい。
次に、図２Ａ（ｃ）に示すように、シリコン酸化膜２１１上全面にフォトレジストを塗布し、この塗布したフォトレジストをフォトリソグラフィーにより露光、現像して、シリコン酸化膜２１１上にフォトレジストパターンを形成する。このフォトレジストパターンをマスクにしてシリコン酸化膜２１１をＲＩＥ（Reactive Ion Etching）法にて加工し、シリコン酸化膜２１１にフォトレジストパターンのパターンを転写して接続孔パターンを形成する。この後、フォトレジストパターンを剥離して、接続孔２１４が完成する。接続孔２１４の深さは、例えばメモリセル領域のゲート，ソース，ドレイン領域まで達する。
図２Ｂ（ｄ）に示すように、接続孔２１４の表面を被覆するように全面にバリアメタル２２０を形成した後、金属材２１５を例えばスパッタ法等の物理成膜法およびＣＶＤ法等の化学成膜方法のどちらかを用いて埋め込む。金属材２１５の材料としては、例えばタングステン、窒化チタン、タングステン・シリコン・ナイトライド等があげられ、導電性材料を用いる。
次に、図２Ｂ（ｅ）に示すように、ＣＭＰ法により接続孔２１４の上部、シリコン酸化膜２１１上部の余分な金属材２１５を除去すると同時に平坦化する事によりプラグ電極２１６とする。このときシリコン酸化膜２１１の研磨速度が金属材２１５の研磨速度に比べて十分に遅くなる条件で金属材をＣＭＰする事により接続孔２１４の外部の余剰な金属材２１５を除去する。プラグ電極２１６は、メモリセル領域のゲート，ソース，ドレイン領域と上部配線を電気的に接続する電極となる。
次に、図２Ｃ（ｆ）に示すように、シリコン酸化膜２１１，プラグ電極２１６上部全面にＣＶＤ（Chemical Vapor Deposition）法によりアモルファスシリコン膜２１７を成膜する。アモルファスシリコン膜２１７は、１ｎｍ以上の膜厚に形成するのが好ましい。次に、例えばＰＣＶＤ（Plasma Chemical Vapor Deposition）法により、Ｃｕ（銅）拡散防止膜２１８として、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜またはシリコン酸窒化膜を例えば１０ｎｍ〜１００ｎｍ成膜する。さらにその上に、層間絶縁膜２１９、例えばＴＥＯＳをＣＶＤ法成膜する。層間絶縁膜２１９の膜厚は例えば０．０５μｍ〜３μｍである。
次に、図２Ｃ（ｇ）に示すように、配線溝２２２を形成する。層間絶縁膜２１９上全面にフォトレジストを塗布し、フォトレジストをフォトリソグラフィーにより露光、現像して、上記層間絶縁膜２１９上にフォトレジストパターンを形成する。このフォトレジストパターンをマスクにして層間絶縁膜２１９、Ｃｕ（銅）拡散防止膜２１８、アモルファスシリコン膜２１７をＲＩＥ法にて加工し、層間絶縁膜２１９，Ｃｕ（銅）拡散防止膜２１８，アモルファスシリコン膜２１７にフォトレジストパターンのパターンを転写して、プラグ電極２１６まで達する配線溝２２２を形成する。その後、フォトレジストパターンを剥離する。
次に、図２Ｄ（ｈ）に示すように、アモルファスシリコン膜２１７の一部を、プラグ電極２１６が酸化しないように、選択熱酸化法等によりシリコン酸化膜２２３として配線溝２２２が完成する。このシリコン酸化膜２２３が形成される領域は、銅配線２２５又はプラグ電極２１６と接触する部分である。
次に、図２Ｄ（ｉ）に示すように、例えばスパッタ法等の物理成膜法、又はＣＶＤ法等の化学成膜方法により、配線溝２２２の表面を被覆するように全面にバリアメタル２２４を形成する。バリアメタル２２４の厚さは、例えば３ｎｍ〜５０ｎｍである。バリアメタル２２４の材料としては、例えばニオブやタンタル等の金属、窒化チタン、タングステン・シリコン・ナイトライド等の合金などがあげられ、導電性材料を用いる。
次に、バリアメタル２２４の形成後、電解めっき法により銅を配線溝２２２の内部に埋め込むように全面に形成し、ＣＭＰ法により層間絶縁膜２１９上の余剰な銅、及びバリアメタル２２４を除去すると共に平坦化して銅配線２２５が形成され、図１に示したような１層配線の工程が終了する。尚、バリアメタルの研磨速度が銅の研磨速度に比べて十分に遅くなる条件で銅をＣＭＰする事により配線溝の外部の余剰な銅を除去する。また、バリアメタル２２４は銅の成長の促進や銅配線２２５の周囲への拡散の防止などの目的を有している。
必要に応じて、全面に層間絶縁膜、例えばＴＥＯＳをＣＶＤ法で成膜し、同様の工程により、プラグ電極と配線形成プロセスを必要な回数繰り返すことにより多層配線が完成する。
（半導体装置１の作用、効果）
半導体装置に銅配線を使用する場合、銅元素がシリコン酸化膜（層間絶縁膜）へ拡散するのを防止するためシリコン窒化膜やシリコン酸窒化膜等のＣｕ拡散防止膜が設けられている。
しかし、このシリコン窒化膜やシリコン酸窒化膜等を用いる場合、ＣＶＤにおける原料ガスにＮＨ３、ＳｉＨ４、Ｏ２を一般的に用いる。原料ガスの分解過程において窒素や水素が発生し、ゲート酸化膜中へも拡散する。その際、ゲート酸化膜中の欠陥と結合し電荷トラップとなりＮＢＴＩ(Negative Bias Temperature Instability)劣化を加速する。
本発明の実施の形態に係る半導体装置１は、Ｃｕ拡散防止膜２１８の下層（半導体素子部側）にアモルファスシリコン膜２１７を設けているので、上記示した窒素や水素が半導体素子部側に拡散するのを効果的に抑制できる。
図３は、アモルファスシリコン膜２１７の膜厚とシリコン酸化膜２１１中における窒素の関係を示す。縦軸は、１立方センチ当たりの窒素原子数を表している。すなわち、アモルファスシリコン膜２１７の下層絶縁膜であるシリコン酸化膜２１１中における窒素の拡散度合いを表している。横軸はアモルファスシリコン膜厚（ｎｍ）を表している。アモルファスシリコン膜厚が厚くなるとシリコン酸化膜２１１中における窒素が減少する様子が分る。アモルファスシリコン膜厚を１ｎｍ以上とする事で、効果的に窒素拡散を抑制することが出来る。
また、アモルファスシリコン膜２１７は、銅配線２２５又はプラグ電極２１６と接することなく、その間にシリコン酸化膜２２３が形成されている。これにより、アモルファスシリコン膜２１７が銅配線２２５又はプラグ電極２１６から確実に絶縁され、信頼性の高い半導体装置１が可能となる。
尚、本発明は上記示した実施の形態に限定されるものではない。例えば、上記の実施の形態では、銅配線２２５下のシリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜またはシリコン酸窒化膜等のＣｕ拡散防止膜２１８下にアモルファスシリコン膜２１７を全面に成膜する構造の場合について説明したが、Ｃｕ拡散防止膜２１８下とアモルファスシリコン膜２１７の間に層間絶縁膜があってもかまわない。またＣｕ拡散防止膜２１８は、アモルファスシリコン膜２１７を全面に成膜し、５００℃以下のラジカル窒化処理により、アモルファスシリコン膜２１７上部をシリコン窒化膜にする製法であってもかまわない。また最下層の銅配線に用いる場合について説明しているが、繰り返し用いられる銅配線に用いてもかまわない。また銅配線とプラグ電極２１６を同一に溝加工し、後からバリアメタル、銅配線を埋め込むデュアルダマシンプロセスの場合にも適応できる。また多層配線最上層に水分や不純物をブロックするためにシリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜またはシリコン酸窒化膜等が用いられている下にアモルファスシリコン膜２１７を全面に成膜する構造でもかまわない。
図１は、本発明の実施の形態に係る半導体装置１の断面図である。 図２Ａ（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。 図２Ｂ（ｄ），（ｅ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。 図２Ｃ（ｆ），（ｇ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。 図２Ｄ（ｈ），（ｉ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。 図３は、アモルファスシリコン膜２１７の膜厚とシリコン酸化膜２１１中における窒素の関係を示す。
符号の説明
１…半導体装置、２…半導体基板、３…ソース・ドレイン領域、４…ゲート酸化膜、５…浮遊ゲート、６…ゲート間絶縁膜、７…制御ゲート、１００…半導体素子部、２１１…シリコン酸化膜、２１４…接続孔、２１５…金属材、２１６…プラグ電極、２１７…アモルファスシリコン膜、２１８…Ｃｕ拡散防止膜、２１９…層間絶縁膜、２２０…バリアメタル、２２２…配線溝、２２３…シリコン酸化膜、２２４…バリアメタル、２２５…銅配線

Claims (6)

  1. 半導体基板上に形成された半導体素子部と、
    前記半導体素子部の上部に形成された金属配線部と、
    前記半導体素子部と前記金属配線部とを電気的に接続するプラグ電極と、
    前記半導体素子部の上部に形成されたアモルファスシリコン膜と、
    前記アモルファスシリコン膜の上部に形成された金属拡散防止膜と、
    を有することを特徴とする半導体装置。
  2. 前記アモルファスシリコン膜は、前記金属配線部又は前記プラグ電極と接することなく、その間に、シリコン酸化膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記金属拡散防止膜は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、又はシリコン酸窒化膜であることを特徴とする請求項１に記載の半導体装置。
  4. 前記金属配線部は、銅を含む金属配線であることを特徴とする請求項１に記載の半導体装置。
  5. 前記アモルファスシリコン膜は、膜厚が１ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
  6. 半導体基板上に半導体素子部を形成する工程と、
    前記半導体素子部の上部にアモルファスシリコン膜を形成する工程と、
    前記アモルファスシリコン膜の上部に金属拡散防止膜を形成する工程と、
    前記半導体素子部と電気的に接続されるプラグ電極、及び、金属配線部を形成する工程と、前記アモルファスシリコン膜と前記プラグ電極または金属配線部が接することなく、その間に、シリコン酸化膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
JP2008276056A 2008-10-27 2008-10-27 半導体装置及びその製造方法 Pending JP2010103445A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008276056A JP2010103445A (ja) 2008-10-27 2008-10-27 半導体装置及びその製造方法
US12/603,289 US20100102448A1 (en) 2008-10-27 2009-10-21 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008276056A JP2010103445A (ja) 2008-10-27 2008-10-27 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2010103445A true JP2010103445A (ja) 2010-05-06

Family

ID=42116677

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008276056A Pending JP2010103445A (ja) 2008-10-27 2008-10-27 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20100102448A1 (ja)
JP (1) JP2010103445A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221177A (ja) * 1994-02-04 1995-08-18 Matsushita Electron Corp 半導体装置とその製造方法
JPH11297701A (ja) * 1998-04-14 1999-10-29 Nippon Steel Corp 半導体装置及びその製造方法
JP2002373937A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818071A (en) * 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
JP2002075992A (ja) * 2000-09-01 2002-03-15 Fujitsu Ltd シリコン窒化膜の成膜方法および半導体装置の製造方法および半導体装置
US7091110B2 (en) * 2002-06-12 2006-08-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device by gettering using a anti-diffusion layer
US20060255398A1 (en) * 2003-09-09 2006-11-16 Tower Semiconductor Ltd. Ultra-violet protected tamper resistant embedded EEPROM
US7439176B2 (en) * 2005-04-04 2008-10-21 Samsung Electronics Co., Ltd. Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221177A (ja) * 1994-02-04 1995-08-18 Matsushita Electron Corp 半導体装置とその製造方法
JPH11297701A (ja) * 1998-04-14 1999-10-29 Nippon Steel Corp 半導体装置及びその製造方法
JP2002373937A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20100102448A1 (en) 2010-04-29

Similar Documents

Publication Publication Date Title
KR101129919B1 (ko) 반도체 소자 및 그의 형성 방법
CN101471379B (zh) 半导体器件及其制造工艺
US20050153544A1 (en) Method of fabricating semiconductor device by forming diffusion barrier layer selectively and semiconductor device fabricated thereby
CN101140928A (zh) 没有栅分隔件应力的半导体器件及其制造方法
US11328994B2 (en) Method for fabricating CU interconnection using graphene
JP2008117853A (ja) 半導体装置およびその製造方法
JP5141761B2 (ja) 半導体装置及びその製造方法
US9412683B2 (en) Semiconductor device having barrier metal layer
US7268041B2 (en) Method of forming source contact of flash memory device
JP5178025B2 (ja) 半導体メモリ素子の製造方法
US20250132203A1 (en) Method for manufacturing semiconductor devices
US8288279B1 (en) Method for forming conductive contact
JP2000228523A (ja) 電界効果トランジスタおよびその製造方法
JP2010103445A (ja) 半導体装置及びその製造方法
JP4457884B2 (ja) 半導体装置
KR20080060928A (ko) 반도체 소자의 금속배선 구조 및 그의 형성방법
US20140008799A1 (en) Method for fabricating metal line and device with metal line
JP2015133382A (ja) 半導体装置の製造方法
KR20070030454A (ko) 반도체 소자 제조방법
JP5595644B2 (ja) 半導体装置及びその製造方法
JP2006080261A (ja) 半導体装置の構造およびその製造方法
JP2017123388A (ja) 半導体装置及びその製造方法
JP2006173479A (ja) 半導体装置の製造方法
JP2008108769A (ja) 半導体装置の製造方法
JP2000294629A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100928

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110215

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130517