JP2010086989A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子１とＮＰＮトランジスタ１１との構成の一部を共用する。そして、保護素子１では、Ｎ型の拡散層１０とＰ型の拡散層６との離間距離Ｗ１が、Ｎ型の拡散層９とＰ型の拡散層６との離間距離Ｗ２よりも短くなる。この構造により、出力端子に過電圧が印加された際に、ＮＰＮトランジスタ１１よりも保護素子１の方が先にオン動作し、過電圧からＮＰＮトランジスタ１１が保護される。
【選択図】図１

Description

本発明は、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サージ等の過電圧による破壊を防止する保護素子を有する半導体装置に関する。

従来の半導体装置の一実施例として、下記の保護素子が知られている。図７は、従来の半導体装置を説明するための断面図である。

図示の如く、ＮＰＮトランジスタ５１の形成領域内には、分離領域５２、５３を利用して保護素子が形成される。具体的には、Ｐ型の半導体基板５４上にＮ型のエピタキシャル層５５が形成される。エピタキシャル層５５には、ベース領域としてのＰ型の拡散層５６及びコレクタ領域としてのＮ型の拡散層５７が形成される。そして、Ｐ型の拡散層５６には、エミッタ領域としてのＮ型の拡散層５８及びベース導出領域としてのＰ型の拡散層５９が形成される。一方、分離領域５２、５３では、Ｎ型の拡散層６０、６１が、Ｐ型の拡散層６２、６３とその一部が重畳するように形成される。そして、Ｐ型の拡散層６４、６５が、Ｎ型の拡散層６０、６１とその一部が重畳するように形成される。

この構造により、ＮＰＮトランジスタ５１の周囲には、分離領域５２、５３を利用した、保護素子としてのＰＮＰトランジスタが形成される。そして、Ｐ型の拡散層６４、６５は、Ｐ型の拡散層５６、５９と、実質、同電位となり、Ｎ型の拡散層６０、６１とＮ型の拡散層５７とは、エピタキシャル層５５を介して、実質、同電位となる。その結果、Ｐ型の拡散層６４、６５の不純物濃度が、Ｐ型の拡散層５６の不純物濃度よりも高濃度となることで、ＮＰＮトランジスタ５１のＰＮ接合領域６６よりも保護素子内のＰＮ接合領域６７、６８の方が先にブレークダウンする。そして、ＮＰＮトランジスタ５１が、ＥＳＤサージから保護される（例えば、特許文献１参照。）。

また、図８は、ＮＰＮトランジスタの構造を利用した、保護素子用のダイオードの断面図である。

図示の如く、ダイオード７１では、ＮＰＮトランジスタのエミッタ領域としてのＮ型の拡散層７２とＮＰＮトランジスタのベース領域としてのＰ型の拡散層７３、７４とがショートされ、アノード領域として用いられる。一方、ＮＰＮトランジスタ７１のコレクタ領域としてのＮ型の拡散層７５がカソード領域として用いられる。そして、ダイオード７１が、被保護素子としてのＮＰＮトランジスタ（図示せず）と並列接続することで、ＥＳＤサージ等の過電圧から被保護素子としてのＮＰＮトランジスタを保護する。
特開２００７−２９４６１３号公報（第５−７頁、第１図）

従来の半導体装置では、被保護素子であるＮＰＮトランジスタ５１をＥＳＤサージ等の過電圧から保護するために、ＮＰＮトランジスタ５１の周囲に分離領域５２、５３を利用した保護素子が形成される。そして、保護素子内のＰＮ接合領域６７、６８が、被保護素子内のＰＮ接合領域６６よりも先にアバランシェ降伏するように、Ｎ型の拡散層６０、６１及びＰ型の拡散層６４、６５の不純物濃度等が調整される。

しかしながら、従来の半導体装置では、Ｐ型の拡散層５６とＰ型の拡散層６４、６５とは、別工程、別条件にて形成される。同様に、Ｎ型の拡散層６０、６１は、ＮＰＮトランジスタ５１を構成する拡散層とは、別工程、別条件にて形成される。そのため、Ｎ型の拡散層６０、６１及びＰ型の拡散層６４、６５を形成する際のマスクずれや熱拡散時間のずれ等の製造条件のばらつきにより、ＰＮ接合領域６６の接合耐圧とＰＮ接合領域６７、６８の接合耐圧との差が小さくなり、または、同等となる場合もある。この場合には、ＥＳＤサージによりＮＰＮトランジスタ５１にアバランシェ電流が流れ、ＮＰＮトランジスタ５１が破壊されるという問題がある。

また、従来の半導体装置では、ダイオード７１内のＰＮ接合領域７６は、被保護素子内のＰＮ接合領域（ベース−コレクタ領域間のＰＮ接合領域）よりも先にアバランシェ降伏する。そして、ＰＮ接合領域７６のアバランシェ電圧は、Ｐ型の拡散層７３とＮ型の拡散層７５との離間距離、それらの拡散層の不純物濃度等に起因する。この構造により、ダイオード７１にて発生したアバランシェ電流は、Ｐ型の拡散層７３、７４とＮ型の拡散層７５間のエピタキシャル層７７表面を流れる。そして、エピタキシャル層７７表面では、アバランシェ電流により発生する熱の放熱性が悪く、エピタキシャル層７７表面が熱破壊するという問題がある

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ＮＰＮトランジスタと、前記ＮＰＮトランジスタと並列接続し、前記ＮＰＮトランジスタを過電圧から保護する保護素子とを有する半導体装置において、前記保護素子は、前記ＮＰＮトランジスタのベース拡散層と同一導電型の第１の拡散層と、前記第１の拡散層に形成され、前記ＮＰＮトランジスタのエミッタ拡散層と同一導電型の第２の拡散層と、前記第１の拡散層の周囲に形成され、前記ＮＰＮトランジスタのコレクタ拡散層と同一導電型の第３の拡散層と、前記第１の拡散層の周囲に形成され、前記ＮＰＮトランジスタのコレクタ拡散層と同一導電型のアバランシェ拡散層とを有し、前記アバランシェ拡散層は、前記第３の拡散層よりも前記第１の拡散層の近傍に配置され、前記アバランシェ拡散層と前記第１の拡散層への電極接続領域との間には、前記第２の拡散層が配置されることを特徴とする。従って、本発明では、製造条件のばらつきにより、被保護素子としてのＮＰＮトランジスタと保護素子とのアバランシェ電圧が、ばらつき難い構造が実現される。

本発明では、保護素子の構造の一部は、被保護素子と構造の一部と同等な構造となる。この構造により、保護素子と被保護素子とのアバランシェ電圧のばらつきが低減し、被保護素子が過電圧により破壊されることが防止される。

また、本発明では、保護素子内の寄生トランジスタのベース領域での寄生抵抗が、調整されることで、保護素子でのバイポーラトランジスタ動作の応答性が向上される。

また、本発明では、保護素子の電流経路が、半導体層の深部となることで、放熱領域が増大し、保護素子が熱破壊することが防止される。

また、本発明では、保護素子がバイポーラトランジスタ動作することで、保護素子での電流能力が向上される。

また、本発明では、保護素子での電流経路が、素子形成領域に一環状に配置されることで、電流集中により保護素子が破壊されることが防止される。

以下に、本発明の第１の実施の形態である半導体装置について、図１〜図４を参照し説明する。図１（Ａ）は、本実施の形態における保護素子を説明するための図であり、図２に示すＡ−Ａ線方向の断面図である。図１（Ｂ）は、本実施の形態における被保護素子であるＮＰＮトランジスタを説明するための断面図である。図２は、本実施の形態における保護素子を説明するための平面図である。図３は、本実施の形態における保護素子を組み込んだ回路を説明するための図である。図４は、本実施の形態にける保護素子の特性を説明するための図である。

先ず、図１（Ａ）に示す如く、保護素子１は、ＮＰＮトランジスタの構造を利用して形成される。尚、保護素子１は、図１（Ｂ）に示すＮＰＮトランジスタ１１と共用工程にて形成されるため、適宜、図１（Ｂ）を用いて説明する。

Ｐ型の単結晶シリコン基板２上には、Ｎ型のエピタキシャル層３が形成される。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層３は、分離領域４により複数の素子形成領域に区分される。そして、分離領域４は、Ｐ型の埋込層４ＡとＰ型の拡散層４Ｂから構成される。エピタキシャル層３表面からの拡散層４Ｂの拡散深さ（這い下がり幅）は、基板２表面からの埋込層４Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域４の形成領域を狭めることができる。

Ｎ型の埋込層５が、基板２及びエピタキシャル層４の両領域に渡り形成される。Ｎ型の埋込層５は、ＮＰＮトランジスタ１１のＮ型の埋込層１２と同一工程で形成される。そして、Ｎ型の埋込層５とＮ型の埋込層１２との不純物濃度プロファイルや拡散層の這い上がり幅等は、実質、同一条件となる。

Ｐ型の拡散層６が、エピタキシャル層３に形成される。Ｐ型の拡散層６は、ＮＰＮトランジスタ１１のベース領域としてのＰ型の拡散層１３と同一工程で形成される。そのため、Ｐ型の拡散層６とＰ型の拡散層１３との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。尚、Ｐ型の拡散層６には、Ｐ型の拡散層７が重畳して形成される。そして、Ｐ型の拡散層７も、ＮＰＮトランジスタ１１のベース導出領域としてのＰ型の拡散層１４と同一工程で形成される。

Ｎ型の拡散層８が、Ｐ型の拡散層６に形成される。Ｎ型の拡散層８は、ＮＰＮトランジスタ１１のエミッタ領域としてのＮ型の拡散層１５と同一工程で形成される。そのため、Ｎ型の拡散層８とＮ型の拡散層１５との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。

Ｎ型の拡散層９が、エピタキシャル層３に形成され、Ｎ型の埋込層５と連結する。Ｎ型の拡散層９は、ＮＰＮトランジスタ１１のコレクタ領域としてのＮ型の拡散層１６と同一工程で形成される。そのため、Ｎ型の拡散層９とＮ型の拡散層１６との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。

Ｎ型の拡散層１０が、エピタキシャル層３に形成される。そして、図示していないが、エピタキシャル層３上には、ＢＰＳＧ膜、ＳＯＧ膜等の絶縁層が形成される。

次に、図２では、保護素子１の平面図を示す。実線１７、１８により囲まれる領域は、分離領域４を示し、実線１８により囲まれる領域が保護素子１の形成領域となる。点線１９により囲まれる領域は、ＮＰＮトランジスタ１１のベース領域に対応するＰ型の拡散層６を示す。そして、実線２０により囲まれる領域は、ＮＰＮトランジスタ１１のエミッタ領域に対応するＮ型の拡散層８を示す。実線２１により囲まれる領域は、ＮＰＮトランジスタ１１のベース導出領域に対応するＰ型の拡散層７を示す。実線２２により囲まれる領域は、Ｎ型の拡散層１０を示し、実線２３により囲まれる領域は、ＮＰＮトランジスタ１１のコレクタ領域に対応するＮ型の拡散層９を示す。

次に、図３に示すように、電源ライン（Ｖｃｃ）とグランド（ＧＮＤ）との間にＮＰＮトランジスタ１１が接続し、そのＮＰＮトランジスタ１１をＥＳＤサージ等の過電圧から保護するために、電源ラインと出力端子との間に保護素子１が接続する回路の一例を示す。尚、詳細は後述するが、保護素子１は、ＰＮダイオードＤ１と寄生ＮＰＮトランジスタＴｒ１とにより構成される。

具体的には、ＮＰＮトランジスタ１１のコレクタ電極が電源ラインに接続し、エミッタ電極がグランドに接続する。一方、保護素子１のＮ型の拡散層９（図１（Ａ）参照）は電源ラインと接続し、Ｐ型の拡散層７（図１（Ａ）参照）及びＮ型の拡散層８（図１（Ａ）参照）は出力端子と接続する。その結果、電源ラインと出力端子との間に、保護素子１とＮＰＮトランジスタ１１とが並列接続する。この回路により、出力端子に過電圧が印加されると、保護素子１がＮＰＮトランジスタ１１より先に動作し、過電圧により発生するアバランシェ電流の大部分が保護素子１から電源ラインへと流出する。そして、過電圧に起因するＮＰＮトランジスタ１１のベース−コレクタ領域間のＰＮ接合領域の破壊が防止される。尚、本実施の形態では、過電圧としてはＥＳＤサージの他に、例えば、ブラウン間内の放電時やモーター負荷等のＬ負荷ターンオフ時に発生する過電圧等がある。

以下に、出力端子に過電圧が印加された場合に、保護素子１がＮＰＮトランジスタ１１よりも先にオン動作する構造を説明する。

図１（Ａ）及び（Ｂ）に示す如く、先ず、保護素子１では、Ｐ型の拡散層６とＮ型の拡散層１０との離間距離Ｗ１は、Ｐ型の拡散層６とＮ型の拡散層９との離間距離Ｗ２よりも短くなる。この構造により、保護素子１のアバランシェ電圧は、Ｐ型の拡散層６とＮ型の拡散層１０とのＰＮダイオードＤ１のアバランシェ電圧となる。

ここで、保護素子１での離間距離Ｗ２は、ＮＰＮトランジスタ１１におけるＰ型の拡散層１３とＮ型の拡散層１６との離間距離Ｗ４と、実質、同一となる。上述したように、Ｐ型の拡散層６とＰ型の拡散層１３とは同一工程にて形成され、Ｎ型の拡散層９とＮ型の拡散層１６とは同一工程にて形成される。そのため、それぞれの形成工程にて、マスクずれが発生した場合でも、そのマスクずれ幅も等しく、離間距離Ｗ２、Ｗ４は、実質、同一となる。

つまり、保護素子１のアバランシェ電圧が、ＰＮダイオードＤ１のアバランシェ電圧となることで、保護素子１は、ＮＰＮトランジスタ１１よりも先にオン動作する。そして、Ｎ型の拡散層１０は、ＮＰＮトランジスタ１１のベース−コレクタ領域間のＰＮ接合領域が、アバランシェ降伏を開始する前に、保護素子１内にアバランシェ降伏を起こすための拡散層である。

次に、保護素子１は、Ｎ型の拡散層８、Ｐ型の拡散層６、７及びＮ型の埋込層５（Ｎ型のエピタキシャル層３を含む）から構成される寄生ＮＰＮトランジスタＴｒ１を有する。そして、上記ＰＮダイオードＤ１がアバランシェ降伏し、Ｐ型の拡散層６にアバランシェ電流が流れ込むことで、寄生ＮＰＮトランジスタＴｒ１がオン動作する。このとき、Ｎ型の拡散層１０とＰ型の拡散層７との間にＮ型の拡散層８が配置されることで、アバランシェ電流は、Ｎ型の拡散層８下方のＰ型の拡散層６を電流経路とする。そして、Ｎ型の拡散層８の拡散幅Ｗ３を広げることで、寄生ＮＰＮトランジスタＴｒ１のベース領域での電位降下が大きくなり、寄生ＮＰＮトランジスタＴｒ１の応答性が速くなる。その結果、過電圧により発生するアバランシェ電流は、保護素子１を介して電源ラインへと引き抜くことができ、ＮＰＮトランジスタ１１が保護される。

次に、保護素子１では、Ｎ型の拡散層９は、Ｎ型の埋込層５と連結し、Ｎ型の拡散層９上には、ＮＰＮトランジスタ１１のコレクタ電極と電気的に接続する電極（図示せず）が形成される。一方、Ｎ型の拡散層１０上には、電極が形成されず、Ｎ型の拡散層１０はフローティング拡散層となる。この構造により、保護素子１では、アバランシェ降伏を起こす拡散層と発生したアバランシェ電流を流す拡散層とが、異なる拡散層となる。そして、保護素子１にて発生するアバランシェ電流は、Ｎ型の埋込層５を経由し、Ｎ型の拡散層９から引き抜かれる。その結果、アバランシェ電流によりエピタキシャル層３表面が熱破壊することが防止される。その一方、アバランシェ電流がエピタキシャル層３深部を流れることで、放熱領域も増大し、保護素子１が熱破壊することが防止される。

尚、Ｎ型の拡散層１０は、フローティング拡散層となるが、Ｎ型の拡散層９やエピタキシャル層３を介してＮＰＮトランジスタ１１のコレクタ電位と、実質、同等な電位が印加される。そして、上述したように、保護素子１内のＰＮダイオードＤ１は、出力端子に過電圧が印加された際に、確実にアバランシェ降伏が起こる。

図４では、横軸に保護素子及びＮＰＮトランジスタに印加される電圧を示し、縦軸に保護素子及びＮＰＮトランジスタに流れる電流を示す。そして、実線は保護素子を示し、点線はＮＰＮトランジスタを示す。

図示の如く、保護素子１では、Ａ点における電圧にてアバランシェ降伏が起こり、アバランシェ電流が発生する。一方、ＮＰＮトランジスタ１１では、Ｂ地点における電圧にてアバランシェ降伏が起こり、アバランシェ電流が発生する。上述したように、離間距離Ｗ１（図１参照）＜Ｗ２（図１参照）の関係を満たすように、Ｎ型の拡散層１０が配置されることで、保護素子１がＮＰＮトランジスタ１１よりも先にアバランシェ降伏する。尚、Ｎ型の拡散層９とＮ型の拡散層１０とは、実質、その不純物濃度が同じである。

次に、保護素子１では、Ｃ点における電圧にて、保護素子１内の上記寄生ＮＰＮトランジスタＴｒ１がオン動作する。上述したように、保護素子１では、Ｎ型の拡散層８の拡散幅Ｗ３（図１参照）を広げることで、電流経路が長くなり寄生抵抗が大きくなり、ベース領域での電位降下が大きくなる。そして、保護素子１内の寄生ＮＰＮトランジスタＴｒ１の応答性が向上することで、アバランシェ電流は速やかに保護素子１を経由し、電源ラインへと流れる。つまり、Ｎ型の拡散層８の拡散幅Ｗ３により寄生ＮＰＮトランジスタＴｒ１の応答性が調整され、より確実にＮＰＮトランジスタ１１が過電圧から保護される。

更に、保護素子１内の寄生ＮＰＮトランジスタＴｒ１では、コレクタ領域であるＮ型の埋込層５、Ｎ型の拡散層９にて伝導度変調が起こり、寄生抵抗が大幅に低減し、電流能力が向上する。つまり、保護素子１内の寄生ＮＰＮトランジスタＴｒ１が動作することで、アバランシェ電流が電源ラインへと流入する能力が向上する。

尚、本実施の形態では、Ｎ型の拡散層９が、Ｐ型の拡散層６に対し１側辺側に配置される構造について説明したが、この構造に限定するものではない。例えば、Ｎ型の拡散層９が、Ｐ型の拡散層６を囲むように一環状に配置される構造でもよい。この構造では、寄生ＮＰＮトランジスタＴｒ１の電流経路が増大し、寄生ＮＰＮトランジスタＴｒ１の電流能力が更に向上する。また、寄生ＮＰＮトランジスタＴｒ１の電流経路が増大することで、放熱領域も増大する。

また、本実施の形態では、Ｐ型の拡散層６、１３、Ｐ型の拡散層７、１４、Ｎ型の拡散層８、１５及びＮ型の拡散層９、１６が、それぞれ同一工程で形成される場合について説明したが、この場合に限定するものではない。出力端子に過電圧が印加された場合に、保護素子１がＮＰＮトランジスタ１１よりも先にオン動作すれば良く、必ずしも上記拡散層は、同一工程にて形成される必要はない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の第２の実施の形態である半導体装置について、図５及び図６を参照し説明する。図５は、本実施の形態における保護素子を説明するための図であり、図６に示すＢ−Ｂ線方向の断面図である。図６は、本実施の形態における保護素子を説明するための平面図である。尚、第２の実施の形態では、第１の実施の形態に対して保護素子のレイアウトが異なるが、図５及び図６に示す保護素子は、第１の実施の形態の図１（Ｂ）に示すＮＰＮトランジスタを保護する素子であり、適宜、図１〜図４の説明を参照するものとする。

先ず、図５に示す如く、保護素子３１は、ＮＰＮトランジスタの構造を利用して形成される。尚、保護素子３１は、図１（Ｂ）に示すＮＰＮトランジスタ１１と共用工程にて形成されるため、適宜、図１（Ｂ）を用いて説明する。

Ｐ型の単結晶シリコン基板３２上には、Ｎ型のエピタキシャル層３３が形成される。尚、本実施の形態では、基板３２上に１層のエピタキシャル層３３が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層３３は、分離領域３４により複数の素子形成領域に区分される。そして、分離領域３４は、Ｐ型の埋込層３４ＡとＰ型の拡散層３４Ｂから構成される。エピタキシャル層３３表面からの拡散層３４Ｂの拡散深さ（這い下がり幅）は、基板３２表面からの埋込層３４Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域３４の形成領域を狭めることができる。

Ｎ型の埋込層３５が、基板３２及びエピタキシャル層３３の両領域に渡り形成される。Ｎ型の埋込層３５は、ＮＰＮトランジスタ１１のＮ型の埋込層１２と同一工程で形成される。

Ｎ型の拡散層３６が、エピタキシャル層３３に形成される。そして、Ｎ型の拡散層３６は、ＮＰＮトランジスタ１１のベース−コレクタ領域間のＰＮ接合領域がアバランシェ降伏を開始する前に、保護素子３１内にアバランシェ降伏を起こすための拡散層である。

Ｐ型の拡散層３７が、Ｎ型の拡散層３６を囲むように、エピタキシャル層３３に形成される。Ｐ型の拡散層３７は、ＮＰＮトランジスタ１１のベース領域としてのＰ型の拡散層１３と同一工程で形成される。尚、Ｐ型の拡散層３７には、Ｐ型の拡散層３８が重畳して形成される。そして、Ｐ型の拡散層３８も、ＮＰＮトランジスタ１１のベース導出領域としてのＰ型の拡散層１４と同一工程で形成される。

Ｎ型の拡散層３９が、Ｎ型の拡散層３６を囲むように、Ｐ型の拡散層３７に形成される。Ｎ型の拡散層３９は、ＮＰＮトランジスタ１１のエミッタ領域としてのＮ型の拡散層１５と同一工程で形成される。

Ｎ型の拡散層４０が、エピタキシャル層３３に形成され、Ｎ型の埋込層３５と連結する。Ｎ型の拡散層４０は、ＮＰＮトランジスタ１１のコレクタ領域としてのＮ型の拡散層１６と同一工程で形成される。

図示していないが、エピタキシャル層３３上には、ＢＰＳＧ膜、ＳＯＧ膜等の絶縁層が形成される。

次に、図６では、保護素子３１の平面図を示す。実線４１、４２により囲まれる領域は、分離領域３４を示し、実線４２により囲まれた領域が保護素子３１の形成領域となる。実線４３により囲まれた領域は、Ｎ型の拡散層３６を示す。そして、点線４４、４５により囲まれた領域は、ＮＰＮトランジスタ１１のベース領域に対応するＰ型の拡散層３７を示し、Ｎ型の拡散層３６の周囲に一環状に形成される。

実線４６、４７により囲まれる領域は、ＮＰＮトランジスタ１１のエミッタ領域に対応するＮ型の拡散層３９を示す。実線４８、４９により囲まれる領域は、ＮＰＮトランジスタ１１のベース導出領域に対応するＰ型の拡散層３８を示す。そして、Ｎ型の拡散層３９及びＰ型の拡散層３８は、それぞれＮ型の拡散層３６の周囲に一環状に形成される。

次に、Ｐ型の拡散層３８は、Ｐ型の拡散層３７に電位を印加するための拡散層であり、電極と接続する領域である。そして、Ｎ型の拡散層３９は、Ｐ型の拡散層３８とＮ型の拡散層３６との間に配置される。この構造により、保護素子で発生したアバランシェ電流は、Ｎ型の拡散層３９下方のＰ型の拡散層３７を流れる。そして、Ｎ型の拡散層３９の拡散幅Ｗ７により、この電流経路での電位降下域を調整できる。尚、詳細は後述するが、上記電位降下を大きくすることで、保護素子にてアバランシェ降伏が起こった後、バイポーラトランジスタ動作するまでの応答性が、向上される。

Ｎ型の拡散層３６とＰ型の拡散層３７とは、その全ての周囲において、実質、離間距離Ｗ５が等しくなる。この構造により、保護素子３１にて発生したアバランシェ電流は、実質、均等にＮ型の拡散層３９下方に位置するＰ型の拡散層３７を流れる。そして、上記電位降下が大きくなり、更に、上記応答性が向上される。

図５及び図６に示すように、保護素子３１は、ＰＮダイオードＤ２と寄生ＮＰＮトランジスタＴｒ２とから構成される。ＰＮダイオードＤ２は、Ｐ型の拡散層３７、３８とＮ型の拡散層３６（Ｎ型のエピタキシャル層３３含む）から構成される。寄生ＮＰＮトランジスタＴｒ２は、Ｎ型の拡散層３９、Ｐ型の拡散層３７、３８及びＮ型の埋込層３５（Ｎ型のエピタキシャル層３３を含む）から構成される。第１の実施の形態の図３にて上述したように、保護素子３１は、電源ライン（Ｖｃｃ）とグランド（ＧＮＤ）との間に接続されたＮＰＮトランジスタ１１（図１（Ｂ）参照）を過電圧から保護する。そのため、保護素子３１のＮ型の拡散層４０は電源ラインと接続し、Ｐ型の拡散層３８及びＮ型の拡散層３９は出力端子と接続する。その結果、電源ラインと出力端子との間に、保護素子３１とＮＰＮトランジスタ１１とが並列接続する。

以下に、出力端子に過電圧が印加された場合に、保護素子３１がＮＰＮトランジスタ１１よりも先にオン動作する構造を説明する。

先ず、第１の実施の形態と同様に、保護素子３１のアバランシェ電圧は、実質、ＰＮダイオードＤ２のアバランシェ電圧となる。そして、離間距離Ｗ５＜離間距離Ｗ４（図１（Ｂ参照））の関係より、保護素子３１は、ＮＰＮトランジスタ１１よりも先にオン動作する。

次に、保護素子３１では、上記ＰＮダイオードＤ２がアバランシェ降伏し、Ｐ型の拡散層３７にアバランシェ電流が流れ込むことで、寄生ＮＰＮトランジスタＴｒ２がオン動作する。上述したように、Ｎ型の拡散層３６とＰ型の拡散層３７との離間距離Ｗ５が、Ｎ型の拡散層３６の全周囲において、実質、等しくなることで、寄生ＮＰＮトランジスタＴｒ２のベース領域での電位降下が大きくなる。その結果、寄生ＮＰＮトランジスタＴｒ２の応答性が速くなり、アバランシェ電流は、速やかに保護素子３１を介して電源ラインへと引き抜かれ、ＮＰＮトランジスタ１１が保護される。

次に、保護素子３１では、第１の実施の形態と同様に、Ｎ型の拡散層３６はフローティング拡散層となり、Ｎ型の拡散層４０は、ＮＰＮトランジスタ１１のコレクタ電極と電気的に接続する。この構造により、保護素子３１にて発生するアバランシェ電流は、Ｎ型の埋込層３５を経由し、Ｎ型の拡散層４０から引き抜かれる。その結果、アバランシェ電流によりエピタキシャル層３３表面が熱破壊することが防止される。その一方、アバランシェ電流がエピタキシャル層３３深部を流れることで、放熱領域も増大し、保護素子３１が熱破壊することが防止される。

次に、図４に示すように第１の実施の形態と同様に、保護素子３１内の寄生ＮＰＮトランジスタＴｒ２では、コレクタ領域であるＮ型の埋込層３５、Ｎ型の拡散層４０にて伝導度変調し、寄生抵抗が大幅に低減し、電流能力が向上する。つまり、保護素子３１内の寄生ＮＰＮトランジスタＴｒ２が動作することで、アバランシェ電流が電源ラインへと流入する能力が向上する。

尚、本実施の形態では、Ｎ型の拡散層４０が、Ｐ型の拡散層３７に対し１側辺側に配置される構造について説明したが、この構造に限定するものではない。例えば、Ｎ型の拡散層４０が、Ｐ型の拡散層３７を囲むように一環状に配置される構造でもよい。この構造では、寄生ＮＰＮトランジスタＴｒ２の電流経路が増大し、寄生ＮＰＮトランジスタＴｒ２の電流能力が更に向上する。また、寄生ＮＰＮトランジスタＴｒ２の電流経路が増大することで、放熱領域も増大する。

また、本実施の形態では、Ｐ型の拡散層１３、３７、Ｐ型の拡散層１４、３８、Ｎ型の拡散層１５、３９及びＮ型の拡散層１６、４０が、それぞれ同一工程で形成される場合について説明したが、この場合に限定するものではない。出力端子に過電圧が印加された場合に、保護素子３１がＮＰＮトランジスタ１１よりも先にオン動作すれば良く、必ずしも上記拡散層は、同一工程にて形成される必要はない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の実施の形態における半導体装置を説明するための平面図である。 本発明の実施の形態における半導体装置を説明するための回路図である。 本発明の実施の形態における半導体装置を説明するための図である。 本発明の実施の形態における半導体装置を説明するための断面図である。 本発明の実施の形態における半導体装置を説明するための平面図である。 従来の実施の形態における半導体装置を説明するための断面図である。 従来の実施の形態における半導体装置を説明するための断面図である。

符号の説明

１ 保護素子
１０ Ｎ型の拡散層
１１ ＮＰＮトランジスタ
３１ 保護素子
３６ Ｎ型の拡散層

Claims (9)

1. ＮＰＮトランジスタと、前記ＮＰＮトランジスタと並列接続し、前記ＮＰＮトランジスタを過電圧から保護する保護素子とを有する半導体装置において、
   前記保護素子は、前記ＮＰＮトランジスタのベース拡散層と同一導電型の第１の拡散層と、
   前記第１の拡散層に形成され、前記ＮＰＮトランジスタのエミッタ拡散層と同一導電型の第２の拡散層と、
   前記第１の拡散層の周囲に形成され、前記ＮＰＮトランジスタのコレクタ拡散層と同一導電型の第３の拡散層と、
   前記第１の拡散層の周囲に形成され、前記ＮＰＮトランジスタのコレクタ拡散層と同一導電型のアバランシェ拡散層とを有し、
   前記アバランシェ拡散層は、前記第３の拡散層よりも前記第１の拡散層の近傍に配置され、前記アバランシェ拡散層と前記第１の拡散層への電極接続領域との間には、前記第２の拡散層が配置されることを特徴とする半導体装置。
2. 前記第３の拡散層は、前記ＮＰＮトランジスタのコレクタ電極と電気的に接続し、前記アバランシェ拡散層は、フローティング拡散層であり、
   第１の拡散層と第２の拡散層とはショートし、前記ＮＰＮトランジスタのベース電極と電気的に接続することを特徴とする請求項１に記載の半導体装置。
3. 前記保護素子は、前記ＮＰＮトランジスタのコレクタ埋込層と同一導電型の埋込層を有し、
   前記第３の拡散層は、前記埋込層と接続することを特徴とする請求項２に記載の半導体装置。
4. 前記保護素子は、分離領域に区画された領域内に形成され、前記分離領域は上部拡散層と、下部埋込層が連結して成り、
   前記上部拡散層は、前記下部埋込層よりも深さ方向への拡散幅が浅いことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
5. ＮＰＮトランジスタと、前記ＮＰＮトランジスタと並列接続し、前記ＮＰＮトランジスタを過電圧から保護する保護素子とを有する半導体装置において、
   前記保護素子は、前記ＮＰＮトランジスタのベース拡散層と同一導電型の第１の拡散層と、
   前記第１の拡散層に形成され、前記ＮＰＮトランジスタのエミッタ拡散層と同一導電型の第２の拡散層と、
   前記第１の拡散層の周囲に形成され、前記ＮＰＮトランジスタのコレクタ拡散層と同一導電型の第３の拡散層と、
   前記第１の拡散層の周囲に形成され、前記ＮＰＮトランジスタのコレクタ拡散層と同一導電型のアバランシェ拡散層とを有し、
   前記第１の拡散層及び前記第２の拡散層は、前記アバランシェ拡散層を囲むように配置され、
   前記アバランシェ拡散層は、前記第３の拡散層よりも前記第１の拡散層の近傍に配置され、前記アバランシェ拡散層と前記第１の拡散層への電極接続領域との間には、前記第２の拡散層が配置されることを特徴とする半導体装置。
6. 前記第１の拡散層は、前記アバランシェ拡散層との離間距離が同一となるように、前記アバランシェ拡散層の周囲に配置されることを特徴とする請求項５に記載の半導体装置。
7. 前記第３の拡散層は、前記ＮＰＮトランジスタのコレクタ電極と電気的に接続し、前記アバランシェ拡散層は、フローティング拡散層であり、
   第１の拡散層と第２の拡散層とはショートし、前記ＮＰＮトランジスタのベース電極と電気的に接続することを特徴とする請求項５または請求項６に記載の半導体装置。
8. 前記保護素子は、前記ＮＰＮトランジスタのコレクタ埋込層と同一導電型の埋込層を有し、
   前記第３の拡散層は、前記埋込層と接続することを特徴とする請求項７に記載の半導体装置。
9. 前記保護素子は、分離領域に区画された領域内に形成され、前記分離領域は上部拡散層と、下部埋込層が連結して成り、
   前記上部拡散層は、前記下部埋込層よりも深さ方向への拡散幅が浅いことを特徴とする請求項５から請求項８のいずれか１項に記載の半導体装置。

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