JP2010086989A - 半導体装置 - Google Patents
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Abstract
【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子1とNPNトランジスタ11との構成の一部を共用する。そして、保護素子1では、N型の拡散層10とP型の拡散層6との離間距離W1が、N型の拡散層9とP型の拡散層6との離間距離W2よりも短くなる。この構造により、出力端子に過電圧が印加された際に、NPNトランジスタ11よりも保護素子1の方が先にオン動作し、過電圧からNPNトランジスタ11が保護される。
【選択図】図1
【解決手段】本発明の半導体装置では、保護素子1とNPNトランジスタ11との構成の一部を共用する。そして、保護素子1では、N型の拡散層10とP型の拡散層6との離間距離W1が、N型の拡散層9とP型の拡散層6との離間距離W2よりも短くなる。この構造により、出力端子に過電圧が印加された際に、NPNトランジスタ11よりも保護素子1の方が先にオン動作し、過電圧からNPNトランジスタ11が保護される。
【選択図】図1
Description
本発明は、ESD(Electrostatic Discharge)サージ等の過電圧による破壊を防止する保護素子を有する半導体装置に関する。
従来の半導体装置の一実施例として、下記の保護素子が知られている。図7は、従来の半導体装置を説明するための断面図である。
図示の如く、NPNトランジスタ51の形成領域内には、分離領域52、53を利用して保護素子が形成される。具体的には、P型の半導体基板54上にN型のエピタキシャル層55が形成される。エピタキシャル層55には、ベース領域としてのP型の拡散層56及びコレクタ領域としてのN型の拡散層57が形成される。そして、P型の拡散層56には、エミッタ領域としてのN型の拡散層58及びベース導出領域としてのP型の拡散層59が形成される。一方、分離領域52、53では、N型の拡散層60、61が、P型の拡散層62、63とその一部が重畳するように形成される。そして、P型の拡散層64、65が、N型の拡散層60、61とその一部が重畳するように形成される。
この構造により、NPNトランジスタ51の周囲には、分離領域52、53を利用した、保護素子としてのPNPトランジスタが形成される。そして、P型の拡散層64、65は、P型の拡散層56、59と、実質、同電位となり、N型の拡散層60、61とN型の拡散層57とは、エピタキシャル層55を介して、実質、同電位となる。その結果、P型の拡散層64、65の不純物濃度が、P型の拡散層56の不純物濃度よりも高濃度となることで、NPNトランジスタ51のPN接合領域66よりも保護素子内のPN接合領域67、68の方が先にブレークダウンする。そして、NPNトランジスタ51が、ESDサージから保護される(例えば、特許文献1参照。)。
また、図8は、NPNトランジスタの構造を利用した、保護素子用のダイオードの断面図である。
図示の如く、ダイオード71では、NPNトランジスタのエミッタ領域としてのN型の拡散層72とNPNトランジスタのベース領域としてのP型の拡散層73、74とがショートされ、アノード領域として用いられる。一方、NPNトランジスタ71のコレクタ領域としてのN型の拡散層75がカソード領域として用いられる。そして、ダイオード71が、被保護素子としてのNPNトランジスタ(図示せず)と並列接続することで、ESDサージ等の過電圧から被保護素子としてのNPNトランジスタを保護する。
特開2007−294613号公報(第5−7頁、第1図)
従来の半導体装置では、被保護素子であるNPNトランジスタ51をESDサージ等の過電圧から保護するために、NPNトランジスタ51の周囲に分離領域52、53を利用した保護素子が形成される。そして、保護素子内のPN接合領域67、68が、被保護素子内のPN接合領域66よりも先にアバランシェ降伏するように、N型の拡散層60、61及びP型の拡散層64、65の不純物濃度等が調整される。
しかしながら、従来の半導体装置では、P型の拡散層56とP型の拡散層64、65とは、別工程、別条件にて形成される。同様に、N型の拡散層60、61は、NPNトランジスタ51を構成する拡散層とは、別工程、別条件にて形成される。そのため、N型の拡散層60、61及びP型の拡散層64、65を形成する際のマスクずれや熱拡散時間のずれ等の製造条件のばらつきにより、PN接合領域66の接合耐圧とPN接合領域67、68の接合耐圧との差が小さくなり、または、同等となる場合もある。この場合には、ESDサージによりNPNトランジスタ51にアバランシェ電流が流れ、NPNトランジスタ51が破壊されるという問題がある。
また、従来の半導体装置では、ダイオード71内のPN接合領域76は、被保護素子内のPN接合領域(ベース−コレクタ領域間のPN接合領域)よりも先にアバランシェ降伏する。そして、PN接合領域76のアバランシェ電圧は、P型の拡散層73とN型の拡散層75との離間距離、それらの拡散層の不純物濃度等に起因する。この構造により、ダイオード71にて発生したアバランシェ電流は、P型の拡散層73、74とN型の拡散層75間のエピタキシャル層77表面を流れる。そして、エピタキシャル層77表面では、アバランシェ電流により発生する熱の放熱性が悪く、エピタキシャル層77表面が熱破壊するという問題がある
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、NPNトランジスタと、前記NPNトランジスタと並列接続し、前記NPNトランジスタを過電圧から保護する保護素子とを有する半導体装置において、前記保護素子は、前記NPNトランジスタのベース拡散層と同一導電型の第1の拡散層と、前記第1の拡散層に形成され、前記NPNトランジスタのエミッタ拡散層と同一導電型の第2の拡散層と、前記第1の拡散層の周囲に形成され、前記NPNトランジスタのコレクタ拡散層と同一導電型の第3の拡散層と、前記第1の拡散層の周囲に形成され、前記NPNトランジスタのコレクタ拡散層と同一導電型のアバランシェ拡散層とを有し、前記アバランシェ拡散層は、前記第3の拡散層よりも前記第1の拡散層の近傍に配置され、前記アバランシェ拡散層と前記第1の拡散層への電極接続領域との間には、前記第2の拡散層が配置されることを特徴とする。従って、本発明では、製造条件のばらつきにより、被保護素子としてのNPNトランジスタと保護素子とのアバランシェ電圧が、ばらつき難い構造が実現される。
本発明では、保護素子の構造の一部は、被保護素子と構造の一部と同等な構造となる。この構造により、保護素子と被保護素子とのアバランシェ電圧のばらつきが低減し、被保護素子が過電圧により破壊されることが防止される。
また、本発明では、保護素子内の寄生トランジスタのベース領域での寄生抵抗が、調整されることで、保護素子でのバイポーラトランジスタ動作の応答性が向上される。
また、本発明では、保護素子の電流経路が、半導体層の深部となることで、放熱領域が増大し、保護素子が熱破壊することが防止される。
また、本発明では、保護素子がバイポーラトランジスタ動作することで、保護素子での電流能力が向上される。
また、本発明では、保護素子での電流経路が、素子形成領域に一環状に配置されることで、電流集中により保護素子が破壊されることが防止される。
以下に、本発明の第1の実施の形態である半導体装置について、図1〜図4を参照し説明する。図1(A)は、本実施の形態における保護素子を説明するための図であり、図2に示すA−A線方向の断面図である。図1(B)は、本実施の形態における被保護素子であるNPNトランジスタを説明するための断面図である。図2は、本実施の形態における保護素子を説明するための平面図である。図3は、本実施の形態における保護素子を組み込んだ回路を説明するための図である。図4は、本実施の形態にける保護素子の特性を説明するための図である。
先ず、図1(A)に示す如く、保護素子1は、NPNトランジスタの構造を利用して形成される。尚、保護素子1は、図1(B)に示すNPNトランジスタ11と共用工程にて形成されるため、適宜、図1(B)を用いて説明する。
P型の単結晶シリコン基板2上には、N型のエピタキシャル層3が形成される。尚、本実施の形態では、基板2上に1層のエピタキシャル層3が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層3は、分離領域4により複数の素子形成領域に区分される。そして、分離領域4は、P型の埋込層4AとP型の拡散層4Bから構成される。エピタキシャル層3表面からの拡散層4Bの拡散深さ(這い下がり幅)は、基板2表面からの埋込層4Aの拡散深さ(這い上がり幅)よりも浅くなり、分離領域4の形成領域を狭めることができる。
N型の埋込層5が、基板2及びエピタキシャル層4の両領域に渡り形成される。N型の埋込層5は、NPNトランジスタ11のN型の埋込層12と同一工程で形成される。そして、N型の埋込層5とN型の埋込層12との不純物濃度プロファイルや拡散層の這い上がり幅等は、実質、同一条件となる。
P型の拡散層6が、エピタキシャル層3に形成される。P型の拡散層6は、NPNトランジスタ11のベース領域としてのP型の拡散層13と同一工程で形成される。そのため、P型の拡散層6とP型の拡散層13との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。尚、P型の拡散層6には、P型の拡散層7が重畳して形成される。そして、P型の拡散層7も、NPNトランジスタ11のベース導出領域としてのP型の拡散層14と同一工程で形成される。
N型の拡散層8が、P型の拡散層6に形成される。N型の拡散層8は、NPNトランジスタ11のエミッタ領域としてのN型の拡散層15と同一工程で形成される。そのため、N型の拡散層8とN型の拡散層15との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。
N型の拡散層9が、エピタキシャル層3に形成され、N型の埋込層5と連結する。N型の拡散層9は、NPNトランジスタ11のコレクタ領域としてのN型の拡散層16と同一工程で形成される。そのため、N型の拡散層9とN型の拡散層16との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。
N型の拡散層10が、エピタキシャル層3に形成される。そして、図示していないが、エピタキシャル層3上には、BPSG膜、SOG膜等の絶縁層が形成される。
次に、図2では、保護素子1の平面図を示す。実線17、18により囲まれる領域は、分離領域4を示し、実線18により囲まれる領域が保護素子1の形成領域となる。点線19により囲まれる領域は、NPNトランジスタ11のベース領域に対応するP型の拡散層6を示す。そして、実線20により囲まれる領域は、NPNトランジスタ11のエミッタ領域に対応するN型の拡散層8を示す。実線21により囲まれる領域は、NPNトランジスタ11のベース導出領域に対応するP型の拡散層7を示す。実線22により囲まれる領域は、N型の拡散層10を示し、実線23により囲まれる領域は、NPNトランジスタ11のコレクタ領域に対応するN型の拡散層9を示す。
次に、図3に示すように、電源ライン(Vcc)とグランド(GND)との間にNPNトランジスタ11が接続し、そのNPNトランジスタ11をESDサージ等の過電圧から保護するために、電源ラインと出力端子との間に保護素子1が接続する回路の一例を示す。尚、詳細は後述するが、保護素子1は、PNダイオードD1と寄生NPNトランジスタTr1とにより構成される。
具体的には、NPNトランジスタ11のコレクタ電極が電源ラインに接続し、エミッタ電極がグランドに接続する。一方、保護素子1のN型の拡散層9(図1(A)参照)は電源ラインと接続し、P型の拡散層7(図1(A)参照)及びN型の拡散層8(図1(A)参照)は出力端子と接続する。その結果、電源ラインと出力端子との間に、保護素子1とNPNトランジスタ11とが並列接続する。この回路により、出力端子に過電圧が印加されると、保護素子1がNPNトランジスタ11より先に動作し、過電圧により発生するアバランシェ電流の大部分が保護素子1から電源ラインへと流出する。そして、過電圧に起因するNPNトランジスタ11のベース−コレクタ領域間のPN接合領域の破壊が防止される。尚、本実施の形態では、過電圧としてはESDサージの他に、例えば、ブラウン間内の放電時やモーター負荷等のL負荷ターンオフ時に発生する過電圧等がある。
以下に、出力端子に過電圧が印加された場合に、保護素子1がNPNトランジスタ11よりも先にオン動作する構造を説明する。
図1(A)及び(B)に示す如く、先ず、保護素子1では、P型の拡散層6とN型の拡散層10との離間距離W1は、P型の拡散層6とN型の拡散層9との離間距離W2よりも短くなる。この構造により、保護素子1のアバランシェ電圧は、P型の拡散層6とN型の拡散層10とのPNダイオードD1のアバランシェ電圧となる。
ここで、保護素子1での離間距離W2は、NPNトランジスタ11におけるP型の拡散層13とN型の拡散層16との離間距離W4と、実質、同一となる。上述したように、P型の拡散層6とP型の拡散層13とは同一工程にて形成され、N型の拡散層9とN型の拡散層16とは同一工程にて形成される。そのため、それぞれの形成工程にて、マスクずれが発生した場合でも、そのマスクずれ幅も等しく、離間距離W2、W4は、実質、同一となる。
つまり、保護素子1のアバランシェ電圧が、PNダイオードD1のアバランシェ電圧となることで、保護素子1は、NPNトランジスタ11よりも先にオン動作する。そして、N型の拡散層10は、NPNトランジスタ11のベース−コレクタ領域間のPN接合領域が、アバランシェ降伏を開始する前に、保護素子1内にアバランシェ降伏を起こすための拡散層である。
次に、保護素子1は、N型の拡散層8、P型の拡散層6、7及びN型の埋込層5(N型のエピタキシャル層3を含む)から構成される寄生NPNトランジスタTr1を有する。そして、上記PNダイオードD1がアバランシェ降伏し、P型の拡散層6にアバランシェ電流が流れ込むことで、寄生NPNトランジスタTr1がオン動作する。このとき、N型の拡散層10とP型の拡散層7との間にN型の拡散層8が配置されることで、アバランシェ電流は、N型の拡散層8下方のP型の拡散層6を電流経路とする。そして、N型の拡散層8の拡散幅W3を広げることで、寄生NPNトランジスタTr1のベース領域での電位降下が大きくなり、寄生NPNトランジスタTr1の応答性が速くなる。その結果、過電圧により発生するアバランシェ電流は、保護素子1を介して電源ラインへと引き抜くことができ、NPNトランジスタ11が保護される。
次に、保護素子1では、N型の拡散層9は、N型の埋込層5と連結し、N型の拡散層9上には、NPNトランジスタ11のコレクタ電極と電気的に接続する電極(図示せず)が形成される。一方、N型の拡散層10上には、電極が形成されず、N型の拡散層10はフローティング拡散層となる。この構造により、保護素子1では、アバランシェ降伏を起こす拡散層と発生したアバランシェ電流を流す拡散層とが、異なる拡散層となる。そして、保護素子1にて発生するアバランシェ電流は、N型の埋込層5を経由し、N型の拡散層9から引き抜かれる。その結果、アバランシェ電流によりエピタキシャル層3表面が熱破壊することが防止される。その一方、アバランシェ電流がエピタキシャル層3深部を流れることで、放熱領域も増大し、保護素子1が熱破壊することが防止される。
尚、N型の拡散層10は、フローティング拡散層となるが、N型の拡散層9やエピタキシャル層3を介してNPNトランジスタ11のコレクタ電位と、実質、同等な電位が印加される。そして、上述したように、保護素子1内のPNダイオードD1は、出力端子に過電圧が印加された際に、確実にアバランシェ降伏が起こる。
図4では、横軸に保護素子及びNPNトランジスタに印加される電圧を示し、縦軸に保護素子及びNPNトランジスタに流れる電流を示す。そして、実線は保護素子を示し、点線はNPNトランジスタを示す。
図示の如く、保護素子1では、A点における電圧にてアバランシェ降伏が起こり、アバランシェ電流が発生する。一方、NPNトランジスタ11では、B地点における電圧にてアバランシェ降伏が起こり、アバランシェ電流が発生する。上述したように、離間距離W1(図1参照)<W2(図1参照)の関係を満たすように、N型の拡散層10が配置されることで、保護素子1がNPNトランジスタ11よりも先にアバランシェ降伏する。尚、N型の拡散層9とN型の拡散層10とは、実質、その不純物濃度が同じである。
次に、保護素子1では、C点における電圧にて、保護素子1内の上記寄生NPNトランジスタTr1がオン動作する。上述したように、保護素子1では、N型の拡散層8の拡散幅W3(図1参照)を広げることで、電流経路が長くなり寄生抵抗が大きくなり、ベース領域での電位降下が大きくなる。そして、保護素子1内の寄生NPNトランジスタTr1の応答性が向上することで、アバランシェ電流は速やかに保護素子1を経由し、電源ラインへと流れる。つまり、N型の拡散層8の拡散幅W3により寄生NPNトランジスタTr1の応答性が調整され、より確実にNPNトランジスタ11が過電圧から保護される。
更に、保護素子1内の寄生NPNトランジスタTr1では、コレクタ領域であるN型の埋込層5、N型の拡散層9にて伝導度変調が起こり、寄生抵抗が大幅に低減し、電流能力が向上する。つまり、保護素子1内の寄生NPNトランジスタTr1が動作することで、アバランシェ電流が電源ラインへと流入する能力が向上する。
尚、本実施の形態では、N型の拡散層9が、P型の拡散層6に対し1側辺側に配置される構造について説明したが、この構造に限定するものではない。例えば、N型の拡散層9が、P型の拡散層6を囲むように一環状に配置される構造でもよい。この構造では、寄生NPNトランジスタTr1の電流経路が増大し、寄生NPNトランジスタTr1の電流能力が更に向上する。また、寄生NPNトランジスタTr1の電流経路が増大することで、放熱領域も増大する。
また、本実施の形態では、P型の拡散層6、13、P型の拡散層7、14、N型の拡散層8、15及びN型の拡散層9、16が、それぞれ同一工程で形成される場合について説明したが、この場合に限定するものではない。出力端子に過電圧が印加された場合に、保護素子1がNPNトランジスタ11よりも先にオン動作すれば良く、必ずしも上記拡散層は、同一工程にて形成される必要はない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の第2の実施の形態である半導体装置について、図5及び図6を参照し説明する。図5は、本実施の形態における保護素子を説明するための図であり、図6に示すB−B線方向の断面図である。図6は、本実施の形態における保護素子を説明するための平面図である。尚、第2の実施の形態では、第1の実施の形態に対して保護素子のレイアウトが異なるが、図5及び図6に示す保護素子は、第1の実施の形態の図1(B)に示すNPNトランジスタを保護する素子であり、適宜、図1〜図4の説明を参照するものとする。
先ず、図5に示す如く、保護素子31は、NPNトランジスタの構造を利用して形成される。尚、保護素子31は、図1(B)に示すNPNトランジスタ11と共用工程にて形成されるため、適宜、図1(B)を用いて説明する。
P型の単結晶シリコン基板32上には、N型のエピタキシャル層33が形成される。尚、本実施の形態では、基板32上に1層のエピタキシャル層33が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層33は、分離領域34により複数の素子形成領域に区分される。そして、分離領域34は、P型の埋込層34AとP型の拡散層34Bから構成される。エピタキシャル層33表面からの拡散層34Bの拡散深さ(這い下がり幅)は、基板32表面からの埋込層34Aの拡散深さ(這い上がり幅)よりも浅くなり、分離領域34の形成領域を狭めることができる。
N型の埋込層35が、基板32及びエピタキシャル層33の両領域に渡り形成される。N型の埋込層35は、NPNトランジスタ11のN型の埋込層12と同一工程で形成される。
N型の拡散層36が、エピタキシャル層33に形成される。そして、N型の拡散層36は、NPNトランジスタ11のベース−コレクタ領域間のPN接合領域がアバランシェ降伏を開始する前に、保護素子31内にアバランシェ降伏を起こすための拡散層である。
P型の拡散層37が、N型の拡散層36を囲むように、エピタキシャル層33に形成される。P型の拡散層37は、NPNトランジスタ11のベース領域としてのP型の拡散層13と同一工程で形成される。尚、P型の拡散層37には、P型の拡散層38が重畳して形成される。そして、P型の拡散層38も、NPNトランジスタ11のベース導出領域としてのP型の拡散層14と同一工程で形成される。
N型の拡散層39が、N型の拡散層36を囲むように、P型の拡散層37に形成される。N型の拡散層39は、NPNトランジスタ11のエミッタ領域としてのN型の拡散層15と同一工程で形成される。
N型の拡散層40が、エピタキシャル層33に形成され、N型の埋込層35と連結する。N型の拡散層40は、NPNトランジスタ11のコレクタ領域としてのN型の拡散層16と同一工程で形成される。
図示していないが、エピタキシャル層33上には、BPSG膜、SOG膜等の絶縁層が形成される。
次に、図6では、保護素子31の平面図を示す。実線41、42により囲まれる領域は、分離領域34を示し、実線42により囲まれた領域が保護素子31の形成領域となる。実線43により囲まれた領域は、N型の拡散層36を示す。そして、点線44、45により囲まれた領域は、NPNトランジスタ11のベース領域に対応するP型の拡散層37を示し、N型の拡散層36の周囲に一環状に形成される。
実線46、47により囲まれる領域は、NPNトランジスタ11のエミッタ領域に対応するN型の拡散層39を示す。実線48、49により囲まれる領域は、NPNトランジスタ11のベース導出領域に対応するP型の拡散層38を示す。そして、N型の拡散層39及びP型の拡散層38は、それぞれN型の拡散層36の周囲に一環状に形成される。
次に、P型の拡散層38は、P型の拡散層37に電位を印加するための拡散層であり、電極と接続する領域である。そして、N型の拡散層39は、P型の拡散層38とN型の拡散層36との間に配置される。この構造により、保護素子で発生したアバランシェ電流は、N型の拡散層39下方のP型の拡散層37を流れる。そして、N型の拡散層39の拡散幅W7により、この電流経路での電位降下域を調整できる。尚、詳細は後述するが、上記電位降下を大きくすることで、保護素子にてアバランシェ降伏が起こった後、バイポーラトランジスタ動作するまでの応答性が、向上される。
N型の拡散層36とP型の拡散層37とは、その全ての周囲において、実質、離間距離W5が等しくなる。この構造により、保護素子31にて発生したアバランシェ電流は、実質、均等にN型の拡散層39下方に位置するP型の拡散層37を流れる。そして、上記電位降下が大きくなり、更に、上記応答性が向上される。
図5及び図6に示すように、保護素子31は、PNダイオードD2と寄生NPNトランジスタTr2とから構成される。PNダイオードD2は、P型の拡散層37、38とN型の拡散層36(N型のエピタキシャル層33含む)から構成される。寄生NPNトランジスタTr2は、N型の拡散層39、P型の拡散層37、38及びN型の埋込層35(N型のエピタキシャル層33を含む)から構成される。第1の実施の形態の図3にて上述したように、保護素子31は、電源ライン(Vcc)とグランド(GND)との間に接続されたNPNトランジスタ11(図1(B)参照)を過電圧から保護する。そのため、保護素子31のN型の拡散層40は電源ラインと接続し、P型の拡散層38及びN型の拡散層39は出力端子と接続する。その結果、電源ラインと出力端子との間に、保護素子31とNPNトランジスタ11とが並列接続する。
以下に、出力端子に過電圧が印加された場合に、保護素子31がNPNトランジスタ11よりも先にオン動作する構造を説明する。
先ず、第1の実施の形態と同様に、保護素子31のアバランシェ電圧は、実質、PNダイオードD2のアバランシェ電圧となる。そして、離間距離W5<離間距離W4(図1(B参照))の関係より、保護素子31は、NPNトランジスタ11よりも先にオン動作する。
次に、保護素子31では、上記PNダイオードD2がアバランシェ降伏し、P型の拡散層37にアバランシェ電流が流れ込むことで、寄生NPNトランジスタTr2がオン動作する。上述したように、N型の拡散層36とP型の拡散層37との離間距離W5が、N型の拡散層36の全周囲において、実質、等しくなることで、寄生NPNトランジスタTr2のベース領域での電位降下が大きくなる。その結果、寄生NPNトランジスタTr2の応答性が速くなり、アバランシェ電流は、速やかに保護素子31を介して電源ラインへと引き抜かれ、NPNトランジスタ11が保護される。
次に、保護素子31では、第1の実施の形態と同様に、N型の拡散層36はフローティング拡散層となり、N型の拡散層40は、NPNトランジスタ11のコレクタ電極と電気的に接続する。この構造により、保護素子31にて発生するアバランシェ電流は、N型の埋込層35を経由し、N型の拡散層40から引き抜かれる。その結果、アバランシェ電流によりエピタキシャル層33表面が熱破壊することが防止される。その一方、アバランシェ電流がエピタキシャル層33深部を流れることで、放熱領域も増大し、保護素子31が熱破壊することが防止される。
次に、図4に示すように第1の実施の形態と同様に、保護素子31内の寄生NPNトランジスタTr2では、コレクタ領域であるN型の埋込層35、N型の拡散層40にて伝導度変調し、寄生抵抗が大幅に低減し、電流能力が向上する。つまり、保護素子31内の寄生NPNトランジスタTr2が動作することで、アバランシェ電流が電源ラインへと流入する能力が向上する。
尚、本実施の形態では、N型の拡散層40が、P型の拡散層37に対し1側辺側に配置される構造について説明したが、この構造に限定するものではない。例えば、N型の拡散層40が、P型の拡散層37を囲むように一環状に配置される構造でもよい。この構造では、寄生NPNトランジスタTr2の電流経路が増大し、寄生NPNトランジスタTr2の電流能力が更に向上する。また、寄生NPNトランジスタTr2の電流経路が増大することで、放熱領域も増大する。
また、本実施の形態では、P型の拡散層13、37、P型の拡散層14、38、N型の拡散層15、39及びN型の拡散層16、40が、それぞれ同一工程で形成される場合について説明したが、この場合に限定するものではない。出力端子に過電圧が印加された場合に、保護素子31がNPNトランジスタ11よりも先にオン動作すれば良く、必ずしも上記拡散層は、同一工程にて形成される必要はない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1 保護素子
10 N型の拡散層
11 NPNトランジスタ
31 保護素子
36 N型の拡散層
10 N型の拡散層
11 NPNトランジスタ
31 保護素子
36 N型の拡散層
Claims (9)
- NPNトランジスタと、前記NPNトランジスタと並列接続し、前記NPNトランジスタを過電圧から保護する保護素子とを有する半導体装置において、
前記保護素子は、前記NPNトランジスタのベース拡散層と同一導電型の第1の拡散層と、
前記第1の拡散層に形成され、前記NPNトランジスタのエミッタ拡散層と同一導電型の第2の拡散層と、
前記第1の拡散層の周囲に形成され、前記NPNトランジスタのコレクタ拡散層と同一導電型の第3の拡散層と、
前記第1の拡散層の周囲に形成され、前記NPNトランジスタのコレクタ拡散層と同一導電型のアバランシェ拡散層とを有し、
前記アバランシェ拡散層は、前記第3の拡散層よりも前記第1の拡散層の近傍に配置され、前記アバランシェ拡散層と前記第1の拡散層への電極接続領域との間には、前記第2の拡散層が配置されることを特徴とする半導体装置。 - 前記第3の拡散層は、前記NPNトランジスタのコレクタ電極と電気的に接続し、前記アバランシェ拡散層は、フローティング拡散層であり、
第1の拡散層と第2の拡散層とはショートし、前記NPNトランジスタのベース電極と電気的に接続することを特徴とする請求項1に記載の半導体装置。 - 前記保護素子は、前記NPNトランジスタのコレクタ埋込層と同一導電型の埋込層を有し、
前記第3の拡散層は、前記埋込層と接続することを特徴とする請求項2に記載の半導体装置。 - 前記保護素子は、分離領域に区画された領域内に形成され、前記分離領域は上部拡散層と、下部埋込層が連結して成り、
前記上部拡散層は、前記下部埋込層よりも深さ方向への拡散幅が浅いことを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。 - NPNトランジスタと、前記NPNトランジスタと並列接続し、前記NPNトランジスタを過電圧から保護する保護素子とを有する半導体装置において、
前記保護素子は、前記NPNトランジスタのベース拡散層と同一導電型の第1の拡散層と、
前記第1の拡散層に形成され、前記NPNトランジスタのエミッタ拡散層と同一導電型の第2の拡散層と、
前記第1の拡散層の周囲に形成され、前記NPNトランジスタのコレクタ拡散層と同一導電型の第3の拡散層と、
前記第1の拡散層の周囲に形成され、前記NPNトランジスタのコレクタ拡散層と同一導電型のアバランシェ拡散層とを有し、
前記第1の拡散層及び前記第2の拡散層は、前記アバランシェ拡散層を囲むように配置され、
前記アバランシェ拡散層は、前記第3の拡散層よりも前記第1の拡散層の近傍に配置され、前記アバランシェ拡散層と前記第1の拡散層への電極接続領域との間には、前記第2の拡散層が配置されることを特徴とする半導体装置。 - 前記第1の拡散層は、前記アバランシェ拡散層との離間距離が同一となるように、前記アバランシェ拡散層の周囲に配置されることを特徴とする請求項5に記載の半導体装置。
- 前記第3の拡散層は、前記NPNトランジスタのコレクタ電極と電気的に接続し、前記アバランシェ拡散層は、フローティング拡散層であり、
第1の拡散層と第2の拡散層とはショートし、前記NPNトランジスタのベース電極と電気的に接続することを特徴とする請求項5または請求項6に記載の半導体装置。 - 前記保護素子は、前記NPNトランジスタのコレクタ埋込層と同一導電型の埋込層を有し、
前記第3の拡散層は、前記埋込層と接続することを特徴とする請求項7に記載の半導体装置。 - 前記保護素子は、分離領域に区画された領域内に形成され、前記分離領域は上部拡散層と、下部埋込層が連結して成り、
前記上部拡散層は、前記下部埋込層よりも深さ方向への拡散幅が浅いことを特徴とする請求項5から請求項8のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008250908A JP2010086989A (ja) | 2008-09-29 | 2008-09-29 | 半導体装置 |
Applications Claiming Priority (1)
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JP2008250908A JP2010086989A (ja) | 2008-09-29 | 2008-09-29 | 半導体装置 |
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JP2010086989A true JP2010086989A (ja) | 2010-04-15 |
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Family Applications (1)
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JP (1) | JP2010086989A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011125319A1 (ja) | 2010-04-05 | 2011-10-13 | パナソニック株式会社 | 送信装置、送信電力制御方法及び送信判定方法 |
-
2008
- 2008-09-29 JP JP2008250908A patent/JP2010086989A/ja active Pending
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