JP2010068566A - 昇圧形スイッチング電源回路 - Google Patents

Abstract

【課題】昇圧動作停止時に入力電圧が出力に生じないよう負荷切断が可能で、始動時の突入電流を抑制し得る昇圧形スイッチング電源回路を提供する。
【解決手段】始動直後の遅延期間内においてスイッチング素子ＳＷ２を定電流源バッファ回路９のスイッチング制御信号Ｅにより定電流制御を行うとともに、昇圧動作のための制御の停止時、又は遅延期間内において、出力電圧ＶＯＵＴ＜入力電圧ＶＩＮのときにはスイッチング素子ＳＷ３がオン状態とされ、同時にスイッチング素子ＳＷ４がオフ状態とされ、またＶＯＵＴ＞ＶＩＮのときには、逆にスイッチング素子ＳＷ３がオフ状態とされ、同時にスイッチング素子ＳＷ４がオン状態とされる一方、遅延期間の経過後にはコンパレータ１２で比較する出力電圧ＶＯＵＴと入力電圧ＶＩＮとの大小関係の如何にかかわらずスイッチング素子ＳＷ３がオフ状態となり、スイッチング素子ＳＷ４がオン状態となるように制御される。
【選択図】図１

Description

本発明は昇圧形スイッチング電源回路に関し、特に当該スイッチング電源回路の昇圧動作の停止時に電源による入力電圧が出力端子に印加されるのを防止する構造を採用する場合に適用して有用なものである。

スイッチング電源回路の中には、電源電圧を昇圧して出力する、いわゆる昇圧形のものがある。図６は従来技術に係る代表的な昇圧形スイッチング電源回路を示す回路図である。同図に示すように、当該スイッチング電源回路では、Ｎ形のＭＯＳＦＥＴで形成したスイッチング素子ＳＷ１をオンさせると、電源１からコイルＬ及びスイッチング素子ＳＷ１を介してコイル電流ＩＬが流れることによりコイルＬにエネルギが蓄積される。その後スイッチング素子ＳＷ１をオフさせるとスイッチング素子ＳＷ１のオン期間に蓄積されたエネルギに基づく逆起電力が電源１の出力である入力電圧ＶＩＮに重畳される。この結果、所定電圧に昇圧された出力電圧ＶＯＵＴをショットキーダイオードＳＢＤを介して出力端子ＯＵＴに得ることができる。ここで、コンデンサＣＬは出力電流ＩＯＵＴの平滑用として、コンデンサＣＦＢは位相補償用として機能する。

一方、出力端子ＯＵＴにおける出力電圧ＶＯＵＴは抵抗ＲＦＢ１及び抵抗ＲＦＢ２で所定の割合に分圧されてエラーアンプ２の一方の入力端子に供給される。エラーアンプ２は出力電圧ＶＯＵＴを分圧した電圧と、他方の入力端子に供給されている予め定めた基準電圧ＶＲＥＦとの偏差を表す誤差信号Ｖｅｒｒを出力する。ＰＷＭコンパレータ３は誤差信号Ｖｅｒｒと、ランプ発生器４が発生するランプ信号ＲＡＭＰとを比較して形成したＰＷＭ信号ＰＷＭを出力する。スイッチング素子ＳＷ１はスイッチング制御回路５によりＰＷＭ信号ＰＷＭに基づきそのオン・オフが制御される。かくして、ＰＷＭ信号ＰＷＭのデューティに基づきスイッチング素子ＳＷ１のオン期間を制御することにより出力電圧ＶＯＵＴを所定値に調整する。なお、位相補償回路６はエラーアンプ２の高周波数帯域での位相補償を行うものである。

ところで、かかる昇圧形スイッチング電源回路では、当該昇圧形スイッチング電源回路の昇圧動作を停止するに際し、スイッチング素子ＳＷ１のスイッチング制御を停止しても入力電圧ＶＩＮが出力端子ＯＵＴにそのまま出力されてしまう。

かかる問題はショットキーダイオードＳＢＤの代わりにスイッチング素子を用いてこのスイッチング素子で電源側と負荷側とを遮断することにより一応解決する。ところが、この場合のスイッチング素子をＭＯＳＦＥＴで形成した場合、ＭＯＳＦＥＴが本来的に有する寄生ダイオードにより電源側と負荷側とが接続されてしまうという問題が発生する。

かかる問題を解決する昇圧形スイッチング電源回路を開示する公知文献として特許文献１が存在する。特許文献１に開示する昇圧形スイッチング電源回路は、コイルの出力側と出力端子との間に接続されたＰ形のスイッチング素子である第１のＭＯＳＦＥＴに対し、前記出力端子と前記第１のＭＯＳＦＥＴのバックゲートとの間に接続されるとともにゲートが入力端子に接続されたＰ形のスイッチング素子である第２のＭＯＳＦＥＴと、前記入力端子と前記第１のＭＯＳＦＥＴのバックゲートとの間に接続されるとともにゲートが前記出力端子に接続されたＰ形のスイッチング素子である第３のＭＯＳＦＥＴとを追加して構成したものである。

かかる構成により、昇圧動作の停止時には第１のＭＯＳＦＥＴを介する電流経路は元より、これに付随する寄生ダイオードを介した電流経路をも第２のＭＯＳＦＥＴにより遮断することができる。
特開２００６−３０４５００号公報

一般に、ＭＯＳＦＥＴはそのバックゲートの電位がフローティング状態の場合には、ラッチアップによる素子破壊の虞がある。しかしながら、特許文献１に開示する昇圧形スイッチング回路ではその始動時には第１乃至第３のＭＯＳＦＥＴが何れもオフ状態であるので、それぞれのバックゲートの電圧は不定である。

さらに、特許文献１に開示する昇圧形スイッチング回路の始動時には第１のＭＯＳＦＥＴに大きな突入電流が流れるという問題もある。

本発明は、上記従来技術に鑑み、昇圧動作停止時に入力電圧が出力に生じないよう負荷切断が可能であるばかりでなく、ＭＯＳＦＥＴのバックゲートの電位を固定するとともに、始動時の突入電流を有効に抑制し得る昇圧形スイッチング電源回路を提供することを目的とする。

上記目的を達成するための本発明の第１の態様は、出力電圧と基準値との偏差を検出するエラーアンプの出力信号に基づき第１のスイッチング素子を制御するとともに、コイルに蓄積したエネルギに基づく電圧を入力電圧に重畳することにより昇圧した出力電圧を出力端子を介して得る昇圧形スイッチング電源回路であって、前記コイルの出力側と前記出力端子との間に接続されたＰ形のＭＯＳＦＥＴからなる第２のスイッチング素子と、アノードが前記コイルの出力側にされた第１のダイオードと、アノードが前記出力端子に接続され、そのカソードと前記第１のダイオードのカソードとが相互に接続されるとともに両者の接続点が前記第２のスイッチング素子のバックゲートに接続されている第２のダイオードと、前記コイルの出力側と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第３のスイッチング素子と、前記出力端子と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第４のスイッチング素子と、昇圧動作のための制御の開始を一定時間遅延させる遅延手段と、前記遅延手段による遅延期間内において前記第２のスイッチング素子を定電流駆動する定電流駆動手段と、前記遅延期間の経過後に前記第１のスイッチング素子と前記第２のスイッチング素子とを交互にオン・オフ制御する第１のスイッチング制御手段と、前記昇圧動作のための制御の停止時又は前記遅延期間内においてコンパレータで比較する前記入力電圧が前記出力電圧よりも大きいときは前記第３のスイッチング素子がオンするとともに前記第４のスイッチング素子がオフするように、また前記コンパレータで比較する前記入力電圧が前記出力電圧よりも小さいときは前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンし、さらに前記遅延期間の経過後には前記コンパレータで比較する前記入力電圧と前記出力電圧との大小関係の如何にかかわらず前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンするようにスイッチング制御を行う第２のスイッチング制御手段とを有することを特徴とする昇圧形スイッチング電源回路にある。

本発明の第２の態様は、第１の態様に記載する昇圧形スイッチング電源回路において、
前記コンパレータは前記入力電圧に所定の電圧を重畳した電圧と前記出力電圧とを比較するように構成したことを特徴とする昇圧形スイッチング電源回路にある。

本発明の第３の態様は、第１又は第２の態様に記載する昇圧形スイッチング電源回路において、電源電圧は前記コンパレータの出力に基づき前記入力電圧乃至前記出力電圧のうち大きい方を選択して使用するように構成したことを特徴とする昇圧形スイッチング電源回路にある。

本発明の第４の態様は、第１乃至第３の態様の何れか一つに記載する昇圧形スイッチング電源回路において、前記第１のスイッチング制御手段と前記第２のスイッチング素子のゲートとの間にバッファ回路を設け、このバッファ回路は前記遅延期間内において停止され、前記遅延期間経過後に前記第１のスイッチング制御手段のスイッチング制御に基づき前記第２のスイッチング素子のオン・オフ制御を行うように構成したものであることを特徴とする昇圧形スイッチング電源回路にある。

本発明の第５の態様は、第１乃至第４の態様の何れか一つに記載する昇圧形スイッチング電源回路は集積回路で構成したことを特徴とする昇圧形スイッチング電源回路にある。

本発明の第６の態様は、第５の態様に記載する昇圧形スイッチング電源において、前記遅延手段はイネーブル回路が前記集積回路を駆動可能になった時点から前記昇圧動作のための制御の開始を一定時間遅延するように構成したことを特徴とする昇圧形スイッチング電源回路にある。

本発明の第７の態様は、第５又は第６の態様に記載する昇圧形スイッチング電源回路において、前記集積回路には、この集積回路の動作を安定させるための外付けコンデンサを接続可能なピンを有することを特徴とする昇圧形スイッチング電源回路にある。

本発明によれば、昇圧動作の停止時に入力側から出力側に至る電流経路は第２のダイオードで遮断される結果、入力電圧が出力端子に表れることはない。その上、第２のスイッチング制御手段によるオン・オフ制御で当該昇圧形スイッチング回路の始動時においてもＭＯＳＦＥＴ素子で形成した第３乃至第４のスイッチング素子のオン・オフ状態が確定され、第３乃至第４のスイッチング素子が同時にオフ状態となることはない。この結果、バックゲート同士が接続されている第２乃至第４のバックゲートの電位が不定となることはなく、ラッチ電流等による前記スイッチング素子の動作の不安定乃至破壊を未然に防止し得る。

さらに、第２のスイッチング素子は、当該昇圧形スイッチング電源回路の始動時の一定期間、定電流駆動手段により定電流駆動されるので、第２のスイッチング素子に大きな始動電流が流れることもない。

以下本発明の実施の形態及び実施例を図面に基づき詳細に説明する。

＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係るスイッチング電源回路の制御回路を示す回路図である。本形態は、図６に示す昇圧形スイッチング電源回路に所定の制御回路を追加したものである。そこで図６と同一部分には同一番号を付し、重複する説明は省略する。

図１に示すように、Ｐ形のＭＯＳＦＥＴで形成した第２のスイッチング素子ＳＷ２は、コイルＬの出力側と出力端子ＯＵＴとの間に接続されており、Ｎ形のＭＯＳＦＥＴで形成した第１のスイッチング素子ＳＷ１と交互にオン・オフされる。第２のスイッチング素子ＳＷ２の一つの寄生ダイオードである第１のダイオードＤ１はそのアノードがコイルＬの出力側に接続されており、他の寄生ダイオードである第２のダイオードＤ２はそのアノードが出力端子ＯＵＴに接続されている。また、第１のダイオードＤ１のカソードと第２のダイオードＤ２のカソードとは相互に接続されるとともに両者の接続点が第２のスイッチング素子ＳＷ２のバックゲートに接続されている。

Ｐ形のＭＯＳＦＥＴで形成した第３のスイッチング素子ＳＷ３は、コイルＬの出力側と第２のスイッチング素子ＳＷ２のバックゲートとの間にそのバックゲートとともに接続されている。Ｐ形のＭＯＳＦＥＴで形成した第４のスイッチング素子ＳＷ４は、出力端子ＯＵＴと第２のスイッチング素子ＳＷ２のバックゲートとの間にそのバックゲートとともに接続されている。

イネーブル回路７は各回路素子の動作を許容するイネーブル信号Ｄを遅延回路８及び定電流源バッファ回路９に送出する。遅延回路８はイネーブル信号Ｄの立ち上がりを一定時間遅延させた遅延信号Ｃを定電流源バッファ回路９及びスイッチング制御回路１５に送出する。

スイッチング制御回路１５は遅延信号Ｃで規定される遅延期間の経過後、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２とを交互にオン・オフ制御する。スイッチング制御回路１５による第２のスイッチング素子ＳＷ２のスイッチング制御は、定電流源バッファ回路９にスイッチング制御信号Ｂを供給することにより形成されるスイッチング制御信号Ｅを介して行われる（この点については後に詳説する。）。

定電流源バッファ回路９は、この部分を抽出して図２に詳細に示すように、定電流回路１０及びバッファ回路１１を有している。かかる、定電流源バッファ回路９の動作は、後に詳説するが、イネーブル信号Ｄが立ち上がり、遅延回路８に設定された遅延期間が経過するまで、すなわち遅延信号Ｃが立ち上がるまではバッファ回路１１の動作が停止され、定電流回路１０の基準電源ＶＲＥＦ１に基づく定電圧の信号であるスイッチング制御信号Ｅが定電流回路１０からスイッチング素子ＳＷ２のゲートに供給される。この結果、スイッチング素子ＳＷ２には所定の定電流が流れる。このとき、イネーブル信号Ｄ、スイッチング制御信号Ｂ及びスイッチング制御信号Ｆを論理回路の入力とするバッファ回路１１の出力段のスイッチング素子ＳＷ５，ＳＷ６は何れもオフ状態となっている。一方、遅延期間の経過後には、定電流回路１０の動作が停止され、バッファ回路１１を介してスイッチング制御回路１５によるスイッチング素子ＳＷ２のスイッチング制御が行われる。

スイッチング素子ＳＷ３，ＳＷ４は、コンパレータ１２、ノア回路１３、インバータ１４からなる論理回路でスイッチング制御される。ここで、コンパレータ１２は出力電圧ＶＯＵＴと入力電圧ＶＩＮとを比較し、ＶＯＵＴ＞ＶＩＮのときその出力信号ＡがＨ状態となる。ノア回路１３の一方の入力端子には出力信号Ａが供給されるとともに他方の入力端子には遅延信号Ｃが供給され、その出力信号がスイッチング制御信号Ｆとなってスイッチング素子ＳＷ４のゲートに供給される。スイッチング素子ＳＷ３のゲートにはスイッチング制御信号Ｆをインバータ１４で反転させたスイッチング制御信号Ｆ´が供給される。したがって、当該回路における昇圧動作のための制御の停止時、又は遅延信号Ｃによる遅延期間内において、ＶＯＵＴ＜ＶＩＮのときには第３のスイッチング素子ＳＷ３がオン状態とされ、同時にスイッチング素子ＳＷ４がオフ状態とされる。また、ＶＯＵＴ＞ＶＩＮのときには、逆に第３のスイッチング素子ＳＷ３がオフ状態とされ、同時にスイッチング素子ＳＷ４がオン状態とされる。一方、遅延信号Ｃによる遅延期間の経過後にはコンパレータ１２で比較する出力電圧ＶＯＵＴと入力電圧ＶＩＮとの大小関係の如何にかかわらず第３のスイッチング素子ＳＷ３がオフ状態となり、第４のスイッチング素子ＳＷ４がオン状態となるように制御される。

電源電圧選択回路１６は、コンパレータ１２の出力信号Ａに基づき入力電圧ＶＩＮと出力電圧ＶＯＵＴのうち大きい方を選択して電源電圧ＶＤＤとするためのものである。さらに詳言すると、この部分を抽出して図３に示すように、当該電源電圧選択回路１６はスイッチング素子ＳＷ７、ＳＷ８を有しており、出力信号Ａによりスイッチング素子ＳＷ７がオン状態にされた場合には、入力電圧ＶＩＮが選択され、スイッチング素子ＳＷ８がオン状態にされた場合には、出力電圧ＶＯＵＴが選択されてそれぞれ電源電圧ＶＤＤとなる。
当該昇圧形スイッチング電源回路のうち、電源１、コイルＬ及び平滑用のコンデンサＣＬを除く各回路素子は集積回路ＩＣとして集積されている。ここで、集積回路ＩＣはその動作を安定させるための外付けコンデンサＣＤＤを接続可能なピンＰを有しており、このピンＰを介してコンデンサＣＤＤが接続してある。

かかる本形態の動作を図４の波形図を追加して説明する。先ず、電源１の投入により入力電圧ＶＩＮが立ち上がる（図４（ａ）参照）。これにより、電源電圧ＶＤＤ（図４（ｄ）参照）、スイッチング制御信号Ｆ，Ｂ，Ｅ（図４（ｈ）、（ｉ）、（ｊ）参照）が立ち上がる。

次に、イネーブル電圧信号ＶＥＮ（図４（ｂ））の立ち上がりによりイネーブル信号Ｄ（図４（ｅ））が立ち上がることにより集積回路ＩＣの各部の動作が開始される。すなわち、遅延回路８における遅延動作が開始され、所定の遅延期間ＴＤの経過後、遅延信号Ｃが立ち上がる（図４（ｆ）参照）。また、遅延期間ＴＤにおいて出力電圧ＶＯＵＴ（図４（ｃ））と入力電圧ＶＩＮとの関係は、ＶＩＮ＞ＶＯＵＴとなっているので、コンパレータ１２の出力信号Ａ（図４（ｇ）参照）はＬ状態となっており、この結果スイッチング素子ＳＷ３がオン状態で、スイッチング素子ＳＷ４がオフ状態に制御される。すなわち、スイッチング素子ＳＷ２，ＳＷ３,ＳＷ４のバックゲートの電位がフローティング状態となることはない。

遅延期間ＴＤにおいてはスイッチング制御信号ＦがＨ状態であり、この結果バッファ回路１１（図２参照；以下同じ。）のスイッチング素子ＳＷ５，ＳＷ６が何れもオフ状態に制御されているので、このバッファ回路１１からスイッチング制御信号Ｅが送出されることはない。一方、遅延期間ＴＤにおいては遅延信号ＣがＬ状態であり、この結果定電流回路１０（図２参照；以下同じ。）からは基準電源ＶＲＥＦ１に基づく定電圧の信号であるスイッチング制御信号Ｅがスイッチング素子ＳＷ２のゲートに供給される。この結果、スイッチング素子ＳＷ２は所定の定電流で動作を開始する。すなわち、遅延期間ＴＤを設けてこの遅延期間ＴＤには定電流を流すように制御することで始動時の突入電流を抑制することができる。

また、昇圧動作のための制御の停止時又は遅延期間ＴＤ内においてコンパレータ１２で比較する入力電圧ＶＩＮが出力電圧ＶＯＵＴよりも大きいときはスイッチング素子ＳＷ３がオンするとともにスイッチング素子ＳＷ４がオフするように制御される。このことにより入力電圧ＶＩＮに起因して出力側に向かって流れようとする電流はダイオードＤ２でブロックされる。この結果、入力電圧ＶＩＮの影響が出力側に及ぶことはない。

昇圧動作のための制御の停止時、コンパレータ１２で比較する入力電圧ＶＩＮが出力電圧ＶＯＵＴよりも小さいときはスイッチング素子ＳＷ３がオフするとともにスイッチング素子ＳＷ４がオンするように制御する。このことにより、出力電圧ＶＯＵＴに起因して入力側に向かって流れようとする電流はダイオードＤ１でブロックされる。この結果、出力電圧ＶＯＵＴの影響が出力側に及ぶことはない。

遅延期間ＴＤの経過後、遅延信号Ｃの立ち上がりにより定電流回路１０の動作が停止される。一方、遅延期間ＴＤの経過後、スイッチング制御信号Ｆが立ち下がることによりスイッチング制御信号Ｂ，Ｅによる通常のスイッチング制御（図４（ｉ）、（ｊ）中に斜線で示す領域）が開始される。ちなみに、遅延期間ＴＤの経過後にはコンパレータ１２で比較する入力電圧ＶＩＮと出力電圧ＶＯＵＴとの大小関係の如何にかかわらずスイッチング素子ＳＷ３がオフするとともにスイッチング素子ＳＷ４がオンするように制御される。

ここで、出力電圧ＶＯＵＴはイネーブル信号Ｄの立ち上がりに伴い漸増し、一定値になった後、前記スイッチング制御の開始に伴い再度漸増する。この結果、前記スイッチング制御が開始された直後のあるタイミングＴで入力電圧ＶＩＮ＜出力電圧ＶＯＵＴとなる。この結果、図３に基づき説明したように、電源電圧ＶＤＤはそれまでの入力電圧ＶＩＮに代わって出力電圧ＶＯＵＴが選択される。これに伴い、イネーブル信号Ｄ、遅延信号Ｃ、出力信号Ａも電源電圧ＶＤＤに追従して漸増する。

＜第２の実施の形態＞
図５は本発明の第２の実施の形態に係るスイッチング電源回路の制御回路を示す回路図である。本形態は、図１に示す昇圧形スイッチング電源回路のコンパレータ１２の構成を変更したものであり、その他に構成は図１と全く同様である。そこで、図１と同一部分には同一番号を付し、重複する説明は省略する。

本形態に係る昇圧形スイッチング電源回路におけるコンパレータ２２は入力電圧ＶＩＮに所定の電圧ＶＯを重畳した電圧（ＶＩＮ＋ＶＯ）と出力電圧ＶＯＵＴとを比較するように構成してある。電圧ＶＯは電源２１により重畳する。

この結果、（入力電圧ＶＩＮ＋電圧ＶＯ）＞出力電圧ＶＯＵＴとなったときに出力信号Ａが立ち下がる。すなわち、出力電圧ＶＯＵＴが入力電圧ＶＩＮの上下近傍の電圧域でチャタリングを生起してもその影響をキャンセルして安定した比較動作を行うことができる。

本発明は、例えば携帯電話、パソコン等の電源回路を形成するスイッチング電源回路を製造、販売する電子機器産業分野で利用することができる。

本発明の第１の実施の形態に係る昇圧形スイッチング電源回路を示す回路図である。 図１の定電流源バッファ回路の詳細を示す回路図である。 図１の電源電圧選択回路の詳細を示す回路図である。 図１の各部の波形を示す波形図である。 本発明の第２の実施の形態に係る昇圧形スイッチング電源回路を示す回路図である。 従来技術に係る昇圧形スイッチング電源回路を示す回路図である。

符号の説明

７ イネーブル回路
８ 遅延回路
９ 定電流源バッファ回路
１０ 定電流回路
１１ バッファ回路
１２ コンパレータ
１３ ノア回路
１４ インバータ
１５ スイッチング制御回路
１６ 電源電圧選択回路
２１ 電源
２２ コンパレータ
Ｄ１ ダイオード
Ｄ２ ダイオード
ＩＣ 集積回路
Ｌ コイル
ＯＵＴ 出力端子
Ｐ ピン
ＳＷ１ スイッチング素子
ＳＷ２ スイッチング素子
ＳＷ３ スイッチング素子
ＳＷ４ スイッチング素子
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧

Claims (7)

1. 出力電圧と基準値との偏差を検出するエラーアンプの出力信号に基づき第１のスイッチング素子を制御するとともに、コイルに蓄積したエネルギに基づく電圧を入力電圧に重畳することにより昇圧した出力電圧を出力端子を介して得る昇圧形スイッチング電源回路であって、
   前記コイルの出力側と前記出力端子との間に接続されたＰ形のＭＯＳＦＥＴからなる第２のスイッチング素子と、
   アノードが前記コイルの出力側にされた第１のダイオードと、
   アノードが前記出力端子に接続され、そのカソードと前記第１のダイオードのカソードとが相互に接続されるとともに両者の接続点が前記第２のスイッチング素子のバックゲートに接続されている第２のダイオードと、
   前記コイルの出力側と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第３のスイッチング素子と、
   前記出力端子と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第４のスイッチング素子と、
   昇圧動作のための制御の開始を一定時間遅延させる遅延手段と、
   前記遅延手段による遅延期間内において前記第２のスイッチング素子を定電流駆動する定電流駆動手段と、
   前記遅延期間の経過後に前記第１のスイッチング素子と前記第２のスイッチング素子とを交互にオン・オフ制御する第１のスイッチング制御手段と、
   前記昇圧動作のための制御の停止時又は前記遅延期間内においてコンパレータで比較する前記入力電圧が前記出力電圧よりも大きいときは前記第３のスイッチング素子がオンするとともに前記第４のスイッチング素子がオフするように、また前記コンパレータで比較する前記入力電圧が前記出力電圧よりも小さいときは前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンし、さらに前記遅延期間の経過後には前記コンパレータで比較する前記入力電圧と前記出力電圧との大小関係の如何にかかわらず前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンするようにスイッチング制御を行う第２のスイッチング制御手段とを有することを特徴とする昇圧形スイッチング電源回路。
2. 請求項１に記載する昇圧形スイッチング電源回路において、
   前記コンパレータは前記入力電圧に所定の電圧を重畳した電圧と前記出力電圧とを比較するように構成したことを特徴とする昇圧形スイッチング電源回路。
3. 請求項１又は請求項２に記載する昇圧形スイッチング電源回路において、
   電源電圧は前記コンパレータの出力に基づき前記入力電圧乃至前記出力電圧のうち大きい方を選択して使用するように構成したことを特徴とする昇圧形スイッチング電源回路。
4. 請求項１乃至請求項３の何れか一つに記載する昇圧形スイッチング電源回路において、
   前記第１のスイッチング制御手段と前記第２のスイッチング素子のゲートとの間にバッファ回路を設け、このバッファ回路は前記遅延期間内において停止され、前記遅延期間経過後に前記第１のスイッチング制御手段のスイッチング制御に基づき前記第２のスイッチング素子のオン・オフ制御を行うように構成したものであることを特徴とする昇圧形スイッチング電源回路。
5. 請求項１乃至請求項４の何れか一つに記載する昇圧形スイッチング電源回路は集積回路で構成したことを特徴とする昇圧形スイッチング電源回路。
6. 請求項５に記載する昇圧形スイッチング電源において、
   前記遅延手段はイネーブル回路が前記集積回路を駆動可能になった時点から前記昇圧動作のための制御の開始を一定時間遅延するように構成したことを特徴とする昇圧形スイッチング電源回路。
7. 請求項５又は請求項６に記載する昇圧形スイッチング電源回路において、
   前記集積回路には、この集積回路の動作を安定させるための外付けコンデンサを接続可能なピンを有することを特徴とする昇圧形スイッチング電源回路。
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   

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