JP2010056112A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】配線間の層間絶縁膜に空洞を形成する場合における配線間の層間絶縁膜の高さの減少を抑制することを目的とする。
【解決手段】半導体装置の製造方法は、基板上方に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜上に保護膜を形成する工程と、保護膜及び第１の層間絶縁膜に配線溝を形成する工程と、酸素を含む処理ガスを用いたプラズマ処理により、第１の層間絶縁膜の側面部分に酸化膜を形成する工程と、配線溝に金属膜を形成する工程と、研磨処理により、金属膜を部分的に除去することで配線溝に金属配線を形成する工程と、保護膜及び酸化膜の除去処理により、酸化膜を除去した部分に空間を形成する工程と、第１の層間絶縁膜、金属配線及び空間を覆うように第２の層間絶縁膜を形成する工程と、を備える。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の微細化と高集積化により、配線間隔を狭小化する必要がある。配線間隔が短くなると寄生容量が増加し、信号伝播遅延となる。配線間隔が１００ｎｍ以下である半導体装置では、信号伝播遅延を抑制するために、比誘電率kが２．０から３．０の低い誘
電率を有する層間絶縁膜が用いられている。また、配線間の層間絶縁膜をエッチングで除去して空洞化し、実行誘電率を空気の比誘電率（k＝１）に近づける方法がある。また、
酸素等のプラズマ処理により特性が変化する層間絶縁膜をシリコン酸化膜に変質させ、シリコン酸化膜を除去することで配線間の層間絶縁膜に空洞を形成する方法がある。
特開２００１−３１３２９６号公報 特開２００３−０６００３２号公報

層間絶縁膜の全部を除去してしまうと、層間絶縁膜の上に存在する配線層を支持できなくなるため、層間絶縁膜を部分的に除去することになる。そのため、従来方法では、層間絶縁膜を除去しない箇所にマスクを行い、層間絶縁膜を部分的に除去することにより、配線間の層間絶縁膜を空洞化している。しかし、層間絶縁膜を除去しない箇所に対してマスクを余分に行う必要がある。そのため、成膜工程及びフォトリソグラフィ工程の工程数が増加し、コストが大幅に増加することになる。

また、従来方法では、層間絶縁膜をシリコン酸化膜に変質させた場合、層間絶縁膜の上面及び側面にシリコン酸化膜が形成される。そして、層間絶縁膜の上面に形成されたシリコン酸化膜については、Chemical Mechanical Polishing（ＣＭＰ、化学機械研磨）によ
り除去する。層間絶縁膜の上面に形成されたシリコン酸化膜をＣＭＰで除去することにより、層間絶縁膜の高さが減少する問題がある。

開示の方法は、配線間の層間絶縁膜に空洞を形成する場合における配線間の層間絶縁膜の高さの減少を抑制する技術を提供する。

本発明の一観点によれば半導体装置の製造方法は、基板上方に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上に保護膜を形成する工程と、保護膜及び第１の層間絶縁膜に配線溝を形成する工程と、酸素を含む処理ガスを用いたプラズマ処理により、第１の層間絶縁膜の側面部分に酸化膜を形成する工程と、配線溝に金属膜を形成する工程と、研磨処理により、金属膜を部分的に除去することで配線溝に金属配線を形成する工程と、保護膜及び酸化膜の除去処理により、酸化膜を除去した部分に空間を形成する工程と、第１の層間絶縁膜、金属配線及び空間を覆うように第２の層間絶縁膜を形成する工程と、を備える。

開示の方法によれば、配線間の層間絶縁膜に空洞を形成する場合における配線間の層間絶縁膜の高さの減少を抑制することができる。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置及びその製造方法について説明する。以下の実施形態の構成は例示であり、開示の半導体装置及びその製造方法は実施形態の構成に限定されない。

〈第１実施形態〉
図１から図８を参照して、第１実施形態に係る半導体装置１及びその製造方法について説明する。第１実施形態に係る半導体装置１の製造方法においては、まず、図１に示すように、トランジスタ１１やシリコン酸化膜１２が形成されたシリコン基板１０にシリコン炭化膜１３を形成する。トランジスタ１１やシリコン酸化膜１２の形成方法は広く知られているので、ここでは、その説明を省略する。

トランジスタ１１は、シリコン基板１０に形成された素子分離領域２０と素子分離領域２０との間に形成されている。トランジスタ１１は、ゲート３０、サイドウォール３１、ソース領域３２及びドレイン領域３３等を備えている。

シリコン基板１０上には、シリコン酸化膜１２が形成されている。シリコン酸化膜１２にはコンタクト３４が形成されている。シリコン酸化膜１２は、例えば、ＳｉＯ₂である
。シリコン酸化膜１２上に、例えばＣＶＤ法又はスピンオングラス法により、１０〜３０ｎｍの膜厚のシリコン炭化膜１３を形成する。

シリコン炭化膜１３の膜厚をできる限り薄くすることが好ましいが、第１実施形態では、シリコン炭化膜１３の膜厚を１０〜３０ｎｍに制御している。これは、シリコン炭化膜１３の膜厚１０ｎｍがＣＶＤ法又はスピンオングラス法で膜厚制御できる最小値であり、シリコン炭化膜１３の膜厚３０ｎｍが、後工程でシリコン炭化膜１３が除去されて段差となった場合に他の工程、例えばリソグラフィー工程に、影響を与えない最大値であるためである。シリコン炭化膜１３は、例えば、ＳｉＣ、ＳｉＯＣ、ＳｉＯＣＨ又はＳｉＯであるが、これに限定されず、Ｓｉと、Ｃ及びＯの少なくとも１種以上とを含む化合物であってもよい。また、他の材料をシリコン炭化膜１３として使用してもよい。

次に、シリコン炭化膜１３上に、ＣＶＤ法又はスピンオングラス法により、５０〜１５０ｎｍの膜厚の低誘電率絶縁膜１５を形成する。第１実施形態では、低誘電率絶縁膜１５として、比誘電率ｋが３．０以下である絶縁膜を用いるが、比誘電率ｋが２．０〜３．０である低誘電率絶縁膜１５を用いるのが好ましい。また、これに限定されず、他の値の比誘電率ｋである絶縁膜を用いてもよい。低誘電率絶縁膜１５は、例えば、ＳｉＯＣ、ＳｉＯＣＨであるが、これに限定されず、他の材料を低誘電率絶縁膜１５として使用してもよい。

そして、低誘電率絶縁膜１５上に、ＣＶＤ法又はスピンオングラス法により、１０〜３０ｎｍの膜厚のシリコン炭化膜４０を形成する。シリコン炭化膜４０は、例えば、ＳｉＣ、ＳｉＯＣ、ＳｉＯＣＨ又はＳｉＯであるが、これに限定されず、Ｓｉと、Ｃ及びＯの少なくとも１種以上とを含む化合物であってもよい。また、他の化合物をシリコン炭化膜４０として使用してもよい。

シリコン炭化膜４０として、ＳｉＯＣ、ＳｉＯＣＨ又はＳｉＯを使用する場合、スピンオングラス法により低誘電率絶縁膜１５上にシリコン炭化膜４０を形成するのが好ましい。シリコン炭化膜４０として、ＳｉＯＣ、ＳｉＯＣＨ又はＳｉＯを使用する場合、ＣＶＤ法は、酸素を含むガスを用いるため、低誘電率絶縁膜１５の上面及びその周辺部分が酸化する可能性がある。シリコン炭化膜４０として、ＳｉＯＣ、ＳｉＯＣＨ又はＳｉＯを使用する場合、スピンオングラス法によれば、低誘電率絶縁膜１５を酸化させずに、低誘電率絶縁膜１５上にシリコン炭化膜４０を形成することができる。

次に、シリコン炭化膜４０上に、ＣＶＤ法又はスピンオングラス法により、１００〜２００ｎｍの膜厚のシリコン酸化膜４１を形成する。シリコン酸化膜４１は、例えば、ＳｉＯ₂である。ＣＶＤ法によりシリコン酸化膜４１を形成する場合、酸素を含むガスが用い
られる。そのため、低誘電率絶縁膜１５上にシリコン酸化膜４１を形成した場合、低誘電率絶縁膜１５の上面及びその周辺部分が酸化する可能性がある。第１実施形態では、低誘電率絶縁膜１５上にシリコン炭化膜４０を形成し、シリコン炭化膜４０上にシリコン酸化膜４１を形成することにより、低誘電率絶縁膜１５の上面及びその周辺部分が酸化することを抑制している。このように、シリコン炭化膜４０は、低誘電率絶縁膜１５の上面及びその周辺部分が酸化されることを抑制する酸化保護膜として機能する。なお、第１実施形態では、低誘電率絶縁膜１５上にシリコン炭化膜４０を形成する例を示したが、これに限定されず、低誘電率絶縁膜１５の上面及びその周辺部分が酸化されることを抑制する他の保護膜を形成してもよい。

そして、シリコン酸化膜４１上に、ＣＶＤ法又はスピンオングラス法により、反射防止膜（ＢＡＲＣ）４２を形成する。次に、配線パターンにパターニングされたレジストパターン４３を反射防止膜４２上に形成する。レジストパターン４３の形成は、フォトレジストを反射防止膜４２に塗布した後、フォトリソグラフィでフォトレジストを加工することにより行う。フォトレジストとして、例えば、ＡｒＦレジストを用いてもよい。図２は、反射防止膜４２上にレジストパターン４３を形成した場合における半導体装置１の断面図である。

そして、レジストパターン４３をマスクとして、異方性エッチングにより反射防止膜４２及びシリコン酸化膜４１をパターニングする。すなわち、レジストパターン４３をマスクとして、異方性エッチングにより反射防止膜４２及びシリコン酸化膜４１にマスクパターンを形成する。

次に、酸素ガスを用いたアッシングを行うことにより、レジストパターン４３とマスクパターンが形成された反射防止膜４２とを除去する。そして、マスクパターンが形成されたシリコン酸化膜４１をマスクとして、異方性エッチングによりシリコン炭化膜４０、低誘電率絶縁膜１５及びシリコン炭化膜１３を部分的に除去する。したがって、シリコン酸化膜４１は、シリコン炭化膜４０、低誘電率絶縁膜１５及びシリコン炭化膜１３を部分的に除去するためのマスク膜（マスク層）として機能する。シリコン炭化膜４０、低誘電率絶縁膜１５及びシリコン炭化膜１３を部分的に除去することにより、図３に示すように、シリコン炭化膜４０、低誘電率絶縁膜１５及びシリコン炭化膜１３に配線溝５０を形成する。

次に、シリコン基板１０にバイアスを印加しない状態で、処理ガスを用いたプラズマ処理により、低誘電率絶縁膜１５の側壁を酸化する。すなわち、低誘電率絶縁膜１５の側面から低誘電率絶縁膜１５を酸化することにより、図４に示すように、低誘電率絶縁膜１５の側面及びその周辺部分にシリコン酸化膜５１を形成する。図３に示すように、低誘電率絶縁膜１５の側面が露出しており、酸素ガスを用いたプラズマ処理により、低誘電率絶縁膜１５の側面から酸化される。一方、図３に示すように、低誘電率絶縁膜１５上にはシリコン炭化膜４０が形成されており、低誘電率絶縁膜１５の上面からは酸化されにくい。このように、シリコン炭化膜４０は、低誘電率絶縁膜１５の上面からの酸化を抑制するプラズマ酸化保護膜として機能する。

第１実施形態では、処理ガスとして、酸素を含むガスを使用する。処理ガスは、Ｏ₂、
ＣＯ及びＣＯ₂のうちの少なくとも１種類以上のガスを含んでいてもよい。また、処理ガ
スは、Ｈ₂ガス及びＮ₂ガスのうちの少なくとも１種類以上を含んでいてもよい。処理ガス
が、Ｈ₂ガス又はＮ₂ガスのいずれか、又はその両方を含むことにより、第１実施形態におけるプラズマ処理において、効率よくプラズマを励起させることが可能となる。

ここで、第１実施形態におけるプラズマ処理について説明する。第１実施形態におけるプラズマ処理は、例えば、ダウンフロー型のプラズマ処理装置を用いて、チャンバー内にて行う。この場合、シリコン基板１０にバイアスを印加しない状態でプラズマ処理を実行する。そして、シリコン基板１０の温度を約２５℃に保持した状態で、Ｏ₂ガスを流量２
００ｓｃｃｍでチャンバー内に供給しながら、約４０Ｐａのチャンバー内圧力下で、約５００Ｗの高周波電力によりプラズマを励起して、プラズマ処理を２０秒間実行する。

このような条件下でプラズマ処理を実行することにより、低誘電率絶縁膜１５の側面及びその周辺部分に形成されるシリコン酸化膜５１の水平方向の膜厚は約５０ｎｍとなる。シリコン酸化膜５１の水平方向の膜厚が約５０ｎｍとなる場合、水平方向の膜厚が１００ｎｍ以下である低誘電率絶縁膜１５は、その全部がシリコン酸化膜５１に変質する。なお、第１実施形態におけるプラズマ処理の条件は例示であり、他の条件によりプラズマ処理を実行してもよい。

プラズマ処理を実行した後、シリコン酸化膜４１上、配線溝５０内部及び配線溝５０上に金属膜を形成する。また、金属膜の拡散防止等の配線の信頼性を向上させるために、金属膜の下にバリアメタルを形成してもよい。バリアメタルは、例えば、タンタル（Ｔａ）等の遷移金属である。バリアメタルは、スパッタリングにより形成する。金属膜として銅（Ｃｕ）を使用する場合、スパッタリング法で銅のシード層を堆積したあとに電解めっき法によりシリコン酸化膜４１上、配線溝５０内部及び配線溝５０上に銅を形成する。なお、電解めっき法以外の他の方法により、銅をシリコン酸化膜４１上、配線溝５０内部及び配線溝５０上に形成してもよい。

そして、ＣＭＰにより金属膜を研磨する。第１実施形態に係るＣＭＰの研磨処理について説明する。ＣＭＰの研磨処理は、例えば、ＣＭＰ装置で行う。まず、シリコン酸化膜４１上及び配線溝５０上に形成された金属膜がＣＭＰの研磨処理により除去される。そして、配線溝５０内部に形成された金属膜の一部とシリコン酸化膜４１とが、ＣＭＰの研磨処理により除去される。この場合、シリコン酸化膜４１が除去された時点で、ＣＭＰの研磨処理を終了する。すなわち、シリコン酸化膜４１の下に形成されているシリコン炭化膜４０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了する。

ＣＭＰの研磨処理が低誘電率絶縁膜１５の上面に達すると、低誘電率絶縁膜１５の剥がれやスクラッチが発生し、配線不良の原因となり得る。そこで、ＣＭＰの研磨処理がシリコン炭化膜４０の上面に達した場合、ＣＭＰの研磨処理を終了する。シリコン酸化膜４１とシリコン炭化膜４０とは硬さが異なり、ＣＭＰによる研磨処理の速度に差が生じる。その速度差を検知することにより、シリコン炭化膜４０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することが可能となる。また、過電流式終点検知器又は光学式終了検知器を用いて、シリコン酸化膜４１が除去されたことを検知することにより、ＣＭＰの研磨処理を終了してもよい。

このように、シリコン炭化膜４０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することで、低誘電率絶縁膜１５を直接研磨することを防止できる。シリコン炭化膜４０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することで、図５に示すように、配線溝５０に金属配線１４を形成する。

次に、ドライエッチングにより、図６に示すように、シリコン炭化膜４０を除去する。この場合、シリコン基板１０の温度を２５℃に保持した状態で、ＣＦ₄ガスを流量１００
ｓｃｃｍでチャンバー内に供給しながら、約１３Ｐａのチャンバー内圧力下で、約３００Ｗの高周波電力によりプラズマ励起して、ドライエッチング処理を実行する。このドライエッチング処理における条件は例示であり、他の条件によりドライエッチング処理を実行してもよい。

そして、低誘電率絶縁膜１５の側面及びその周辺部分に形成されたシリコン酸化膜５１を、ウェットエッチングにより除去する。このウェットエッチングは、例えば、約０．５％の希フッ酸溶液を用いて実行する。約０．５％の希フッ酸溶液を用いたウェットエッチング処理により、シリコン酸化膜５１は、低誘電率絶縁膜１５と比べて１０倍以上のレートでエッチングされる。

シリコン酸化膜５１に対するウェットエッチング処理が行われた場合、図７に示すように、金属配線１４と金属配線１４との間、あるいは、金属配線１４と低誘電率絶縁膜１５との間には、空間５２が形成される。

図６に示すように、シリコン炭化膜１３は、シリコン酸化膜１２とシリコン酸化膜５１との間に形成されている。シリコン酸化膜１２とシリコン酸化膜５１との間にシリコン炭化膜１３を形成することで、シリコン酸化膜５１に対してウェットエッチング処理を実行しても、シリコン酸化膜１２がエッチングされることを防止することができる。このように、シリコン炭化膜１３は、シリコン酸化膜１２がエッチングされることを防止するストッパー膜として機能する。

シリコン酸化膜５１に対するウェットエッチング処理では、シリコン酸化膜５１に対するエッチング時間を制御することが可能である。従って、シリコン酸化膜１２がエッチングされない様に、シリコン酸化膜５１に対するエッチング時間を制御してもよい。第１実施形態では、シリコン酸化膜１２上にシリコン炭化膜１３を形成する例を示したが、シリコン酸化膜１２がエッチングされない様にエッチング時間を制御することで、シリコン酸化膜１２上にシリコン炭化膜１３を形成しないようにしてもよい。このように、シリコン酸化膜５１に対するエッチング時間を制御することで、シリコン酸化膜１２上にシリコン炭化膜１３を形成する工程を省略してもよい。

次に、ＣＶＤ法又はスピンオングラス法により、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成する。この場合、下地に対する段差被覆能力（ステップカバレッジ）の低いシリコン炭化膜１６を用いる。シリコン炭化膜１６は、例えば、ＳｉＣ又はＳｉＯＣである。ステップカバレッジの低いシリコン炭化膜１６を用いることで、空間５２の内部がシリコン炭化膜１６で埋め込まれる前に空間５２の上部がシリコン炭化膜１６で閉じられる。また、プラズマＣＶＤ法により、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成してもよい。第１実施形態では、下地に対する段差被覆能力の低いシリコン炭化膜１６を用いる例を示したが、これに限らず、下地に対する段差被覆能力の低い他の絶縁膜を用いてもよい。

また、空間５２の内部にシリコン炭化膜１６が埋め込まれることを抑制するために、プラズマＣＶＤ装置を用いて、約２００Ｐａのチャンバー内圧力下で、約６００Ｗの高周波電力によりプラズマを励起して、シリコン炭化膜１６を形成するようにしてもよい。

低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することにより、図８に示すように、空洞２１が形成される。なお、シリコン炭化膜１６を平坦化するために、例えば、ＣＭＰによりシリコン炭化膜１６を研磨してもよい。

シリコン基板１０と金属配線１４との間には、シリコン酸化膜１２が形成されており、
シリコン酸化膜１２は、シリコン基板１０と金属配線１４との間を絶縁する絶縁膜として機能する。低誘電率絶縁膜１５は、金属配線１４と金属配線１４との間に形成されており、低誘電率絶縁膜１５は、金属配線１４と金属配線１４との間を絶縁する絶縁膜（第１の層間絶縁膜）として機能する。シリコン炭化膜１６は、シリコン炭化膜１６の上に配線層が形成された場合の配線層と金属配線１４との間の絶縁膜（第２の層間絶縁膜）もしくはその一部として機能する。

上述したように、水平方向の膜厚が１００ｎｍ以下である低誘電率絶縁膜１５は、プラズマ処理を実行することにより、低誘電率絶縁膜１５の全部がシリコン酸化膜５１に変質する。そして、シリコン酸化膜５１に対するウェットエッチング処理により、シリコン酸化膜５１が存在していた箇所は空間５２となる。すなわち、水平方向の膜厚が１００ｎｍ以下である低誘電率絶縁膜１５が存在している箇所は、低誘電率絶縁膜１５に対するプラズマ処理及びシリコン酸化膜５１に対するウェットエッチング処理により空間５２となる。そして、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することで空洞２１が形成された場合、金属配線１４と金属配線１４との間に低誘電率絶縁膜１５が存在しない部分ができる。本明細書では、金属配線１４と金属配線１４との間に低誘電率絶縁膜１５が存在しない場合、各金属配線１４及び各金属配線１４の間に存在する空洞２１を含む部分を密配線部という。

一方、水平方向の膜厚が１００ｎｍより大きい低誘電率絶縁膜１５は、プラズマ処理を実行することにより、低誘電率絶縁膜１５の一部がシリコン酸化膜５１に変質する。そして、シリコン酸化膜５１に対するウェットエッチング処理により、シリコン酸化膜５１が存在していた箇所は空間５２となる。すなわち、水平方向の膜厚が１００ｎｍより大きい低誘電率絶縁膜１５が存在している箇所は、一部は空間５２となり、他の一部は低誘電率絶縁膜１５として残る。そして、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することで空洞２１が形成された場合、金属配線１４と金属配線１４との間に低誘電率絶縁膜１５が存在する部分ができる。本明細書では、金属配線１４と金属配線１４との間に低誘電率絶縁膜１５が存在する場合、各金属配線１４、各金属配線１４の間に存在する低誘電率絶縁膜１５及び各金属配線１４の間に存在する空洞２１を含む部分を疎配線部という。疎配線部内の低誘電率絶縁膜１５は、シリコン炭化膜１６の上に更なる配線層が形成された場合、当該配線層及びシリコン炭化膜１６を支持する支持層として機能する。

第１実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と金属配線１４との間に空洞２１を形成することが可能となる。また、第１実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と低誘電絶縁膜１５との間に空洞２１を形成することが可能となる。

第１実施形態におけるプラズマ処理は、シリコン基板１０にバイアスを印加しない状態で実行される。ここで、シリコン基板１０にバイアスを印加した状態でプラズマ処理を実行した場合について説明する。シリコン基板１０にバイアスを印加した状態でプラズマ処理を実行した場合、シリコン基板１０への酸素イオンの衝撃によりシリコン酸化膜４１や配線溝５０がエッチングされ得る。過剰なエッチングは、配線溝５０の形状が変形するという問題を引き起こす可能性がある。

図３で示した状態において、シリコン基板１０にバイアスを印加した状態でプラズマ処理を実行した場合、図９に示すように、シリコン酸化膜４１の肩部分がエッチングされ、シリコン酸化膜４１の膜厚が減少する箇所ができる。シリコン酸化膜４１の膜厚が減少している箇所がある場合、配線溝５０に配線を形成する際に実行するＣＭＰの精度劣化を引き起こす可能性がある。このような問題を抑制するため、第１実施形態におけるプラズマ
処理は、シリコン基板１０にバイアスを印加しない状態で実行する。シリコン基板１０にバイアスを印加しない状態でプラズマ処理を実行することにより、シリコン基板１０への酸素イオンの衝撃が減少し、シリコン酸化膜４１や配線溝５０のエッチングが抑制される。また、過剰なエッチングによる配線溝５０の形状の変形が抑制される。

〈第２実施形態〉
図１０から図１３を参照して、第２実施形態に係る半導体装置１及びその製造方法について説明する。第１実施形態に係る半導体装置１及びその製造方法と、第２実施形態に係る半導体装置１及びその製造方法との相違点は、ＣＭＰの研磨処理及びそれに関連する技術である。そこで、第２実施形態では、当該相違点に着目して説明を行う。なお、同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図８の図面を参照する。

第１実施形態に係るＣＭＰの研磨処理では、シリコン炭化膜４０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することとした。第２実施形態に係るＣＭＰの研磨処理では、シリコン炭化膜４０の上面が研磨され始めてから、所定時間後にＣＭＰの研磨処理を終了する。この場合、金属膜の研磨レートがシリコン炭化膜４０の研磨レートよりも高いスラリー（研磨液）を使用して、ＣＭＰの研磨処理を行う。

例えば、シリコン炭化膜４０がＳｉＣであり、金属膜が銅であるとする。そして、ＳｉＣの研磨レートが１５ｎｍ／分であり、銅の研磨レートが４５ｎｍ／分であるスラリーを使用してＣＭＰの研磨処理を行う。すなわち、ＳｉＣと銅との研磨選択比が１：３であるスラリーを使用してＣＭＰの研磨処理を行う。このような条件で、ＣＭＰの研磨処理を１分間行った場合、ＳｉＣは１５ｎｍ削られ、銅は４５ｎｍ削られるため、ＳｉＣと銅との膜厚に３０ｎｍの差が生じることになる。

このように、金属膜の研磨レートがシリコン炭化膜４０の研磨レートよりも高いスラリーを使用して、ＣＭＰの研磨処理を行った場合、配線溝５０内部に形成された金属膜の上面の高さがシリコン炭化膜４０の上面の高さよりも低くなる。上記例の条件では、配線溝５０内部に形成された金属膜の上面の高さがシリコン炭化膜４０の上面の高さよりも３０ｎｍ低くなる。また、上記例の条件に限らず、例えば、シリコン炭化膜４０と金属膜との研磨選択比が１：１．５〜１：５であるスラリーを使用してＣＭＰの研磨処理を行ってもよい。

配線溝５０内部に形成された金属膜の上面の高さがシリコン炭化膜４０の上面の高さよりも低くなるように、配線溝５０内部に形成された金属膜を研磨することで、図１０に示すように、配線溝５０に金属配線１４を形成する。図１０に示すように、配線溝５０に形成された金属配線１４の上部が、シリコン炭化膜４０に対して凹形状となっている。すなわち、金属配線１４の上面と低誘電絶縁膜１５の上面との間の段差が小さくなる。

そして、配線溝５０に金属配線１４を形成した後、ドライエッチングにより、図１１に示すように、シリコン炭化膜４０を除去する。シリコン炭化膜４０の除去は、第１実施形態と同様の方法を用いることが可能であり、ここでは、その説明を省略する。

次に、低誘電率絶縁膜１５の側面及びその周辺部分に形成されたシリコン酸化膜５１を、ウェットエッチングにより除去する。シリコン酸化膜５１の除去は、第１実施形態と同様の方法を用いることが可能であり、ここでは、その説明を省略する。

シリコン酸化膜５１に対するウェットエッチング処理が行われた場合、図１２に示すように、金属配線１４と金属配線１４との間、あるいは、金属配線１４と低誘電率絶縁膜１
５との間には、空間５２が形成される。なお、第１実施形態と同様に、シリコン炭化膜１３は、シリコン酸化膜１２がエッチングされることを防止するストッパー膜として機能する。また、第１実施形態と同様に、シリコン酸化膜５１に対するエッチング時間を制御することで、シリコン酸化膜１２上にシリコン炭化膜１３を形成する工程を省略してもよい。

次に、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成する。シリコン炭化膜１６の種類やシリコン炭化膜１６の形成方法等については、第１実施形態と同様であり、ここでは、その説明を省略する。

そして、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することにより、図１３に示すように、空洞２１が形成される。

第２実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と金属配線１４との間に空洞２１を形成することが可能となる。また、第２実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と低誘電絶縁膜１５との間に空洞２１を形成することが可能となる。

また、ＣＭＰの研磨処理において、金属膜の研磨レートがシリコン炭化膜４０の研磨レートよりも高いスラリーを使用することで、金属配線１４の上面と低誘電絶縁膜１５の上面との間の段差を抑制できる。すなわち、ＣＭＰの研磨処理において、金属膜の研磨レートがシリコン炭化膜４０の研磨レートよりも高いスラリーを使用しない場合と比較して、低誘電率絶縁膜１５の上面と金属配線１４の上面との間における段差を小さくすることができる。その結果、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うように形成されるシリコン炭化膜１６の平坦化を促進することができる。

〈第３実施形態〉
図１４から図１７を参照して、第３実施形態に係る半導体装置１及びその製造方法について説明する。第３実施形態に係る半導体装置１及びその製造方法と、第１実施形態に係る半導体装置１及びその製造方法との相違点は、低誘電率絶縁膜１５上にシリコン酸化膜６０を形成する点及びそれに関する技術である。そこで、第３実施形態では、当該相違点に着目して説明を行う。なお、同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図１３の図面を参照する。

第３実施形態に係る半導体装置１の製造方法においては、まず、トランジスタ１１やシリコン酸化膜１２が形成されたシリコン基板１０にシリコン炭化膜１３を形成する。次に、シリコン炭化膜１３上に低誘電率絶縁膜１５を形成する。これらについては、第１実施形態と同様であるので、その説明を省略する。

そして、低誘電率絶縁膜１５上に、スピンオングラス法により、１０〜３０ｎｍの膜厚のシリコン酸化膜６０を形成する。シリコン酸化膜６０は、例えば、ＳｉＯ₂である。Ｃ
ＶＤ法によりシリコン酸化膜６０を形成する場合、酸素を含むガスが用いられる。そのため、低誘電率絶縁膜１５上にシリコン酸化膜６０を形成する場合、低誘電率絶縁膜１５の上面が酸化する可能性がある。第３実施形態では、スピンオングラス法により、低誘電率絶縁膜１５上にシリコン酸化膜６０を形成することで、低誘電率絶縁膜１５の上面が酸化されることを抑制している。

次に、シリコン酸化膜６０上に１００〜２００ｎｍの膜厚の下層レジスト６１を形成する。第３実施形態では、下層レジスト６１の膜厚を１００〜２００ｎｍとする例を示したが、これに限定されず、下層レジスト６１より下の層の状態により、下層レジスト６１の
膜厚を適宜変更してもよい。

そして、下層レジスト６１上に、ＣＶＤ法又はスピンオングラス法により、反射防止膜（ＢＡＲＣ）６２を形成する。次に、配線パターンにパターニングされたレジストパターン６３を反射防止膜６２上に形成する。レジストパターン６３の形成は、フォトレジストを反射防止膜６２に塗布した後、フォトリソグラフィでフォトレジストを加工することにより行う。フォトレジストとして、例えば、ＡｒＦレジストを用いてもよい。図１４は、反射防止膜６２上にレジストパターン６３を形成した場合における半導体装置１の断面図である。

次に、レジストパターン６３をマスクとして、異方性エッチングにより反射防止膜６２及び下層レジスト６１をパターニングする。すなわち、レジストパターン６３をマスクとして、異方性エッチングにより反射防止膜６２及び下層レジスト６１にマスクパターンを形成する。

そして、マスクパターンが形成された下層レジスト６１をマスクとして、異方性エッチングによりシリコン酸化膜６０、低誘電率絶縁膜１５及びシリコン炭化膜１３を部分的に除去する。したがって、下層レジスト６１は、シリコン炭化膜６０、低誘電率絶縁膜１５及びシリコン炭化膜１３を部分的に除去するためのマスク膜（マスク層）として機能する。シリコン酸化膜６０、低誘電率絶縁膜１５及びシリコン炭化膜１３を部分的に除去することにより、図１５に示すように、シリコン酸化膜６０、低誘電率絶縁膜１５及びシリコン炭化膜１３に配線溝７０を形成する。

次に、シリコン基板１０にバイアスを印加した状態で、処理ガスを用いたプラズマ処理により、下層レジスト６１をアッシングするとともに、低誘電率絶縁膜１５の側壁を酸化する。低誘電率絶縁膜１５の側面から低誘電率絶縁膜１５を酸化することにより、図１６に示すように、低誘電率絶縁膜１５の側面及びその周辺部分にシリコン酸化膜７１を形成する。図１５に示すように、低誘電率絶縁膜１５の側面が露出しており、酸素ガスを用いたプラズマ処理により、低誘電率絶縁膜１５の側面から酸化される。一方、図１５に示すように、低誘電率絶縁膜１５上にはシリコン酸化膜６０が形成されており、低誘電率絶縁膜１５の上面からは酸化されにくい。このように、シリコン酸化膜６０は、低誘電率絶縁膜１５の上面からの酸化を抑制するプラズマ酸化保護膜として機能する。

第３実施形態では、処理ガスとして、酸素を含むガスを使用する。処理ガスは、Ｏ₂、
ＣＯ及びＣＯ₂のうちの少なくとも１種類以上のガスを含んでいてもよい。また、処理ガ
スは、Ｈ₂ガス及びＮ₂ガスのうちの少なくとも１種類以上を含んでいてもよい。処理ガスが、Ｈ₂ガス又はＮ₂ガスのいずれか、又はその両方を含むことにより、第３実施形態におけるプラズマ処理において、効率よくプラズマを励起させることが可能となる。

ここで、第３実施形態におけるプラズマ処理について説明する。第３実施形態におけるプラズマ処理は、例えば、容量結合型のアッシング処理装置を用いて、チャンバー内にて行う。この場合、シリコン基板１０にバイアスを印加した状態でプラズマ処理を実行する。そして、シリコン基板１０の温度を約２５℃に保持した状態で、Ｏ₂ガスを流量５００
ｓｃｃｍでチャンバー内に供給しながら、約７Ｐａのチャンバー内圧力下で、約１００Ｗの高周波電力によりプラズマを励起して、プラズマ処理を２０秒間実行する。

このような条件下でプラズマ処理を実行することにより、下層レジスト６１をアッシングするとともに、低誘電率絶縁膜１５の側面及びその周辺部分に形成されるシリコン酸化膜７１の水平方向の膜厚は約５０ｎｍとなる。シリコン酸化膜７１の水平方向の膜厚が約５０ｎｍとなる場合、水平方向の膜厚が１００ｎｍ以下である低誘電率絶縁膜１５は、そ
の全部がシリコン酸化膜７１に変質する。なお、第３実施形態におけるプラズマ処理の条件は例示であり、他の条件によりプラズマ処理を実行してもよい。

また、水平方向の膜厚が１００ｎｍより大きい低誘電率絶縁膜１５は、プラズマ処理を実行することにより、低誘電率絶縁膜１５の一部がシリコン酸化膜７１に変質する。低誘電率絶縁膜１５上にはシリコン酸化膜６０が形成されているので、水平方向の膜厚が１００ｎｍより大きい低誘電率絶縁膜１５は、シリコン酸化膜６０及びシリコン酸化膜７１で覆われることになる。

第３実施形態におけるプラズマ処理は、シリコン基板１０にバイアスを印加した状態で実行される。シリコン基板１０にバイアスを印加した状態でプラズマ処理を実行することで、下層レジスト６１のアッシングレートを高めることができる。すなわち、シリコン基板１０にバイアスが印加されることで、シリコン基板１０への酸素イオンの衝撃が増加し、下層レジスト６１のアッシングレートが上昇する。

低誘電率絶縁膜１５の側面及びその周辺部分にシリコン酸化膜７１を形成する前に、下層レジスト６１のアッシングが終了しない場合、シリコン酸化膜６０上に下層レジスト６１が残ることとなる。シリコン酸化膜６０上に下層レジスト６１が残ると、汚染や析出物の原因となり、半導体装置１の電気特性や信頼性に影響を及ぼすことになる。第３実施形態におけるプラズマ処理によれば、低誘電率絶縁膜１５の側壁にシリコン酸化膜７１を形成する前に、下層レジスト６１のアッシングが終了するため、シリコン酸化膜６０上に下層レジスト６１が残ることを抑制することができる。

シリコン基板１０にバイアスを印加した状態でプラズマ処理を実行することにより、下層レジスト６１のアッシングと低誘電率絶縁膜１５の側面及びその周辺部分の酸化とが同時に進行するため、下層レジスト６１の除去を他の工程で行わなくてもよくなる。例えば、ＣＭＰによる研磨処理において、下層レジスト６１の除去工程を省略することが可能となる。なお、第３実施形態では、シリコン基板１０にバイアスを印加した状態でプラズマ処理を実行する例を示したが、これに限定されず、シリコン基板１０にバイアスを印加しない状態でプラズマ処理を実行してもよい。

プラズマ処理を実行した後、シリコン酸化膜６０上、配線溝７０内部及び配線溝７０上に金属膜を形成する。また、金属膜の拡散防止等の配線の信頼性を向上させるために、金属膜の下にバリアメタルを形成してもよい。バリアメタルは、例えば、タンタル（Ｔａ）等の遷移金属である。バリアメタルは、スパッタリングにより形成する。金属膜として銅（Ｃｕ）を使用する場合、スパッタリング法で銅のシード層を堆積したあとに電解めっき法によりシリコン酸化膜６０上、配線溝７０内部及び配線溝７０上に銅を形成する。なお、電解めっき法以外の他の方法により、銅をシリコン酸化膜６０上、配線溝７０内部及び配線溝７０上に銅を形成してもよい。

そして、ＣＭＰにより金属膜を研磨する。第３実施形態に係るＣＭＰの研磨処理について説明する。ＣＭＰの研磨処理は、例えば、ＣＭＰ装置で行う。まず、シリコン酸化膜６０上及び配線溝７０上に形成された金属膜がＣＭＰの研磨処理により除去される。この場合、シリコン酸化膜６０上に形成された金属膜が除去された時点で、ＣＭＰの研磨処理を終了する。すなわち、シリコン酸化膜６０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了する。

ＣＭＰによる研磨処理が低誘電率絶縁膜１５の上面に達すると、低誘電率絶縁膜１５の剥がれやスクラッチが発生し、配線不良の原因となり得る。そのため、第３実施形態では、ＣＭＰによる研磨処理がシリコン酸化膜６０の上面に達した場合、ＣＭＰによる研磨処
理を終了する。金属膜とシリコン酸化膜６０とは硬さが異なり、ＣＭＰによる研磨処理の速度に差が生じる。その速度差を検知することにより、シリコン酸化膜６０の上面が研磨され始めた時点で、ＣＭＰによる研磨処理を終了することが可能となる。

また、金属膜の下にバリアメタルを形成している場合、バリアメタルの研磨が終了した時点で、ＣＭＰの研磨処理を終了してもよい。バリアメタルとシリコン酸化膜６０とは硬さが異なり、ＣＭＰによる研磨処理の速度に差が生じる。その速度差を検知することにより、バリアメタルの研磨が終了した時点で、ＣＭＰによる研磨処理を終了することが可能となる。また、過電流式終点検知器又は光学式終了検知器を用いて、シリコン酸化膜６０上に形成された金属膜およびバリアメタルが除去されたことを検知することにより、ＣＭＰの研磨処理を終了してもよい。

このように、シリコン酸化膜６０の上面が研磨され始めた時点で、ＣＭＰによる研磨処理を終了することで、低誘電率絶縁膜１５を直接研磨することを防止できる。シリコン酸化膜６０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することで、図１７に示すように、配線溝７０に金属配線１４を形成する。

そして、低誘電率絶縁膜１５上に形成されたシリコン酸化膜６０及び低誘電率絶縁膜１５の側面及びその周辺部分に形成されたシリコン酸化膜７１を、ウェットエッチングにより除去する。このウェットエッチングは、例えば、約０．５％の希フッ酸溶液を用いて実行する。約０．５％の希フッ酸溶液を用いたウェットエッチング処理により、シリコン酸化膜６０及びシリコン酸化膜７１は、低誘電率絶縁膜１５と比べて１０倍以上のレートでエッチングされる。

シリコン酸化膜６０及びシリコン酸化膜７１に対するウェットエッチング処理が行われた場合、第１実施形態で示す図７の半導体装置１と同様に、金属配線１４と金属配線１４との間、あるいは、金属配線１４と低誘電率絶縁膜１５との間には、空間５２が形成される。

シリコン酸化膜６０及びシリコン酸化膜７１に対するウェットエッチング処理では、シリコン酸化膜６０及びシリコン酸化膜７１に対するエッチング時間を制御することが可能である。従って、シリコン酸化膜１２がエッチングされない様に、シリコン酸化膜６０及びシリコン酸化膜７１に対するエッチング時間を制御してもよい。第３実施形態では、シリコン酸化膜１２上にシリコン炭化膜１３を形成する例を示したが、シリコン酸化膜１２がエッチングされない様にエッチング時間を制御することで、シリコン酸化膜１２上にシリコン炭化膜１３を形成しないようにしてもよい。このように、シリコン酸化膜６０及びシリコン酸化膜７１に対するエッチング時間を制御することで、シリコン酸化膜１２上にシリコン炭化膜１３を形成する工程を省略してもよい。

次に、低誘電率絶縁膜１５、銅配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成する。シリコン炭化膜１６の種類やシリコン炭化膜１６の形成方法等については、第１実施形態と同様であり、ここでは、その説明を省略する。低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することにより、第１実施形態で示す図８の半導体装置１と同様に、空洞２１が形成される。

上述したように、水平方向の膜厚が１００ｎｍ以下である低誘電率絶縁膜１５は、プラズマ処理を実行することにより、低誘電率絶縁膜１５の全部がシリコン酸化膜７１に変質する。そして、シリコン酸化膜６０及びシリコン酸化膜７１に対するウェットエッチング処理により、シリコン酸化膜７１が存在する箇所は空間５２となる。すなわち、水平方向の膜厚が１００ｎｍ以下である低誘電率絶縁膜１５が存在している箇所は、低誘電率絶縁
膜１５に対するプラズマ処理及びシリコン酸化膜６０及びシリコン酸化膜７１に対するウェットエッチング処理により空間５２となる。そして、低誘電率絶縁膜１５、銅配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することで空洞２１が形成された場合、第１実施形態で示す図８の半導体装置１と同様に、銅配線１４と銅配線１４との間に低誘電率絶縁膜１５が存在しない部分ができる。

一方、水平方向の膜厚が１００ｎｍより大きい低誘電率絶縁膜１５は、プラズマ処理を実行することにより、低誘電率絶縁膜１５の一部がシリコン酸化膜７１に変質する。そして、シリコン酸化膜６０及びシリコン酸化膜７１に対するウェットエッチング処理により、シリコン酸化膜６０及びシリコン酸化膜７１が存在する箇所は空間５２となる。すなわち、水平方向の膜厚が１００ｎｍより大きい低誘電率絶縁膜１５が存在する箇所は、一部は空間５２となり、他の一部は低誘電率絶縁膜１５として残る。そして、低誘電率絶縁膜１５、銅配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することで空洞２１が形成された場合、第１実施形態で示す図８の半導体装置１と同様に、銅配線１４と銅配線１４との間に低誘電率絶縁膜１５が存在する部分ができる。

第３実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と金属配線１４との間に空洞２１を形成することが可能となる。また、第３実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と低誘電絶縁膜１５との間に空洞２１を形成することが可能となる。

〈第４実施形態〉
図１８を参照して、第４実施形態に係る半導体装置１及びその製造方法について説明する。第３実施形態に係る半導体装置１及びその製造方法と、第４実施形態に係る半導体装置１及びその製造方法との相違点は、ＣＭＰの研磨処理及びそれに関連する技術である。そこで、第４実施形態では、当該相違点に着目して説明を行う。なお、同一の構成要素については、第３実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図１７の図面を参照する。

第３実施形態に係るＣＭＰの研磨処理では、シリコン酸化膜６０の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することとした。第４実施形態に係るＣＭＰの研磨処理では、シリコン酸化膜６０の上面が研磨され始めてから、所定時間後にＣＭＰの研磨処理を終了する。この場合、金属膜の研磨レートがシリコン酸化膜６０の研磨レートよりも高いスラリー（研磨液）を使用して、ＣＭＰの研磨処理を行う。

例えば、シリコン酸化膜６０がＳｉＯであり、金属膜が銅であるとする。そして、ＳｉＯの研磨レートが３０ｎｍ／分であり、銅の研磨レートが４５ｎｍ／分であるスラリーを使用してＣＭＰの研磨処理を行う。すなわち、ＳｉＯと銅との研磨選択比が１：１．５であるスラリーを使用してＣＭＰの研磨処理を行う。このような条件で、ＣＭＰの研磨処理を１分間行った場合、ＳｉＯは３０ｎｍ削られ、銅は４５ｎｍ削られるため、ＳｉＯと銅との膜厚に１５ｎｍの差が生じることになる。

このように、金属膜の研磨レートがシリコン酸化膜６０の研磨レートよりも高いスラリーを使用して、ＣＭＰの研磨処理を行った場合、配線溝７０内部に形成された金属膜の上面の高さがシリコン酸化膜６０の上面の高さよりも低くなる。上記例の条件では、配線溝７０内部に形成された金属膜の上面の高さがシリコン酸化膜６０の上面の高さよりも１５ｎｍ低くなる。また、上記例の条件に限らず、例えば、シリコン酸化膜６０と金属膜との研磨選択比が１：１．５〜１：５であるスラリーを使用してＣＭＰの研磨処理を行ってもよい。

配線溝７０内部に形成された金属膜の上面の高さがシリコン酸化膜６０の上面の高さよりも低くなるように、配線溝７０内部に形成された金属膜を研磨することで、図１８に示すように、配線溝７０に金属配線１４を形成する。図１８に示すように、配線溝７０に形成された金属配線１４の上部が、シリコン酸化膜６０に対して凹形状となっている。すなわち、金属配線１４の上面と低誘電絶縁膜１５の上面との間の段差が小さくなる。

そして、配線溝７０に金属配線１４を形成した後、低誘電率絶縁膜１５上に形成されたシリコン酸化膜６０と、低誘電率絶縁膜１５の側面及びその周辺部分に形成されたシリコン酸化膜７１とを、ウェットエッチングにより除去する。シリコン酸化膜６０及びシリコン酸化膜７１の除去は、第３実施形態と同様の方法を用いることが可能であり、ここでは、その説明を省略する。

シリコン酸化膜６０及びシリコン酸化膜７１に対するウェットエッチングが行われた場合、第２実施形態で示す図１２の半導体装置１と同様に、金属配線１４と金属配線１４との間、あるいは、金属配線１４と低誘電率絶縁膜１５との間には、空間５２が形成される。なお、第３実施形態と同様に、シリコン炭化膜１３は、シリコン酸化膜１２がエッチングされることを防止するストッパー膜として機能する。また、第３実施形態と同様に、シリコン酸化膜６０及びシリコン酸化膜７１に対するエッチング時間を制御することで、シリコン酸化膜１２上にシリコン炭化膜１３を形成する工程を省略してもよい。

次に、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成する。シリコン炭化膜１６の種類やシリコン炭化膜１６の形成方法等については、第１実施形態と同様であり、ここでは、その説明を省略する。

そして、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うようにシリコン炭化膜１６を形成することにより、第２実施形態で示す図１３の半導体装置１と同様に、空洞２１が形成される。

第４実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と金属配線１４との間に空洞２１を形成することが可能となる。また、第４実施形態によれば、低誘電絶縁膜１５の高さを減少させずに、金属配線１４と低誘電絶縁膜１５との間に空洞２１を形成することが可能となる。

また、ＣＭＰの研磨処理において、金属膜の研磨レートがシリコン酸化膜６０の研磨レートよりも高いスラリーを使用することで、金属配線１４の上面と低誘電絶縁膜１５の上面との間の段差を抑制できる。すなわち、ＣＭＰの研磨処理において、金属膜の研磨レートがシリコン酸化膜６０の研磨レートよりも高いスラリーを使用しない場合と比較して、低誘電率絶縁膜１５の上面と金属配線１４の上面との間における段差を小さくすることができる。その結果、低誘電率絶縁膜１５、金属配線１４及び空間５２を覆うように形成されるシリコン炭化膜１６の平坦化を促進することができる。

第１実施形態から第４実施形態では、トランジスタ１１を備える半導体装置１及びその製造方法について説明したが、これに限らず、半導体装置１は、コンデンサやダイオード等の素子を備えていてもよい。すなわち、第１実施形態から第４実施形態に係る半導体装置１及びその製造方法は、コンデンサやダイオード等の素子を備える半導体装置１及びその製造方法に適用してもよい。また、第１実施形態から第４実施形態に係る半導体装置１及びその製造方法は、多層配線の半導体装置１及びその製造方法を含むものである。

以上の第１実施形態から第４実施形態に関し、更に以下の付記を開示する。
（付記１）
基板上方に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に保護膜を形成する工程と、
前記保護膜及び前記第１の層間絶縁膜に配線溝を形成する工程と、
酸素を含む処理ガスを用いたプラズマ処理により、前記第１の層間絶縁膜の側面部分に酸化膜を形成する工程と、
前記配線溝に金属膜を形成する工程と、
研磨処理により、前記金属膜を部分的に除去することで前記配線溝に金属配線を形成する工程と、
前記保護膜及び前記酸化膜の除去処理により、前記酸化膜を除去した部分に空間を形成する工程と、
前記第１の層間絶縁膜、前記金属配線及び前記空間を覆うように第２の層間絶縁膜を形成する工程と、
を備える半導体装置の製造方法。

（付記２）
前記研磨処理は、前記金属膜に対する研磨レートが前記保護膜に対する研磨レートよりも高いスラリーを用いた化学機械研磨により、前記配線溝に形成された前記金属膜の上面の高さが前記保護膜の上面の高さよりも低くなるように、前記金属膜を研磨する付記１に記載の半導体装置の製造方法。

（付記３）
前記研磨処理は、前記第１の層間絶縁膜を研磨する前に終了する付記１または２に記載の半導体装置の製造方法。

（付記４）
前記プラズマ処理は、前記基板にバイアスを印加しない状態で行う付記１から３の何れか一項に記載の半導体装置の製造方法。

（付記５）
前記除去処理は、ウェットエッチングにより前記酸化膜及び前記保護膜を除去する付記１から４の何れか一項に記載の半導体装置の製造方法。

（付記６）
前記除去処理は、ドライエッチングにより前記保護膜を除去し、ウェットエッチングにより前記酸化膜を除去する付記１から４の何れか一項に記載の半導体装置の製造方法。

（付記７）
前記保護膜は、ＳｉＣ、ＳｉＯＣ、ＳｉＯＣＨ及びＳｉＯのいずれかである付記１から４の何れか一項に記載の半導体装置の製造方法。

（付記８）
前記保護膜の膜厚は、１０ｎｍから３０ｎｍである付記１から４の何れか一項に記載の半導体装置の製造方法。

（付記９）
前記処理ガスは、Ｏ₂、ＣＯ及びＣＯ₂の中から選択される少なくとも１種以上のガスを含む付記１から８の何れか一項に記載の半導体装置の製造方法。

（付記１０）
前記処理ガスは、Ｈ₂及びＮ₂の中から選択される少なくとも１種以上のガスを含む付記
９に記載の半導体装置の製造方法。

（付記１１）
前記第２の層間絶縁膜上に保護膜を形成する工程は、スピンオングラス法により行われる付記１から１０の何れか一項に記載の半導体装置の製造方法。

（付記１２）
前記保護膜及び前記第１の層間絶縁膜に配線溝を形成する工程は、
前記保護膜上にマスク膜を形成する工程と、
前記マスク膜上に反射防止膜を形成する工程と、
前記反射防止膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記反射防止膜及び前記マスク膜にマスクパターンを形成する工程と、
前記レジストパターン及び前記反射防止膜をアッシングにより除去する工程と、
前記マスクパターンが形成された前記マスク膜をマスクとして、前記保護膜及び第１の層間絶縁膜にドライエッチングを行う工程と、を含む付記１から１１の何れか一項に記載の半導体装置の製造方法。

第１実施形態に係る半導体装置の製造工程において、シリコン炭化膜を形成する場合の半導体装置の断面図である。 第１実施形態に係る半導体装置の製造工程において、レジストパターンを形成した場合の半導体装置の断面図である。 第１実施形態に係る半導体装置の製造工程において、配線溝を形成した場合の半導体装置の断面図である。 第１実施形態に係る半導体装置の製造工程において、低誘電率絶縁膜の側面部分にシリコン酸化膜を形成した場合の半導体装置の断面図である。 第１実施形態に係る半導体装置の製造工程において、配線溝に金属配線を形成した場合の半導体装置の断面図である。 第１実施形態に係る半導体装置の製造工程において、シリコン炭化膜を除去した場合の半導体装置の断面図である。 第１実施形態に係る半導体装置の製造工程において、空間を形成した場合の半導体装置の断面図である。 第１実施形態に係る半導体装置の断面図である。 シリコン基板にバイアスを印加した状態でプラズマ処理を実行した場合の半導体装置の断面図である。 第２実施形態に係る半導体装置の製造工程において、配線溝に金属配線を形成した場合の半導体装置の断面図である。 第２実施形態に係る半導体装置の製造工程において、シリコン炭化膜を除去した場合の半導体装置の断面図である。 第２実施形態に係る半導体装置の製造工程において、空間を形成した場合の半導体装置の断面図である。 第２実施形態に係る半導体装置の製造工程において、空洞を形成した場合の半導体装置の断面図である。 第３実施形態に係る半導体装置の製造工程において、レジストパターンを形成した場合の半導体装置の断面図である。 第３実施形態に係る半導体装置の製造工程において、配線溝を形成した場合の半導体装置の断面図である。 第３実施形態に係る半導体装置の製造工程において、低誘電率絶縁膜の側面部分にシリコン酸化膜を形成した場合の半導体装置の断面図である。 第３実施形態に係る半導体装置の製造工程において、配線溝に金属配線を形成した場合の半導体装置の断面図である。 第４実施形態に係る半導体装置の製造工程において、配線溝に金属配線を形成した場合の半導体装置の断面図である。

符号の説明

１ 半導体装置
１０ シリコン基板
１２、４１、５１、６０、７１ シリコン酸化膜
１３、１６、４０ シリコン炭化膜
１４ 金属配線
１５ 低誘電率絶縁膜
４２、６２ 反射防止膜（ＢＡＲＣ）
４３、６３ レジストパターン
５２ 空間
６１ 下層レジスト

Claims (5)

1. 基板上方に第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜上に保護膜を形成する工程と、
   前記保護膜及び前記第１の層間絶縁膜に配線溝を形成する工程と、
   酸素を含む処理ガスを用いたプラズマ処理により、前記第１の層間絶縁膜の側面部分に酸化膜を形成する工程と、
   前記配線溝に金属膜を形成する工程と、
   研磨処理により、前記金属膜を部分的に除去することで前記配線溝に金属配線を形成する工程と、
   前記保護膜及び前記酸化膜の除去処理により、前記酸化膜を除去した部分に空間を形成する工程と、
   前記第１の層間絶縁膜、前記金属配線及び前記空間を覆うように第２の層間絶縁膜を形成する工程と、
   を備える半導体装置の製造方法。
2. 前記研磨処理は、前記金属膜に対する研磨レートが前記保護膜に対する研磨レートよりも高いスラリーを用いた化学機械研磨により、前記配線溝に形成された前記金属膜の上面の高さが前記保護膜の上面の高さよりも低くなるように、前記金属膜を研磨する請求項１に記載の半導体装置の製造方法。
3. 前記研磨処理は、前記第１の層間絶縁膜を研磨する前に終了する請求項１または２に記載の半導体装置の製造方法。
4. 前記プラズマ処理は、前記基板にバイアスを印加しない状態で行う請求項１から３の何れか一項に記載の半導体装置の製造方法。
5. 前記除去処理は、ウェットエッチングにより前記酸化膜及び前記保護膜を除去する請求項１から４の何れか一項に記載の半導体装置の製造方法。

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