JP2010043927A - 半導体集積回路 - Google Patents

Abstract

【課題】ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれのリーク電流を正確に測定することのできる半導体集積回路を提供する。
【解決手段】半導体集積回路は、リーク電流によりノードＮ１２をプリチャージするｐＭＯＳトランジスタＱＰ１３、及び第１の信号を出力するコンパレータ１１からなる信号遅延回路１０’と、リーク電流によりノードＮ２２をプリチャージするｐＭＯＳトランジスタＱＰ２３、及び第２の信号を出力するコンパレータ２１からなる信号遅延回路２０’とを備える。信号遅延回路１０’は、信号遅延回路２０’がノードＮ２２をプリチャージして第２の信号を出力する間にノードＮ１２をディスチャージする一方、信号遅延回路２０’は、信号遅延回路１０’がノードＮ１２をプリチャージして第１の信号を出力する間にノードＮ２２をディスチャージする。
【選択図】図５

Description

本発明は、半導体集積回路に関し、特に半導体基板上に形成されたトランジスタのリーク電流を測定する半導体集積回路に関する。

従来、半導体基板上に形成された半導体集積回路の性能を測定するための種々の測定装置が知られている（特許文献１参照）。特許文献１には、半導体集積回路の試験として、半導体集積回路の伝搬遅延時間を測定して良否を判定するための遅延時間測定回路及び遅延時間測定方法が記載されている。

また、半導体集積回路のトランジスタのリーク電流を測定し、その測定結果に基づいて半導体集積回路の電源電圧や基板バイアスを制御して、半導体集積回路におけるトランジスタの特性のばらつきを抑える構成が知られている。ここで、半導体基板上に形成されたトランジスタの性能を測定する方法として、チップのダイシングラインにプロセスモニタとしての４端子トランジスタを設ける方法が用いられることがある。しかし、この方法では、ダイシングラインのトランジスタに接続してトランジスタの性能を測定する専用の測定装置を外部に設ける必要があり、また、チップを切り分けた後にトランジスタの位置を特定するのが難しいという問題があった。

そのため、トランジスタの性能測定方法として、チップ上に半導体集積回路とともにリングオシレータやディレイチェーンのような形でモニタ回路を置く方法が用いられている（非特許文献１参照）。しかし、非特許文献１に記載されたリングオシレータを用いたトランジスタの測定装置では、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタによる立ち上がり時間と立ち下がり時間との両方が影響するため、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれの特性を別々に検出することができない。
特開平１１−１０１８５１号公報 Tschanz, J.W.; Narendra, S.; Nair, R.; De, V. "Effectiveness of adaptive supply voltage and body bias for reducing impact of parameter variations in low power and high performance microprocessors", IEEE Journal of Solid-State Circuits, May 2003, Volume 38, Issue 5, p.826-829.

本発明は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれのリーク電流を正確に測定することのできる半導体集積回路を提供することを目的とする。

本発明の一態様に係る半導体集積回路は、一端を第１のノードに接続されて第１制御信号により導通又は非導通状態が切り替わり前記第１のノードをディスチャージする第１のディスチャージ素子、前記第１のノードと電源との間に接続されてリーク電流により前記第１のノードをプリチャージする第１のプリチャージ素子、及び前記第１のノードの電位を参照電位と比較して第１の信号を出力する第１の信号出力回路からなる第１の信号遅延回路と、一端を第２のノードに接続されて第２制御信号により導通又は非導通状態が切り替わり前記第２のノードをディスチャージする第２のディスチャージ素子、前記第２のノードと電源との間に接続されてリーク電流により前記第２のノードをプリチャージする第２のプリチャージ素子、及び前記第２のノードの電位を参照電位と比較して第２の信号を出力する第２の信号出力回路からなる第２の信号遅延回路と、前記第１及び第２の信号によりパルス幅が決定されるパルス信号を生成するパルス信号生成回路と、前記パルス信号を遅延させて前記第１制御信号を出力する第１の遅延回路と、前記パルス信号の反転信号を遅延させて前記第２制御信号を出力する第２の遅延回路とを備え、前記第１の信号遅延回路は、前記第２の信号遅延回路が前記第２のプリチャージ素子を介して前記第２のノードをプリチャージして前記第２の信号を出力する間に前記第１のディスチャージ素子を介して前記第１のノードをディスチャージする一方、前記第２の信号遅延回路は、前記第１の信号遅延回路が前記第１のプリチャージ素子を介して前記第１のノードをプリチャージして前記第１の信号を出力する間に前記第２のディスチャージ素子を介して前記第２のノードをディスチャージすることを特徴とする。

本発明の他の一態様に係る半導体集積回路は、第３のノードと電源との間に接続されて第３制御信号により導通又は非導通状態が切り替わり前記第３のノードをプリチャージする第３のプリチャージ素子、一端を前記第３のノードに接続されてリーク電流により前記第３のノードをディスチャージする第３のディスチャージ素子、及び前記第３のノードの電位を参照電位と比較して第３の信号を出力する第３の信号出力回路からなる第３の信号遅延回路と、第４のノードと電源との間に接続されて第４制御信号により導通又は非導通状態が切り替わり前記第４のノードをプリチャージする第４のプリチャージ素子、一端を前記第４のノードに接続されてリーク電流により前記第４のノードをディスチャージする第４のディスチャージ素子、及び前記第４のノードの電位を参照電位と比較して第４の信号を出力する第４の信号出力回路からなる第４の信号遅延回路と、前記第３及び第４の信号によりパルス幅が決定されるパルス信号を生成するパルス信号生成回路と、前記パルス信号を遅延させて前記第３制御信号を出力する第３の遅延回路と、前記パルス信号の反転信号を遅延させて前記第４制御信号を出力する第４の遅延回路とを備え、前記第３の信号遅延回路は、前記第４の信号遅延回路が前記第４のディスチャージ素子を介して前記第４のノードをディスチャージして前記第４の信号を出力する間に前記第３のプリチャージ素子を介して前記第３のノードをプリチャージする一方、前記第４の信号遅延回路は、前記第３の信号遅延回路が前記第３のディスチャージ素子を介して前記第３のノードをディスチャージして前記第３の信号を出力する間に前記第４のプリチャージ素子を介して前記第４のノードをプリチャージすることを特徴とする。

本発明によれば、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれのリーク電流を正確に測定することのできる半導体集積回路を提供することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。

［第１の実施の形態］
（第１の実施の形態に係る半導体集積回路の構成）
図１は、本発明の実施の形態に係る半導体集積回路の基本構成、すなわち半導体基板上の集積回路が形成されるコアＣとそのコアＣ内に設けられた制御回路の構成を示している。

図１に示すように、半導体基板上には複数のコアＣ（本実施の形態ではＣ１〜Ｃ４）が形成されている。また、コアＣ１〜Ｃ４にはそれぞれ制御回路が設けられている。制御回路は、コアＣごとのトランジスタの特性を測定する。そして、測定されたトランジスタの特性に基づいてコアＣごとに電源電圧や基板バイアスを制御して、トランジスタの特性のばらつきを抑える。本実施の形態においては、ｎＭＯＳトランジスタのリーク電流の測定を行い、測定されたｎＭＯＳトランジスタの特性に基づいて、電源電圧や基板バイアスを制御する構成について説明する。なお、後述する第２の実施の形態において、ｐＭＯＳトランジスタのリーク電流の測定を行い、測定されたｐＭＯＳトランジスタの特性に基づいて、電源電圧や基板バイアスを制御する構成について説明する。このｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのリーク電流の測定は、組み合わせて実施することも可能である。

図１は、説明のため、コアＣ内には制御回路の構成のみを示しているが、コアＣにはそれぞれ所定の動作を実行するように半導体集積回路が設けられている。このコアＣは演算コアに限定されず、メモリマクロ単体やその一部である小さなブロック単位、あるいは演算コア群等を複合した大きなブロック単位であってもよい。

コアＣ内の制御回路は、ｎＭＯＳリークモニタ１、ｐＭＯＳリークモニタ２、発振数カウンタ３、ｎＭＯＳ基板制御回路４、ｐＭＯＳ基板制御回路５、電源電圧制御回路６からなる。

ｎＭＯＳリークモニタ１は、コアＣに形成されたｎＭＯＳトランジスタを流れるリーク電流を測定する。また、ｐＭＯＳリークモニタ２は、コアＣに形成されたｐＭＯＳトランジスタを流れるリーク電流を測定する。そして、ｎＭＯＳリークモニタ１及びｐＭＯＳリークモニタ２は、各トランジスタのリーク電流量に基づくパルス幅を有するパルス信号を出力する。

発振数カウンタ３は、ｎＭＯＳリークモニタ１及びｐＭＯＳリークモニタ２が出力するパルス信号の所定時間での発振数を計数して、ｎＭＯＳ、ｐＭＯＳトランジスタのリーク電流量を測定する。ｎＭＯＳ基板制御回路４及びｐＭＯＳ基板制御回路５は、それぞれｎＭＯＳ、ｐＭＯＳトランジスタのリーク電流量の値が所定の値より小さい場合に、半導体基板に順方向の基板バイアスを印加する。一方、ｎＭＯＳ基板制御回路４及びｐＭＯＳ基板制御回路５は、それぞれｎＭＯＳ、ｐＭＯＳトランジスタのリーク電流量の値が所定の値より大きい場合に、半導体基板に逆方向の基板バイアスを印加する。電源電圧制御回路６は、ｎＭＯＳ又はｐＭＯＳトランジスタのリーク電流量の値が所定の値より小さい場合に、電源電圧を減少させ、ｎＭＯＳ又はｐＭＯＳトランジスタのリーク電流量の値が所定の値より大きい場合に、電源電圧を増加させる。ｎＭＯＳ基板制御回路４、ｐＭＯＳ基板制御回路５及び電源電圧制御回路６は、発振数カウンタ３で計数される各トランジスタのリーク電流量に基づく発振数が一定の値となるように基板バイアス及び電源電圧を制御するように構成されていてもよい。

次に、図２を参照してｎＭＯＳリークモニタ１の構成例について説明する。図２は、本実施の形態に係るｎＭＯＳリークモニタ１の構成例を示す回路図である。

ｎＭＯＳリークモニタ１は、信号遅延回路１０、２０、遅延回路１２、２２、パルス信号生成回路３０及びインバータ４０を備えて構成されている。

信号遅延回路１０は、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２、ｎＭＯＳトランジスタＱＮ１０及びコンパレータ１１からなる。

２つのｐＭＯＳトランジスタＱＰ１１、ＱＰ１２は直列に接続されている。トランジスタＱＰ１２のソースは電源ＶＰＲＥ（電圧Ｖｐｒｅ）に接続されており、トランジスタＱＰ１１のドレインはノードＮ１２に接続されている。また、２つのトランジスタＱＰ１１、ＱＰ１２のゲートには、ノードＮ１１がそれぞれ接続されている。このノードＮ１１の電位が“Ｌ”状態のとき２つのトランジスタＱＰ１１、ＱＰ１２は導通して、ノードＮ１２を電源ＶＰＲＥの電圧Ｖｐｒｅまで充電（プリチャージ）して、ノードＮ１２の電位を上昇させる。

また、ｎＭＯＳトランジスタＱＮ１０は、ドレインがノードＮ１２に接続されており、ゲート及びソースが接地されている。このトランジスタＱＮ１０は、ノードＮ１２に接続されたドレイン側から接地されたソース側にリーク電流を流すことによりノードＮ１２を放電（ディスチャージ）して、ノードＮ１２の電位を低下させる。ｎＭＯＳリークモニタ１は、このｎＭＯＳトランジスタＱＮ１０のリーク電流量を測定する。ここで、リーク電流が測定されるトランジスタＱＮ１０は、コアＣ内のその他の回路に用いられるトランジスタと同一の工程により形成されており、特性の面でコアＣ内の他のｎＭＯＳトランジスタと一定の関係を有している。

そして、コンパレータ１１は、ノードＮ１２及び電源ＶＲＥＦ（電位Ｖｒｅｆ）に接続されたノードＮ１３が入力端子に接続されている。コンパレータ１１は、ノードＮ１２の電位がノードＮ１３の電位Ｖｒｅｆよりも高い場合には“Ｈ”信号をノードＮ１４に出力する。一方、ノードＮ１２の電位がノードＮ１３の電位Ｖｒｅｆよりも低い場合には“Ｌ”信号をノードＮ１４に出力する。

信号遅延回路１０は、全体として、ノードＮ１１から入力された信号をｎＭＯＳトランジスタＱＮ１０のリーク電流量に基づく量だけ遅延させてノードＮ１４に出力する。

遅延回路１２は、バッファとしての複数段のインバータにより構成され、後述するパルス信号生成回路３０から出力されたノードＮ３２の“Ｈ”信号又は“Ｌ”信号を所定時間遅延させてノードＮ１１に入力するために用いられる。

ここで、信号遅延回路２０は、ｐＭＯＳトランジスタＱＰ２１、ＱＰ２２、ｎＭＯＳトランジスタＱＮ２０及びコンパレータ２１からなる。信号遅延回路２０のトランジスタＱＰ２１、ＱＰ２２は信号遅延回路１０のトランジスタＱＰ１１、ＱＰ１２と対応し、ｎＭＯＳトランジスタＱＮ２０及びコンパレータ２１は、ｎＭＯＳトランジスタＱＮ１０及びコンパレータ１１と対応する同様の構成を有しているため、その説明を省略する。

ｎＭＯＳリークモニタ１において、信号遅延回路１０、２０は、一方のノード（例えばノードＮ１２）をディスチャージしてトランジスタＱＮ１０のリーク電流量を測定している間に、他方のノード（例えばノードＮ２２）のプリチャージを行う。そのため、ノードＮ１２、Ｎ２２のプリチャージ時間は、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のディスチャージ時間に基づくリーク電流の測定に影響を与えることがない。

また、遅延回路２２は、バッファとしての複数段のインバータにより構成され、後述するパルス信号生成回路３０から出力されたノードＮ３１の“Ｈ”信号又は“Ｌ”信号を所定時間遅延させてノードＮ２１に入力するために用いられる。

パルス信号生成回路３０は、ノードＮ１４及びノードＮ２４が論理ゲート３１及び論理ゲート３２の入力端子にそれぞれ接続されたセット／リセットフリップフロップ回路である。パルス信号生成回路３０は、ノードＮ１４及びノードＮ２４の信号に基づいてパルス幅が決定されるパルス信号を生成する。このパルス信号は、インバータ４０を介してｎＭＯＳリークモニタ１の出力信号として出力される。また、論理ゲート３１の出力端子に接続されたノードＮ３１は、遅延回路２２を介してノードＮ２１に接続されており、論理ゲート３２の出力端子に接続されたノードＮ３２は、遅延回路１２を介してノードＮ１１に接続されている。

（第１の実施の形態に係る半導体集積回路の動作）
次に、図３を参照してｎＭＯＳリークモニタ１の動作について説明する。図３は、本実施の形態に係るｎＭＯＳリークモニタ１の動作における各ノードの電位を示すタイミングチャートである。

ｎＭＯＳリークモニタ１は、半導体集積回路の動作とともにｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流の測定を開始する。ある時刻ｔ０において、パルス信号生成回路３０の２つの論理ゲート３１、３２から出力されるノードＮ３１、Ｎ３２の状態は、前者が“Ｌ”状態から“Ｈ”状態へ、後者が“Ｈ”状態から“Ｌ”状態に切り替わるものとする。また、時刻ｔ０において、ノードＮ１１、Ｎ２２、Ｎ２４の電位は“Ｈ”状態、ノードＮ１２、Ｎ１４、Ｎ２１の電位は“Ｌ”状態であるものとする。

時刻ｔ１において、ノードＮ３１の“Ｈ”状態の電位が遅延回路２２により所定時間だけ遅れてノードＮ２１に与えられる。これによりノードＮ２１が“Ｌ”状態から“Ｈ”状態に変化する。同様に、ノードＮ３２の“Ｌ”状態の電位が遅延回路１２により所定時間だけ遅れてノードＮ１１に与えられる。これによりノードＮ１１が“Ｈ”状態から“Ｌ”状態に変化する。ここで、遅延回路１２、２２による遅延時間はｔ１−ｔ０である。

ノードＮ１１の電位が“Ｌ”状態であるため、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２のゲートが“Ｌ”状態となる。そのため、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２が導通し、電源ＶＰＲＥによりノードＮ１２がプリチャージされ、電位が“Ｈ”状態となる。ここで、ノードＮ１２の電位が、ノードＮ１３の電位Ｖｒｅｆを超えたときに、コンパレータ１１の出力信号が反転し、ノードＮ１４の電位が“Ｌ”状態から“Ｈ”状態となる。

一方、ノードＮ２１に与えられた“Ｈ”状態の電位により、ｐＭＯＳトランジスタＱＰ２１、ＱＰ２２が非導通状態となり、ノードＮ２２へのプリチャージが停止する。プリチャージが停止されたノードＮ２２からは、トランジスタＱＮ２０を介してリーク電流が流れ、電位が漸減していく。

時刻ｔ２において、ノードＮ２２の電位がノードＮ２３の電位Ｖｒｅｆを下回った時点で、コンパレータ２１から出力されているノードＮ２４の“Ｈ”状態が“Ｌ”状態に反転する。

時刻ｔ３において、ノードＮ２４の電位が“Ｈ”状態から“Ｌ”状態に変化するとともに、パルス信号生成回路３０の出力信号も反転する。すなわち論理ゲート３２にはノードＮ２４の“Ｌ”状態が与えられて、ノードＮ３２が“Ｌ”状態から“Ｈ”状態に変化する。論理ゲート３１にはノードＮ３２の“Ｈ”状態及びノードＮ１４の“Ｈ”状態が与えられて、ノードＮ３１が“Ｈ”状態から“Ｌ”状態に変化する。

時刻ｔ４において、“Ｈ”状態に変化したノードＮ３２の電位が遅延回路１２により所定時間だけ遅れてノードＮ１１に与えられる。これによりノードＮ１１が“Ｌ”状態から“Ｈ”状態に変化する。同様に、“Ｌ”状態に変化したノードＮ３１の電位が遅延回路２２により所定時間だけ遅れてノードＮ２１に与えられる。これによりノードＮ２１が“Ｈ”状態から“Ｌ”状態に変化する。ここで、遅延回路１２、２２による遅延時間はｔ４−ｔ３（＝ｔ１−ｔ０）である。

ノードＮ１１に与えられた“Ｈ”状態の電位により、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２が非導通状態となり、時刻ｔ４以降ノードＮ１２へのプリチャージが停止する。プリチャージが停止されたノードＮ１２からは、トランジスタＱＮ１０を介してリーク電流が流れ、電位が漸減していく。

一方、ノードＮ２１の電位が“Ｌ”状態であるため、ｐＭＯＳトランジスタＱＰ２１、ＱＰ２２のゲートが“Ｌ”状態となる。そのため、ｐＭＯＳトランジスタＱＰ２１、ＱＰ２２が導通し、電源ＶＰＲＥによりノードＮ２２がプリチャージされ、電位が“Ｈ”状態となる。ここで、ノードＮ２２の電位が、ノードＮ２３の電位Ｖｒｅｆを超えたとき（時刻ｔ４−１）に、コンパレータ２１の出力信号が反転し、ノードＮ２４の電位が“Ｌ”状態から“Ｈ”状態となる。

このように、ｎＭＯＳリークモニタ１において、信号遅延回路１０のノードＮ１２をディスチャージしてトランジスタＱＮ１０に流れるリーク電流量を測定している間に、信号遅延回路２０のノードＮ２２のプリチャージを行う。ノードＮ２２のプリチャージ時間は、ｎＭＯＳトランジスタＱＮ１０のディスチャージ時間に基づくリーク電流の測定に影響を与えることがない。

時刻ｔ５において、ノードＮ１２の電位がノードＮ１３の電位Ｖｒｅｆを下回った時点でコンパレータ１１から出力されているノードＮ１４の“Ｈ”状態が“Ｌ”状態に反転する。

時刻ｔ６において、ノードＮ１４の電位が“Ｈ”状態から“Ｌ”状態に変化するとともに、パルス信号生成回路３０の出力信号も反転する。すなわち論理ゲート３１にはノードＮ１４の“Ｌ”状態が与えられて、ノードＮ３１が“Ｌ”状態から“Ｈ”状態に変化する。論理ゲート３２にはノードＮ３１の“Ｈ”状態及びノードＮ２４の“Ｈ”状態が与えられて、ノードＮ３２が“Ｈ”状態から“Ｌ”状態に変化する。

時刻ｔ７において、“Ｈ”状態に変化したノードＮ３１の電位が遅延回路２２により所定時間だけ遅れてノードＮ２１に与えられる。これによりノードＮ２１が“Ｌ”状態から“Ｈ”状態に変化する。同様に、“Ｌ”状態に変化したノードＮ３２の電位が遅延回路１２により所定時間だけ遅れてノードＮ１１に与えられる。これによりノードＮ１１が“Ｈ”状態から“Ｌ”状態に変化する。ここで、遅延回路１２、２２による遅延時間はｔ７−ｔ６（＝ｔ４−ｔ３＝ｔ１−ｔ０）である。

ノードＮ１１の電位が“Ｌ”状態であるため、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２のゲートが“Ｌ”状態となる。そのため、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２が導通し、電源ＶＰＲＥによりノードＮ１２がプリチャージされ、電位が“Ｈ”状態となる。ここで、ノードＮ１２の電位が、ノードＮ１３の電位Ｖｒｅｆを超えたときに、コンパレータ１１の出力信号が反転し、ノードＮ１４の電位が“Ｌ”状態から“Ｈ”状態となる。

一方、ノードＮ２１に与えられた“Ｈ”状態の電位により、ｐＭＯＳトランジスタＱＰ２１、ＱＰ２２が非導通状態となり、時刻ｔ７以降ノードＮ２２へのプリチャージが停止する。プリチャージが停止されたノードＮ２２からは、トランジスタＱＮ２０を介してリーク電流が流れ、電位が漸減していく。

そして、時刻ｔ８において、各ノードの電位は時刻ｔ２と同様の電位の状態となる。以下、時刻ｔ８、ｔ９、ｔ１０・・・において、ｎＭＯＳリークモニタ１は、時刻ｔ２、ｔ３、ｔ４・・・と同様の動作を繰り返す。

これにより、ノードＮ３１の状態は、“Ｈ”状態と“Ｌ”状態とを繰り返す。そして、このノード３１の状態がインバータ４０を介してｎＭＯＳリークモニタ１の出力信号として出力される。

このリーク電流量の測定において、遅延回路１２、２２による遅延時間（ｔ７−ｔ６＝ｔ４−ｔ３＝ｔ１−ｔ０）は、遅延回路１２、２２の構成により決定され、遅延時間は所定の値となる。また、パルス信号生成回路３０の状態の変化に要する時間（ｔ３−ｔ２、ｔ６−ｔ５、ｔ９−ｔ８）も、パルス信号生成回路の構成により決定され、パルス信号生成回路３０の状態の変化に要する時間は所定の値となる。

そのため、ノードＮ３１の発振の１周期の半分（時刻ｔ２〜ｔ５）に要する時間は、トランジスタＱＮ１０を流れるリーク電流によりノードＮ１２の電位が電位Ｖｒｅｆまで低下する時間（時刻ｔ４〜ｔ５）に基づいて決定される。同様に、ノードＮ３１の発振の１周期の半分（時刻ｔ５〜ｔ８）に要する時間は、トランジスタＱＮ２０を流れるリーク電流によりノードＮ２２の電位が電位Ｖｒｅｆまで低下する時間（時刻ｔ７〜ｔ８）に基づいて決定される。よって、ｎＭＯＳリークモニタ１の出力するパルス信号は、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流に基づいて決定される周波数を有することになる。

ここで、ｎＭＯＳリークモニタ１において、信号遅延回路１０のノードＮ１２をディスチャージしてトランジスタＱＮ１０に流れるリーク電流量を測定している間に、信号遅延回路２０のノードＮ２２のプリチャージが行われている。同様に、信号遅延回路２０のノードＮ２２をディスチャージしてトランジスタＱＮ２０に流れるリーク電流量を測定している間に、信号遅延回路１０のノードＮ１２のプリチャージが行われている。ｎＭＯＳリークモニタ１は、ノードＮ１２、Ｎ２２のディスチャージに要する時間に基づいてパルス信号を出力するため、ノードＮ１２、Ｎ２２のプリチャージに要する時間がｎＭＯＳリークモニタ１の出力するパルス信号に反映されることはない。

発振数カウンタ３は、ｎＭＯＳリークモニタ１が出力するパルス信号の発振数を計数してｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流量を測定する。ｎＭＯＳ基板制御回路４は、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流量の値が所定の値より小さい場合に、半導体基板に印加される基板バイアスを大きくする。一方、ｎＭＯＳ基板制御回路４は、各トランジスタのリーク電流量の値が所定の値以上である場合に、半導体基板に印加される基板バイアスを小さくする。電源電圧制御回路６は、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流量の値が所定の値より小さい場合に、電源電圧を減少させ、各トランジスタのリーク電流量の値が所定の値より大きい場合に、電源電圧を増加させる。

（第１の実施の形態に係る半導体集積回路の効果）
このように、本実施の形態の半導体集積回路は、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流に基づいて決定される周波数を有する信号を出力するｎＭＯＳリークモニタ１を有する。ここで、図２に示すｎＭＯＳリークモニタ１を用いたｎＭＯＳトランジスタのリーク電流測定のシミュレーション結果を図４に示す。図４において、軸Ｖｔｎは、ｎＭＯＳリークモニタ１のｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のしきい値電圧を示し、軸Ｖｔｐは、ｎＭＯＳリークモニタ１のｐＭＯＳトランジスタＱＰ１１、ＱＰ１２又はＱＰ２１、ＱＰ２２のしきい値電圧を示す。軸Ｖｔｎ、軸Ｖｔｐにおいては、しきい値電圧０（Ｖ）で示している箇所が各トランジスタに求められるしきい値電圧を有する場合を示し、軸Ｖｔｎ、軸Ｖｔｐはその求められるしきい値電圧からの変動量を示している。また、縦軸は、ｎＭＯＳリークモニタ１から出力されるパルス信号の発振周期である。

図４に示すように、ｎＭＯＳリークモニタ１において、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流量が変化してしきい値電圧が変動した場合、パルス信号の発振周期は大きく変化する。一方、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２又はＱＰ２１、ＱＰ２２のリーク電流が変化してしきい値電圧が変動した場合、パルス信号の発振周期はほとんど変化しない。このため、ｎＭＯＳリークモニタ１は、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２又はＱＰ２１、ＱＰ２２のリーク電流量に関わらず、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流量を測定することができる。

また、ｎＭＯＳリークモニタ１において、２つのｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のうち、一方のノードをディスチャージしてトランジスタのリーク電流量を測定している間に、他方のトランジスタが接続されたノードのプリチャージを行っている。そのため、ノードＮ１２、Ｎ２２のプリチャージ時間は、ｎＭＯＳトランジスタＱＮ１０、ＱＮ２０のリーク電流の測定に影響を与えることがない。

そして、ｎＭＯＳリークモニタ１において、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２又はＱＰ２１、ＱＰ２２は、直列接続されている。ｐＭＯＳトランジスタが非導通状態となり、ｎＭＯＳトランジスタのリーク電流を測定する際、２つのｐＭＯＳトランジスタの中間ノードの電圧が下がる。そのため、それぞれのｐＭＯＳトランジスタのドレイン−ソース間電圧が減少してｐＭＯＳトランジスタからのリーク電流が減る。これとともに、ｐＭＯＳトランジスタＱＰ１１、ＱＰ２１には基板バイアスがかかり、ｐＭＯＳトランジスタからのリーク電流をさらに減らすことができる。よって、ｐＭＯＳトランジスタＱＰ１１、ＱＰ１２又はＱＰ２１、ＱＰ２２からのリーク電流による測定誤差を低減することができる。

本実施の形態に係る半導体集積回路によれば、ｐＭＯＳトランジスタの影響を受けることなくｎＭＯＳトランジスタのリーク電流を正確に測定することができる。

［第２の実施の形態］
（第２の実施の形態に係る半導体集積回路の構成）
次に、本発明に係る半導体集積回路の第２の実施の形態について図５を参照して説明する。図５は、本実施の形態に係るｐＭＯＳリークモニタ２の構成例を示す回路図である。

ここで、第２の実施形態に係るｐＭＯＳリークモニタ２の構成は、第１の実施形態に係るｎＭＯＳリークモニタ１とほぼ同様である。第２の実施の形態に係るｐＭＯＳリークモニタ２において、第１の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。本実施の形態に係るｐＭＯＳリークモニタ２は、信号遅延回路１０’の構成が、第１の実施の形態に係る信号遅延回路１０と異なる。また、遅延回路１２、２２が奇数段のインバータにより構成されている点においても第１の実施の形態に係る信号遅延回路１０と異なる。

信号遅延回路１０’は、ｐＭＯＳトランジスタＱＰ１３、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５、コンパレータ１１及びインバータ１４からなる。

ｐＭＯＳトランジスタＱＰ１３は、ドレインがノードＮ１２に接続されており、ゲート及びソースが電源ＶＰＲＥ（電圧Ｖｐｒｅ）に接続されている。このトランジスタＱＰ１３は、電源ＶＰＲＥに接続されたソース側からノードＮ１２に接続されたドレイン側にリーク電流を流すことによりノードＮ１２を充電（プリチャージ）して、ノードＮ１２の電位を上昇させる。ｐＭＯＳリークモニタ２は、このｐＭＯＳトランジスタＱＰ１３のリーク電流量を測定する。ここで、リーク電流が測定されるトランジスタＱＰ１３は、コアＣ内のその他の回路に用いられるトランジスタと同一の工程により形成されており、特性の面でコアＣ内の他のｐＭＯＳトランジスタと一定の関係を有している。

また、２つのｎＭＯＳトランジスタＱＮ１４、ＱＮ１５は直列に接続されている。トランジスタＱＮ１４のドレインはノードＮ１２に接続されており、トランジスタＱＮ１５のソースは接地されている。また、２つのトランジスタＱＮ１４、ＱＮ１５のゲートには、ノードＮ１１がそれぞれ接続されている。このノードＮ１１の電位が“Ｈ”状態のとき２つのトランジスタＱＮ１４、ＱＮ１５は導通して、ノードＮ１２を放電（ディスチャージ）して、ノードＮ１２の電位を低下させる。

そして、コンパレータ１１は、ノードＮ１２及び電源ＶＲＥＦ（電位Ｖｒｅｆ）に接続されたノードＮ１３が入力端子に接続されている。コンパレータ１１は、ノードＮ１２の電位がノードＮ１３の電位Ｖｒｅｆよりも高い場合には“Ｈ”信号をインバータ１４に出力し、インバータ１４は“Ｌ”信号をノードＮ１４に出力する。一方、コンパレータ１１は、ノードＮ１２の電位がノードＮ１３の電位Ｖｒｅｆよりも低い場合には“Ｌ”信号をインバータ１４に出力し、インバータ１４は“Ｈ”信号をノードＮ１４に出力する。

信号遅延回路１０’は、全体として、ノードＮ１１から入力された信号をｐＭＯＳトランジスタＱＰ１３のリーク電流量に基づく量だけ遅延させてノードＮ１４に出力する。

また、奇数段のインバータにより構成された遅延回路１２、２２は、パルス信号生成回路３０から出力されたノードＮ３１、Ｎ３２の“Ｈ”信号又は“Ｌ”信号を反転させてノードＮ１１に入力するために用いられる。

ここで、信号遅延回路２０’は、ｐＭＯＳトランジスタＱＰ２３、ｎＭＯＳトランジスタＱＮ２４、ＱＮ２５、コンパレータ２１及びインバータ２４からなる。信号遅延回路２０’のトランジスタＱＰ２３は信号遅延回路１０’のトランジスタＱＰ１３と対応し、ｎＭＯＳトランジスタＱＮ２４、ＱＮ２５、コンパレータ２１及びインバータ２４は、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５、コンパレータ１１及びインバータ１４と対応する同様の構成を有しているため、その説明を省略する。

ｐＭＯＳリークモニタ２において、信号遅延回路１０’、２０’は、一方のノード（例えばノードＮ１２）をプリチャージしてトランジスタＱＰ１３のリーク電流量を測定している間に、他方のノード（例えばノードＮ２２）のディスチャージを行う。そのため、ノードＮ１２、Ｎ２２の一方のディスチャージ時間は、他方のプリチャージ時間に基づくリーク電流の測定に影響を与えることがない。

（第２の実施の形態に係る半導体集積回路の動作）
次に、図６を参照してｐＭＯＳリークモニタ２の動作について説明する。図６は、本実施の形態に係るｐＭＯＳリークモニタ２の動作における各ノードの電位を示すタイミングチャートである。

ｐＭＯＳリークモニタ２は、半導体集積回路の動作とともにｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流の測定を開始する。ある時刻ｔ２０において、パルス信号生成回路３０の２つの論理ゲート３１、３２から出力されるノードＮ３１、Ｎ３２の状態は、前者が“Ｌ”状態から“Ｈ”状態へ、後者が“Ｈ”状態から“Ｌ”状態に切り替わるものとする。また、時刻ｔ２０において、ノードＮ１２、Ｎ２１、Ｎ２４の電位は“Ｈ”状態、ノードＮ１１、Ｎ１４、Ｎ２２の電位は“Ｌ”状態であるものとする。

時刻ｔ２１において、“Ｈ”状態に変化したノードＮ３１の電位が、遅延回路２２により反転し、所定時間だけ遅れてノードＮ２１に与えられる。これによりノードＮ２１が“Ｈ”状態から“Ｌ”状態に変化する。同様に、“Ｌ”状態に変化したノードＮ３２の電位が、遅延回路１２により反転し、所定時間だけ遅れてノードＮ１１に与えられる。これによりノードＮ１１が“Ｌ”状態から“Ｈ”状態に変化する。ここで、遅延回路１２、２２による遅延時間はｔ２１−ｔ２０である。

ノードＮ１１に与えられた“Ｈ”状態の電位により、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５が導通状態となり、ノードＮ１２へのプリチャージが停止する。プリチャージが停止されたノードＮ１２からは、トランジスタＱＮ１４、ＱＮ１５を介して電流が流れ、電位が“Ｈ”状態から“Ｌ”状態となる。

一方、ノードＮ２１の電位が“Ｌ”状態であるため、ｎＭＯＳトランジスタＱＮ２４、ＱＮ２５のゲートが“Ｌ”状態となる。そのため、ｎＭＯＳトランジスタＱＮ２４、ＱＮ２５は非導通状態となり、ｐＭＯＳトランジスタＱＰ２３のリーク電流によりノードＮ２２がプリチャージされる。

時刻ｔ２２において、ノードＮ２２の電位がノードＮ２３の電位Ｖｒｅｆを上回った時点で、インバータ２４を介してコンパレータ２１から出力されているノードＮ２４の“Ｈ”状態が“Ｌ”状態に反転する。

時刻ｔ２３において、ノードＮ２４の電位が“Ｈ”状態から“Ｌ”状態に変化するとともに、パルス信号生成回路３０の出力信号も反転する。すなわち論理ゲート３２にはノードＮ２４の“Ｌ”状態が与えられて、ノードＮ３２が“Ｌ”状態から“Ｈ”状態に変化する。論理ゲート３１にはノードＮ３２の“Ｈ”状態及びノードＮ１４の“Ｈ”状態が与えられて、ノードＮ３１が“Ｈ”状態から“Ｌ”状態に変化する。

時刻ｔ２４において、“Ｈ”状態に変化したノードＮ３２の電位が、遅延回路１２により反転し、所定時間だけ遅れてノードＮ１１に与えられる。これによりノードＮ１１が“Ｈ”状態から“Ｌ”状態に変化する。同様に、“Ｌ”状態に変化したノードＮ３１の電位が、遅延回路２２により反転し、所定時間だけ遅れてノードＮ２１に与えられる。これによりノードＮ２１が“Ｌ”状態から“Ｈ”状態に変化する。ここで、遅延回路１２、２２による遅延時間はｔ２４−ｔ２３（＝ｔ２１−ｔ２０）である。

ノードＮ１１の電位が“Ｌ”状態であるため、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５のゲートが“Ｌ”状態となる。そのため、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５は非導通状態となり、ｐＭＯＳトランジスタＱＰ１３のリーク電流によりノードＮ１２がプリチャージされる。

一方、ノードＮ２１に与えられた“Ｈ”状態の電位により、ｎＭＯＳトランジスタＱＮ２４、ＱＮ２５が導通状態となり、ノードＮ２２へのプリチャージが停止する。プリチャージが停止されたノードＮ２２からは、トランジスタＱＮ２４、ＱＮ２５を介して電流が流れ、電位が“Ｈ”状態から“Ｌ”状態となる。

このように、ｐＭＯＳリークモニタ２において、信号遅延回路１０’のノードＮ１２をプリチャージしてトランジスタＱＰ１３に流れるリーク電流量を測定している間に、信号遅延回路２０’のノードＮ２２のディスチャージを行う。ノードＮ２２のディスチャージ時間は、ノードＮ１２のプリチャージ時間に基づくリーク電流の測定に影響を与えることがない。

時刻ｔ２５において、ノードＮ１２の電位がノードＮ１３の電位Ｖｒｅｆを上回った時点で、インバータ１４を介してコンパレータ１１から出力されているノードＮ１４の“Ｈ”状態が“Ｌ”状態に反転する。

時刻ｔ２６において、ノードＮ１４の電位が“Ｈ”状態から“Ｌ”状態に変化するとともに、パルス信号生成回路３０の出力信号も反転する。すなわち論理ゲート３１にはノードＮ１４の“Ｌ”状態が与えられて、ノードＮ３１が“Ｌ”状態から“Ｈ”状態に変化する。論理ゲート３２にはノードＮ３１の“Ｈ”状態及びノードＮ２４の“Ｈ”状態が与えられて、ノードＮ３２が“Ｈ”状態から“Ｌ”状態に変化する。

時刻ｔ２７において、“Ｈ”状態に変化したノードＮ３１の電位が、遅延回路２２により反転し、所定時間だけ遅れてノードＮ２１に与えられる。これによりノードＮ２１が“Ｈ”状態から“Ｌ”状態に変化する。同様に、“Ｌ”状態に変化したノードＮ３２の電位が、遅延回路１２により反転し、所定時間だけ遅れてノードＮ１１に与えられる。これによりノードＮ１１が“Ｌ”状態から“Ｈ”状態に変化する。ここで、遅延回路１２、２２による遅延時間はｔ２７−ｔ２６（＝ｔ２４−ｔ２３＝ｔ２１−ｔ２０）である。

ノードＮ１１に与えられた“Ｈ”状態の電位により、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５が導通状態となり、ノードＮ１２へのプリチャージが停止する。プリチャージが停止されたノードＮ１２からは、トランジスタＱＮ１４、ＱＮ１５を介して電流が流れ、電位が“Ｈ”状態から“Ｌ”状態となる。

一方、ノードＮ２１の電位が“Ｌ”状態であるため、ｎＭＯＳトランジスタＱＮ２４、ＱＮ２５のゲートが“Ｌ”状態となる。そのため、ｎＭＯＳトランジスタＱＮ２４、ＱＮ２５は非導通状態となり、ｐＭＯＳトランジスタＱＰ２３のリーク電流によりノードＮ２２がプリチャージされる。

そして、時刻ｔ２８において、各ノードの電位は時刻ｔ２２と同様の電位の状態となる。以下、時刻ｔ２８、ｔ２９、ｔ３０・・・において、ｐＭＯＳリークモニタ２は、時刻ｔ２２、ｔ２３、ｔ２４・・・と同様の動作を繰り返す。

これにより、ノードＮ３１の状態は、“Ｈ”状態と“Ｌ”状態とを繰り返す。そして、このノード３１の状態がインバータ４０を介してｐＭＯＳリークモニタ２の出力信号として出力される。

このリーク電流量の測定において、遅延回路１２、２２による遅延時間（ｔ２７−ｔ２６＝ｔ２４−ｔ２３＝ｔ２１−ｔ２０）は、遅延回路１２、２２の構成により決定され、遅延時間は所定の値となる。また、パルス信号生成回路３０の状態の変化に要する時間（ｔ２３−ｔ２２、ｔ２６−ｔ２５、ｔ２９−ｔ２８）も、パルス信号生成回路の構成により決定され、パルス信号生成回路３０の状態の変化に要する時間は所定の値となる。

そのため、ノードＮ３１の発振の１周期の半分（時刻ｔ２２〜ｔ２５）に要する時間は、トランジスタＱＰ１３を流れるリーク電流によりノードＮ１２の電位が電位Ｖｒｅｆまで上昇する時間（時刻ｔ２４〜ｔ２５）に基づいて決定される。同様に、ノードＮ３１の発振の１周期の半分（時刻ｔ２５〜ｔ２８）に要する時間は、トランジスタＱＰ２３を流れるリーク電流によりノードＮ２２の電位が電位Ｖｒｅｆまで上昇する時間（時刻ｔ２７〜ｔ２８）に基づいて決定される。よってｐＭＯＳリークモニタ２の出力するパルス信号は、ｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流に基づいて決定される周波数を有することになる。

ここで、ｐＭＯＳリークモニタ２において、信号遅延回路１０’のノードＮ１２をプリチャージしてトランジスタＱＰ１３に流れるリーク電流量を測定している間に、信号遅延回路２０’のノードＮ２２のディスチャージが行われている。同様に、信号遅延回路２０’のノードＮ２２をプリチャージしてトランジスタＱＰ２３に流れるリーク電流量を測定している間に、信号遅延回路１０’のノードＮ１２のディスチャージが行われている。ｐＭＯＳリークモニタ２は、ノードＮ１２、Ｎ２２のプリチャージに要する時間に基づいてパルス信号を出力するため、ノードＮ１２、Ｎ２２のディスチャージに要する時間がｐＭＯＳリークモニタ２の出力するパルス信号に反映されることはない。

発振数カウンタ３は、ｐＭＯＳリークモニタ２が出力するパルス信号の発振数を計数してｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流量を測定する。ｐＭＯＳ基板制御回路５は、ｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流量の値が所定の値より小さい場合に、半導体基板に印加される基板バイアスを大きくする。一方、ｐＭＯＳ基板制御回路５は、各トランジスタのリーク電流量の値が所定の値以上である場合に、半導体基板に印加する基板バイアスを小さくする。電源電圧制御回路６は、ｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流量の値が所定の値より小さい場合に、電源電圧を減少させ、各トランジスタのリーク電流量の値が所定の値より大きい場合に、電源電圧を増加させる。

（第２の実施の形態に係る半導体集積回路の効果）
このように、本実施の形態の半導体集積回路は、ｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流に基づいて決定される周波数を有する信号を出力するｐＭＯＳリークモニタ２を有する。ここで、図５に示すｐＭＯＳリークモニタ２を用いたｐＭＯＳトランジスタのリーク電流測定のシミュレーション結果を図７に示す。

図７に示すように、ｐＭＯＳリークモニタ２において、ｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流量が変化してしきい値電圧が変動した場合、パルス信号の発振周期は大きく変化する。一方、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５又はＱＮ２４、ＱＮ２５のリーク電流が変化してしきい値電圧が変動した場合、パルス信号の発振周期はほとんど変化しない。このため、ｐＭＯＳリークモニタ２は、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５又はＱＮ２４、ＱＮ２５のリーク電流量に関わらず、ｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流量を測定することができる。

また、ｐＭＯＳリークモニタ２において、２つのｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のうち、一方のノードをプリチャージしてトランジスタのリーク電流量を測定している間に、他方のトランジスタが接続されたノードのディスチャージを行っている。そのため、ノードＮ１２、Ｎ２２のディスチャージ時間は、ｐＭＯＳトランジスタＱＰ１３、ＱＰ２３のリーク電流の測定に影響を与えることがない。

そして、ｐＭＯＳリークモニタ２において、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５又はＱＮ２４、ＱＮ２５は、直列接続されている。これにより第１の実施の形態と同様に、ｎＭＯＳトランジスタＱＮ１４、ＱＮ１５又はＱＮ２４、ＱＮ２５へのリーク電流による測定誤差を低減することができる。

本実施の形態に係る半導体集積回路によれば、ｎＭＯＳトランジスタの影響を受けることなくｐＭＯＳトランジスタのリーク電流を正確に測定することができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、第１の実施の形態のｐＭＯＳトランジスタＱＰ１１及びＱＰ１２、ＱＰ２１及び２２、第２の実施の形態のｎＭＯＳトランジスタＱＮ１４及びＱＮ１５、ＱＮ２４及びＱＮ２５は、直列接続されていたが、これはそれぞれ１つのトランジスタにより構成することもできる。また、パルス信号生成部３０には、論理ゲート３１、３２としてＮＡＮＤゲートを用いているが、この論理ゲートとしてＮＯＲゲートを用いてパルス信号生成部３０を構成することも可能である。

第１の実施の形態の半導体集積回路の構成を示すブロック図である。 第１の実施の形態の半導体集積回路を示す回路図である。 第１の実施の形態の半導体集積回路の動作における各ノードの電位を示すタイミングチャートである。 第１の実施の形態の半導体集積回路の効果を示すグラフである。 第２の実施の形態の半導体集積回路を示す回路図である。 第２の実施の形態の半導体集積回路の動作における各ノードの電位を示すタイミングチャートである。 第２の実施の形態の半導体集積回路の効果を示すグラフである。

符号の説明

１・・・ｎＭＯＳリークモニタ、 ２・・・ｐＭＯＳリークモニタ、 ３・・・発振数カウンタ、 ４・・・ｎＭＯＳ基板制御回路、 ５・・・ｐＭＯＳ基板制御回路、 ６・・・電源電圧制御回路、 １０、２０・・・信号遅延回路、 １１、２１・・・コンパレータ、 １２、２２・・・遅延回路 １４、２４・・・インバータ、 ３０・・・パルス信号生成回路、 ３１、３２・・・論理ゲート、 ４０・・・インバータ。

Claims (5)

1. 一端を第１のノードに接続されて第１制御信号により導通又は非導通状態が切り替わり前記第１のノードをディスチャージする第１のディスチャージ素子、前記第１のノードと電源との間に接続されてリーク電流により前記第１のノードをプリチャージする第１のプリチャージ素子、及び前記第１のノードの電位を参照電位と比較して第１の信号を出力する第１の信号出力回路からなる第１の信号遅延回路と、
   一端を第２のノードに接続されて第２制御信号により導通又は非導通状態が切り替わり前記第２のノードをディスチャージする第２のディスチャージ素子、前記第２のノードと電源との間に接続されてリーク電流により前記第２のノードをプリチャージする第２のプリチャージ素子、及び前記第２のノードの電位を参照電位と比較して第２の信号を出力する第２の信号出力回路からなる第２の信号遅延回路と、
   前記第１及び第２の信号によりパルス幅が決定されるパルス信号を生成するパルス信号生成回路と、
   前記パルス信号を遅延させて前記第１制御信号を出力する第１の遅延回路と、
   前記パルス信号の反転信号を遅延させて前記第２制御信号を出力する第２の遅延回路と
   を備え、
   前記第１の信号遅延回路は、前記第２の信号遅延回路が前記第２のプリチャージ素子を介して前記第２のノードをプリチャージして前記第２の信号を出力する間に前記第１のディスチャージ素子を介して前記第１のノードをディスチャージする一方、前記第２の信号遅延回路は、前記第１の信号遅延回路が前記第１のプリチャージ素子を介して前記第１のノードをプリチャージして前記第１の信号を出力する間に前記第２のディスチャージ素子を介して前記第２のノードをディスチャージする
   ことを特徴とする半導体集積回路。
2. 第３のノードと電源との間に接続されて第３制御信号により導通又は非導通状態が切り替わり前記第３のノードをプリチャージする第３のプリチャージ素子、一端を前記第３のノードに接続されてリーク電流により前記第３のノードをディスチャージする第３のディスチャージ素子、及び前記第３のノードの電位を参照電位と比較して第３の信号を出力する第３の信号出力回路からなる第３の信号遅延回路と、
   第４のノードと電源との間に接続されて第４制御信号により導通又は非導通状態が切り替わり前記第４のノードをプリチャージする第４のプリチャージ素子、一端を前記第４のノードに接続されてリーク電流により前記第４のノードをディスチャージする第４のディスチャージ素子、及び前記第４のノードの電位を参照電位と比較して第４の信号を出力する第４の信号出力回路からなる第４の信号遅延回路と、
   前記第３及び第４の信号によりパルス幅が決定されるパルス信号を生成するパルス信号生成回路と、
   前記パルス信号を遅延させて前記第３制御信号を出力する第３の遅延回路と、
   前記パルス信号の反転信号を遅延させて前記第４制御信号を出力する第４の遅延回路と
   を備え、
   前記第３の信号遅延回路は、前記第４の信号遅延回路が前記第４のディスチャージ素子を介して前記第４のノードをディスチャージして前記第４の信号を出力する間に前記第３のプリチャージ素子を介して前記第３のノードをプリチャージする一方、前記第４の信号遅延回路は、前記第３の信号遅延回路が前記第３のディスチャージ素子を介して前記第３のノードをディスチャージして前記第３の信号を出力する間に前記第４のプリチャージ素子を介して前記第４のノードをプリチャージする
   ことを特徴とする半導体集積回路。
3. 第３のノードと電源との間に接続されて第３制御信号により導通又は非導通状態が切り替わり前記第３のノードをプリチャージする第３のプリチャージ素子、一端を前記第３のノードに接続されてリーク電流により前記第３のノードをディスチャージする第３のディスチャージ素子、及び前記第３のノードの電位を参照電位と比較して第３の信号を出力する第３の信号出力回路からなる第３の信号遅延回路と、
   第４のノードと電源との間に接続されて第４制御信号により導通又は非導通状態が切り替わり前記第４のノードをプリチャージする第４のプリチャージ素子、一端を前記第４のノードに接続されてリーク電流により前記第４のノードをディスチャージする第４のディスチャージ素子、及び前記第４のノードの電位を参照電位と比較して第４の信号を出力する第４の信号出力回路からなる第４の信号遅延回路と、
   前記第３及び第４の信号によりパルス幅が決定されるパルス信号を生成するパルス信号生成回路と、
   前記パルス信号を遅延させて前記第３制御信号を出力する第３の遅延回路と、
   前記パルス信号の反転信号を遅延させて前記第４制御信号を出力する第４の遅延回路と
   をさらに備え、
   前記第３の信号遅延回路は、前記第４の信号遅延回路が前記第４のディスチャージ素子を介して前記第４のノードをディスチャージして前記第４の信号を出力する間に前記第３のプリチャージ素子を介して前記第３のノードをプリチャージする一方、前記第４の信号遅延回路は、前記第３の信号遅延回路が前記第３のディスチャージ素子を介して前記第３のノードをディスチャージして前記第３の信号を出力する間に前記第４のプリチャージ素子を介して前記第４のノードをプリチャージする
   ことを特徴とする請求項１記載の半導体集積回路。
4. 前記第１のディスチャージ素子、前記第２のディスチャージ素子、前記第３のプリチャージ素子又は前記第４のプリチャージ素子は、直列接続された複数のトランジスタである
   ことを特徴とする請求項１乃至３のいずれか記載の半導体集積回路。
5. 前記パルス信号に基づいて、半導体基板に印加される基板バイアスを制御する基板バイアス制御回路をさらに有する
   ことを特徴とする請求項１乃至３のいずれか記載の半導体集積回路。

Images