JP2010027804A - 積層チップバリスタおよびその製造方法 - Google Patents

Abstract

【課題】素体の表面を保護しつつ、端子電極の形成部位以外の部位へのめっき金属の析出を抑制可能な積層チップバリスタおよびその製造方法を提供する。
【解決手段】本実施形態に係る積層チップバリスタ１は、半導体を主組成とした素体２と、素体２上に形成された端子電極８と、少なくとも端子電極８の形成部位以外の素体２の表層に形成された、アルカリ金属を含有する高抵抗層５と、高抵抗層５上に形成されたガラス層６と、を有する。
【選択図】図１

Description

本発明は、半導体を主組成とした素体を備える積層チップバリスタおよびその製造方法に関する。

近年、パソコン、携帯電話等小型の電子機器では省スペースの為に単板タイプよりも積層タイプのバリスタを使う場合が増えている。積層チップバリスタでは、半導体を主組成とした素体の内部に内部電極が形成されており、内部電極の数を増やすことにより小型かつ低抵抗のバリスタを作ることが出来る。この場合素体の端面には内部電極が露出しており、素体の端面に内部電極に接続する下地電極を形成した後に、下地電極上に、めっきによりＮｉ層およびＳｎ層からなる端子電極が形成されている。

Ｎｉ層およびＳｎ層のめっきにおいて、素体の浸食や、半導体からなる素体の表面へのめっき金属の析出を防止するため、下地電極の形成されてない素体の表面にガラス等の被膜を施す技術が提案されている（特許文献１参照）。

特開平１１−３１６０２号公報

しかしながら、ガラス層には不可避的にピンホールが発生してしまい、この場合に、このピンホールの部分にめっき金属が析出してしまうという問題があった。

そこで、本発明は上記の事情に鑑みてなされたものであり、その目的は、素体の表面を保護しつつ、端子電極の形成部位以外の部位へのめっき金属の析出を抑制可能な積層チップバリスタおよびその製造方法を提供することにある。

上記の目的を達成するため、本発明の積層チップバリスタは、半導体を主組成とした素体と、素体上に形成された端子電極と、少なくとも端子電極の形成部位以外の素体の表層に形成された、アルカリ金属を含有する高抵抗層と、高抵抗層上に形成されたガラス層と、を有する。

上記構成によれば、ガラス層にピンホールが発生した場合においても、当該ピンホールに露出した部分の素体の表層には高抵抗層が形成されており、電気めっきによる金属の析出が防止される。

高抵抗層は、端子電極の形成部位における素体の表層にさらに形成されていてもよい。また、ガラス層も、端子電極の形成部位における素体上にさらに形成されていてもよい。これにより、端子電極の形成部位における素体の表層をもガラス層および高抵抗層により保護される。

好ましくは、端子電極の形成部位以外のガラス層が、端子電極の形成部位におけるガラス層に比べて厚い。これにより、端子電極の形成部位以外のガラス層を厚くして素体を確実に保護することができる。

好ましくは、ガラス層は、アルカリ金属を含有している。ガラス層からのアルカリ金属の拡散により高抵抗層を形成することができ、独立した高抵抗層の形成工程が不要となる。

さらに、上記の目的を達成するため、本発明の積層チップバリスタの製造方法は、半導体を主組成とした素体を形成する工程と、少なくとも端子電極の形成部位以外の素体の表層にアルカリ金属を導入して、高抵抗層を形成する工程と、高抵抗層上にガラス層を形成する工程と、素体上に、電気めっきにより端子電極を形成する工程と、を有する。

上記方法によれば、ガラス層の形成工程とは別に高抵抗層を形成する工程を設けることにより、ガラス層にピンホールが存在した場合においても、当該ピンホールに露出した部分の素体の表層には高抵抗層が形成されており、電気めっきによる金属の析出が防止される。

さらに、上記の目的を達成するため、本発明の積層チップバリスタの製造方法は、半導体を主組成とした素体を形成する工程と、少なくとも端子電極の形成部位以外の素体上に、アルカリ金属を含有するガラス層を形成する工程と、ガラス層中のアルカリ金属を素体へ拡散させて、ガラス層の形成部位における素体の表層に高抵抗層を形成する工程と、素体上に、電気めっきにより端子電極を形成する工程と、を有する。

上記方法によれば、アルカリ金属を含有するガラス層を形成することにより、ガラス層中のアルカリ金属を拡散させることで高抵抗層を形成することができ、独立した高抵抗層の形成工程が不要となる。

本発明の積層チップバリスタおよびその製造方法によれば、ガラス層により素体の表面を保護しつつ、高抵抗層及びガラス層により端子電極の形成部位以外の部位へのめっき金属の析出を抑制することができる。

以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。

＜第１実施形態＞
図１は、本発明による積層チップバリスタの第１実施形態の概略構造を示す断面図である。
積層チップバリスタ１は、半導体セラミックスからなる素体２と、素体２内に形成された複数の内部電極３とを含む積層体４を有する。より具体的には、素体２の一方の側面（端面）から突出した端部を有する内部電極３と、素体２の他方の側面から突出した端部を有する内部電極３とが、素体２を介在させて交互に積層されている。

素体２の側面には、下地電極７が形成されており、内部電極３は、下地電極７の内部に達している。下地電極７の形成部位以外の素体２の表面には、アルカリ金属を含有する高抵抗層５及びガラス層６が形成されている。高抵抗層５は素体２の表層に形成されており、ガラス層６は素体２の表面上に積層されている。

下地電極７の表面には、めっきによりＮｉ層８ａ及びＳｎ層８ｂからなる端子電極８が形成されている。これらの端子電極８と、例えば、配線基板上の電極とがはんだ等により接合される。

以下、各構成要素について説明する。
素体２は、半導体セラミックスからなる。このようなセラミック材料として、例えば、酸化亜鉛が挙げられる。

素体２を形成するために用いられるセラミックス粉末の合成方法としては、特に限定されるものではないが、例えば、水熱法、加水分解法、共沈法、固相法、ゾルゲル法等を用いることができ、必要に応じて仮焼が施されてもよい。

内部電極３は、好ましくは、Ｐｄ及び／又はＡｇを含む。内部電極３は、このような金属成分を含む導電性ペーストを印刷することにより形成される。

高抵抗層５は、Ｌｉ、Ｎａ、Ｋ等のアルカリ金属を含んでいる。アルカリ金属はＺｎＯ等の半導体セラミックス中で深い準位を形成し、キャリアを吸収して高抵抗層を形成する。

ガラス層６は、Ｎｉ層８ａおよびＳｎ層８ｂのめっきにおいて、半導体セラミックスからなる素体２の浸食や、素体２の表面へのめっき金属の析出を防止するために形成される。ガラス層６の材料に限定はないが、素体２の表面に連続的な膜を形成する観点からは、結晶性ガラスよりも非晶質のガラスを用いることが好ましい。さらに、ガラス層６の厚さは、ピンホールの発生を抑制するため、下地電極７の形成部位以外の部位において１μｍよりも厚いことが好ましい。

下地電極７は、好ましくは、Ａｇ及び／又はＰｄを含む。さらに好ましくは、内部電極３中のＰｄの含有量が、下地電極７に比べて大きいことが好ましい。本願発明者らの研究の結果、Ｐｄの多い電極の方へＡｇが移動するという知見が得られたことから、上記構成にすることにより下地電極７から内部電極３へとＡｇが移動し、内部電極３の突き出しが促進されるからである。

端子電極８は、Ｎｉ層８ａおよびＳｎ層８ｂの積層体からなる。Ｎｉ層８ａは、Ｓｎ層８ｂと下地電極７との接触を防止して、Ｓｎによる下地電極７の腐食を防止するバリアメタルとして機能するものであり、その厚さは例えば２μｍ程度である。また、Ｓｎ層８ｂは、はんだの濡れ性を向上させる機能を有するものであり、その厚さは例えば４μｍ程度である。Ｎｉ層８ａおよびＳｎ層８ｂは、例えば電気めっきを用いて形成される。めっき液の材料および電気めっきの条件に限定はないが、ガラス層６を溶かさないようなめっき液および電気めっき条件が選択される。ガラス層６の浸食を防ぐため、めっき液のｐＨは５以上１２以下、めっき液の温度は５０℃以下が好ましい。また、同様の理由により、めっき液は、クエン酸、グルコン酸等のキレート剤をほとんど含まない組成が好ましい。

次に、上記の本実施形態に係る積層チップバリスタ１の製造方法について、図２〜図５を参照して説明する。図２〜図５は、積層チップバリスタ１を製造する手順の一例を示す工程図である。

まず、図２に示すように、素体２と内部電極３との積層構造からなる積層体４を形成する。積層体４は、例えば以下のようにして製造される。
セラミック粉末、有機溶剤、有機バインダおよび可塑剤等を混合して、セラミックスラリーとした後、ドクターブレード法により成形して、シート状の素体、いわゆるセラミックグリーンシートを得る。
続いて、セラミックグリーンシート上に、Ｐｄ及び／又はＡｇを含む金属粉と、バインダ樹脂と、溶剤とを含有する導電性ペーストを印刷することにより、内部電極３のパターンを形成する。
さらに、続いて、内部電極３が形成された複数の素体２と内部電極３が形成されていない複数の素体２とを交互に積層し、それを更に加圧して積層構造体を得る。
それから、積層構造体を切断することにより個々の積層体４に分割する。これにより、切断後の積層体４の側面からは、内部電極３の端部３ａが露出した状態となる。
次に、積層体４を、例えば大気中で脱バインダ処理した後、焼成を行うことにより、焼結された積層体４が得られる。

次に、図３に示すように、素体２の側面におけるガラス層６上に、例えば、Ａｇ及び／又はＰｄを含む金属粉と、溶剤と、有機バインダとを含む導電性ペーストを塗布し、当該導電性ペーストを焼成して、下地電極７を形成する。導電性ペーストの焼成時において、カーケンドール効果により、内部電極３の端部３ａが下地電極７に向かって突出する。これにより、内部電極３と下地電極７との接触面積が増大し、両者を確実に接続させることができる。このカーケンドール効果による内部電極３の突き出しを促進するため、内部電極３及び下地電極７として、Ａｇ及び／又はＰｄを含む電極を形成し、かつ、内部電極中のＰｄの含有量を下地電極７よりも増やすことが好ましい。

次に、図４に示すように、素体２の露出部位にアルカリ金属を含有する高抵抗層５を形成する。例えば、炭酸リチウム、炭酸ナトリウム、炭酸カリウム等、アルカリ金属の炭酸塩をポッドに少量入れて、さらに積層体４のチップを入れて３０分程度攪拌する。その後に積層体４を焼成すると素体２の表面に薄い高抵抗層５が形成される。アルカリ金属はＺｎＯ中で深い準位を形成し、キャリアを吸収して高抵抗層を形成する。高抵抗層５の厚さは０．１μｍ以上１μｍ以下が好ましい。高抵抗層５が薄すぎると十分な抵抗値が得られない。高抵抗層５が厚くなると表層のアルカリ金属濃度が高くなり、素体中の成分と反応して抵抗の低い化合物を生成する。例としては素体にＣｏを含む場合にＬｉを過剰にドープすればＣｏＬｉ３が表面に生成して素体の表面抵抗が低下し、素体へのめっき付着が促進される。

次に、図５に示すように、素体２の高抵抗層５の形成部位に、ガラス層６を形成する。当該工程では、例えば、積層体４の下地電極７の表面にレジスト膜を形成した後に、ガラス粉末、バインダ樹脂及び溶剤を含むガラスペースト中に積層体４を浸漬した後、ガラス粉末の軟化温度以上で焼成することによって、ガラス層６を形成する。ガラスの軟化点以上で焼成することによって、緻密で高密度のガラス膜が形成される。このときの焼成によりレジスト膜は消失するため、下地電極７に形成されたガラス層６は容易に剥離される。

以降の工程としては、図１に示すように、下地電極７の表面に、電気めっきによりＮｉ層８ａおよびＳｎ層８ｂを順次堆積させて端子電極８を形成する。例えば、Ｎｉ層８ａの形成では、バレルめっき方式を採用し、ワット浴を用いてＮｉを２μｍ析出させる。また、Ｓｎ層８ｂの形成では、バレルめっき方式を採用し、中性錫めっき浴を用いて、Ｓｎを４μｍ析出させる。
以上により、積層チップバリスタ１が製造される。

上述した構成の積層チップバリスタ１によれば、下地電極７の形成部位以外の素体２の表面は高抵抗層５及びガラス層６により保護されていることから、ガラス層６にピンホールが発生した場合においても、電気めっきによる当該ピンホールに露出した素体上への金属の析出を防止することができる。

また、上述した積層チップバリスタ１の製造方法によれば、ガラス層６の形成工程とは別に高抵抗層５を形成する工程を設けることにおり、下地電極７上以外への端子電極８の形成を確実に防止することができる。

＜第２実施形態＞
第２実施形態では、ガラス層６の形成工程とは別個独立した形成工程を設けずとも、高抵抗層５を形成する方法について、説明する。

まず、第１実施形態と同様にして、図２及び図３に示す工程を経て、素体２の側面に下地電極７を形成する。

次に、例えば、積層体４の下地電極７の表面にレジスト膜を形成した後に、ガラス粉末、バインダ樹脂、アルカリ金属の酸化物及び溶剤を含むガラスペースト中に積層体４を浸漬した後、ガラス粉末の軟化温度以上で焼成することによって、アルカリ金属を含有するガラス層６を形成する。ガラスの軟化点以上で焼成することによって、緻密で高密度のガラス層６が形成される。また、焼成時に、ガラスペースト中のアルカリ金属が素体２に拡散することにより、素体２の表層に高抵抗層５が形成される。このときの焼成によりレジスト膜は消失するため、下地電極７に形成されたガラス層６は容易に剥離される。

以降の工程としては、第１実施形態と同様に、下地電極７上に端子電極８を形成することにより、積層チップバリスタ１が形成される。

第２実施形態に係る積層チップバリスタ１の製造方法によれば、アルカリ金属を含有するガラス層６を採用することにより、ガラス層６中のアルカリ金属を拡散させることで高抵抗層５を形成することができ、独立した高抵抗層５の形成工程が不要となる。

＜第３実施形態＞
図６は、第３実施形態に係る積層チップバリスタ１の断面図である。
図６に示すように、本実施形態では、素体２と下地電極７との間、すなわち素体２の側面にも、高抵抗層５及びガラス層６が形成されている点を除いて、第１実施形態と同様である。このように、本実施形態では、素体２の全面に高抵抗層５及びガラス層６が形成されている。内部電極３は、ガラス層６を貫通して、下地電極７に達しており、これにより内部電極３及び下地電極７は電気的に接続されている。

次に、図７〜９を参照して、積層チップバリスタ１の製造方法について説明する。
図７に示すように、第１実施形態と同様にして、積層体４を形成した後に、積層体４の全面にアルカリ金属を含有する高抵抗層５を形成する。例えば、炭酸リチウム、炭酸ナトリウム、炭酸カリウム等、アルカリ金属の炭酸塩をポッドに少量入れて、さらに積層体４のチップを入れて３０分程度攪拌する。その後に積層体４を焼成すると素体２の表面に薄い高抵抗層５が形成される。アルカリ金属はＺｎＯ中で深い準位を形成し、キャリアを吸収して高抵抗層を形成する。

次に、図８に示すように、素体２の全面上に、ガラス層６を形成する。当該工程では、例えば、ガラス粉末、バインダ樹脂及び溶剤を含むガラスペースト中に積層体４を浸漬した後、ガラス粉末の軟化温度以上で焼成することによって、ガラス層６を形成する。ガラスの軟化点以上で焼成することによって、緻密で高密度のガラス膜が形成される。内部電極３の端部３ａの露出部位において、ガラス層６には自己整合的に開口が形成されている。

次に、図９に示すように、素体２の側面におけるガラス層６上に、例えば、Ａｇ及び／又はＰｄを含む金属粉と、溶剤と、有機バインダとを含む導電性ペーストを塗布し、当該導電性ペーストを焼成して、下地電極７を形成する。ここで、ガラス層６の開口を通じて内部電極３の端部３ａと下地電極７とが接触していることから、ガラス層６導電性ペーストの焼成時において、カーケンドール効果により、内部電極３の端部３ａが下地電極７に向かって突出する。これにより、内部電極３と下地電極７との接触面積が増大し、両者が確実に接続される。このカーケンドール効果による内部電極３の突き出しを促進するため、内部電極３及び下地電極７として、Ａｇ及び／又はＰｄを含む電極を形成し、かつ、内部電極中のＰｄの含有量を下地電極７よりも増やすことが好ましい。

以降の工程としては、第１実施形態と同様に、下地電極７上に端子電極８を形成することにより、積層チップバリスタ１が形成される。

第３実施形態に係る積層チップバリスタ１によれば、下地電極７と素体２との間にも高抵抗層５及びガラス層６が形成されていることから、下地電極７のボイドを通じてめっき液が素体２を浸食することを防止することができる。

第３実施形態に係る積層チップバリスタ１の製造方法によれば、下地電極７を形成する前に、高抵抗層５及びガラス層６を形成することにより、下地電極７の形成部位における素体２の浸食をも防止した積層チップバリスタ１を製造できる。

＜第４実施形態＞
図１０は、第３実施形態に係る積層チップバリスタ１の断面図である。
図１０に示すように、本実施形態では、下地電極７の形成部位以外のガラス層１０が、下地電極７の形成部位におけるガラス層１０に比べて厚い点を除いて、第１実施形態と同様である。

例えば、ガラス層１０は、ガラス層６とガラス層９の二層構造で構成出来る。ガラス層６は、第３実施形態と同じであり、素体２の全面に形成されたものである。ガラス層９は、下地電極７の形成部位以外のガラス層６上に形成されている。

素体２と下地電極７との間のガラス層６の厚さは、下地電極７のボイドを通して侵入するめっき液から素体２を保護しつつ、内部電極３の突き出しを許容するため、１μｍ以上５μｍ未満であることが好ましい。ガラス層６及びガラス層９の合計膜厚に制限はない。下地電極７の形成部位以外のガラス層１０は、端子電極８用のめっき液に直接晒されるので、このめっき液から素体２を十分に保護する必要があるからである。

上記の積層チップバリスタ１を製造するためには、例えば第１実施形態と同様に、図２〜図６に示す工程を経て、下地電極７を形成した後に、追加のガラス層９を形成すればよい。具体的には、下地電極７を形成した後に、下地電極７上を樹脂で覆い、ガラス粉末、バインダ樹脂及び溶剤を含むガラスペーストの中にチップ全体を浸漬した後に焼成する。焼成後、下地電極７上の樹脂層はほぼ消失しているため、樹脂層の上のガラス層は容易に剥離される。これにより、下地電極７の形成部位以外のガラス層６上にガラス層９が形成される。ガラス層９を形成した後に、第１実施形態と同様に、電気めっきによりＮｉ層８ａ及びＳｎ層８ｂからなる端子電極８ｇが形成される。
また下地電極７の焼成温度をガラス層６に使用しているガラスの軟化温度よりも高くするとガラス焼成中に金属粉がガラス層６の中に拡散して図１０と同様の構造を作成することが出来る。

本実施形態に係る積層チップバリスタ１によれば、下地電極７の形成部位以外のガラス層１０が、下地電極７の形成部位におけるガラス層１０に比べて厚くなっていることから、めっき液に直接晒される部位のガラス層１０を厚くして素体を確実に保護しつつ、下地電極７の下層のガラス層１０を薄くして下地電極７と内部電極３との導通を図ることができる。

また、本実施形態に係る積層チップバリスタ１の製造方法によれば、下地電極７を形成した後に、ガラス層６上に追加のガラス層９を形成することにより、下地電極７と内部電極３との導通を確保しつつ、めっき液からの保護を強化することができる。

以下、本発明の実施例について説明するが、本発明はこれら実施例に限定されるものではない。

（実施例１）
外形が１．６×０．８×０．８ｍｍであり、主組成がＺｎＯの素体２と、Ｐｄからなる内部電極３とを含む積層体４のチップを用意した。そして、内部電極３が露出している素体２の周辺に銀ペーストを塗布してこれを焼成し、下地電極７を形成した。次に、ポッドに少量の炭酸リチウム及びチップ（積層体４）を入れて３０分程度攪拌した。その後にチップを焼成すると素体表面に薄いＬｉドーピング層からなる高抵抗層５が形成された。次に下地電極７の表面をレジストで覆い、軟化点６４５℃のガラスペーストをシンナーに稀釈した溶液にチップをディップし、６７０℃で焼成して平均膜厚３μｍのガラス層６を形成した。焼成後、下地電極７上のレジスト層はほとんど焼失してこの上のガラス層６は容易に除去できた。このときの端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。次に下地電極７上にワット浴を用いてＮｉ層８ａを３μｍ、中性Ｓｎ浴を用いてＳｎ層８ｂを５μｍ形成した。このときめっきの素体付着による外観不良は０／１００であった。このときの端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またプリント基板への実装後、端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。但しリフロ−試験を１０回繰り返すと絶縁不良が３／１００発生した。

（比較例１）
ガラス層６を形成しない点を除いて、実施例１と同様に積層体４に高抵抗層５及び下地電極７を形成した。下地電極７の形成後に端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。次に、下地電極７上にワット浴でＮｉ層８ａを３μｍ、中性Ｓｎ浴でＳｎ層８ｂを５μｍ形成した。このとき全てのチップの素体が３０μｍ以上エッチングされており、全数外観不良になった。

（比較例２）
ガラス層６を形成しない点を除いて、実施例１と同様に積層体４に高抵抗層５及び下地電極７を形成した。下地電極形成後に端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。次に下地電極７上にｐＨ６のワット系Ｎｉめっき液を用いて室温でＮｉ層８ａを３μｍ、ｐＨ６の中性Ｓｎ浴を用いて室温でＳｎ層８ｂを５μｍ形成した。各めっきを４時間行った場合は、めっきの素体付着による外観不良は３／１００であった。各めっきを２時間で行った場合には外観不良は１５／１００であり、各めっきを１時間で行った場合には外観不良は４５／１００に増加した。めっき時の電流密度が大きい程外観不良が増えることが解る。このときの端子間の導通をチェックすると導通不良は０／１００、絶縁不良は２／１００であった。またプリント基板への実装後、端子間の導通をチェックすると導通不良は０／１００、絶縁不良は６／１００であった。またリフロ−試験を１０回繰り返すと絶縁不良が１３／１００発生した。

（比較例３）
実施例１でＬｉを含む高抵抗層５を形成しない点を除いて、実施例１と同様に積層体４にガラス層６及び下地電極７を形成した。このとき下地電極７の形成後に端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。次に下地電極７上にワット浴を用いてＮｉ層８ａを３μｍ、中性Ｓｎ浴を用いてＳｎ層８ｂを５μｍ形成した。このときめっきの素体付着による外観不良は５／１００であった。さらに端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またプリント基板への実装後、端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またリフロ−試験を１０回繰り返すと絶縁不良が２／１００発生した。

（実施例２）
外形が１．６×０．８×０．８ｍｍであり、ＺｎＯを主組成とする素体２と、Ｐｄからなる内部電極３とを備える積層体４のチップを用意した。次に、ポッドに少量の炭酸リチウム及びチップを入れて３０分程度攪拌した。その後にチップを焼成すると素体表面に薄いＬｉドーピング層からなる高抵抗層５が形成された。次に、下地電極７の表面をレジストで覆い、軟化点６４５℃のガラスペーストをシンナーに稀釈した溶液にチップをディップし、６７０℃で焼成して平均膜厚３μｍのガラス層６を形成した。次に内部電極３が露出している素体２の周辺に軟化点５６０℃のフリットを含む銀ペーストを塗布してこれを焼成し、下地電極７を形成した。このときの端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。この部分の断面を解析すると、内部電極３がガラス層６を貫通して下地電極７に達しているのが確認された。次に下地電極７上にワット浴を用いてＮｉ層８ａを３μｍ、中性Ｓｎ浴を用いてＳｎ層８ｂを５μｍ形成した。このときめっきの素体付着による外観不良は０／１００であった。また、端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またプリント基板への実装後、端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またリフロ−試験を１０回繰り返しても、絶縁不良が０／１００であった。これにより、実施例１での繰り返しリフロー試験での絶縁不良発生の原因は、フラックスが下地電極７のボイドから内部電極３に侵入して内部電極３間の素体２を還元して抵抗が低下したことに起因すると考えられる。

（比較例４）
ガラス層６の厚さを５μｍにした点を除いて、実施例２と同様に積層チップバリスタ１を製造した。下地電極７の形成後に端子間の導通をチェックすると、導通不良が１６／１００発生した。これはガラス層６が内部電極３の突出量より厚いことに起因すると考えられる。

（実施例３）
実施例２と同様にして、積層体４に高抵抗層５、ガラス層６及び下地電極７を形成した後に、下地電極７の表面をレジストで覆い軟化点６４５℃のガラスペーストをシンナーに稀釈した溶液にチップをディップし、６７０℃で焼成して平均膜厚３μｍの追加のガラス層９を形成した。焼成後、下地電極７上のレジスト層はほとんど焼失してこの上のガラス層は容易に除去できた。この場合、下地電極７の形成部位以外の素体２の表面には同じ材質の５μｍのガラス層１０が形成されている（図１０参照）。このときの端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。次に、下地電極７上にワット浴を用いてＮｉ層８ａを３μｍ、中性Ｓｎ浴を用いてＳｎ層８ｂを５μｍ形成した。このときめっきの素体付着による外観不良は０／１００であった。また端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またプリント基板への実装後に端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。但しリフロ−試験を１０回繰り返しても絶縁不良は０／１００であった。

（実施例４）
外形が１．６×０．８×０．８ｍｍであり、ＺｎＯを主組成とする素体２と、Ｐｄからなる内部電極３とを備える積層体４のチップを用意した。次に内部電極３が露出している素体２の周辺に軟化点５６０℃のフリットを含む銀ペーストを塗布してこれを焼成し、下地電極７を形成した。次に、下地電極７の表面をレジストで覆い、軟化点６８９℃であり、７％Ｎａ₂Ｏを含むガラスペーストをシンナーに稀釈した溶液にチップをディップし、７２０℃で焼成して平均膜厚３μｍのガラス層６を形成した。この状態で素体表面付近のＮａ量をＳＩＭＳで深さ方向に分析すると０．３μｍのＮａドープ層が形成されていることが解った。このときの端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。この部分の断面を解析すると、内部電極３がガラス層６を貫通して下地電極７に達しているのが確認された。次に下地電極７上にワット浴を用いてＮｉ層８ａを３μｍ、中性Ｓｎ浴を用いてＳｎ層８ｂを５μｍ形成した。このときめっきの素体付着による外観不良は０／１００であった。また、端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またプリント基板への実装後、端子間の導通をチェックすると導通不良は０／１００、絶縁不良は０／１００であった。またリフロ−試験を１０回繰り返しても、絶縁不良が０／１００であった。これにより、実施例１での繰り返しリフロー試験での絶縁不良発生の原因は、フラックスが下地電極７のボイドから内部電極３に侵入して内部電極３間の素体２を還元して抵抗が低下したことに起因すると考えられる。このように本実施例では実施例２のようにアルカリ金属を素体表面に
ドープする工程を別途設けていないが実施例２と同様の結果を得ることが出来る。

本発明は、サーミスタ、コンデンサ、インダクタ、ＬＴＣＣ(Low Temperature Co-fired Ceramics)、バリスタ、それらの複合部品からなる積層チップバリスタ等、および、それらを備える機器、装置、システム、設備等、ならびに、それらの製造に広く利用することができる。

第１実施形態に係る積層チップバリスタの概略断面図である。 第１実施形態に係る積層チップバリスタを製造する手順の一例を示す工程断面図である。 第１実施形態に係る積層チップバリスタを製造する手順の一例を示す工程断面図である。 第１実施形態に係る積層チップバリスタを製造する手順の一例を示す工程断面図である。 第１実施形態に係る積層チップバリスタを製造する手順の一例を示す工程断面図である。 第３実施形態に係る積層チップバリスタの概略断面図である。 第３実施形態に係る積層チップバリスタを製造する手順の一例を示す工程断面図である。 第３実施形態に係る積層チップバリスタを製造する手順の一例を示す工程断面図である。 第３実施形態に係る積層チップバリスタを製造する手順の一例を示す工程断面図である。 第４実施形態に係る積層チップバリスタの概略断面図である。

符号の説明

１…積層チップバリスタ、２…素体、３…内部電極、３ａ…端部、４…積層体、５…高抵抗層、６…ガラス層、７…下地電極、８…端子電極、８ａ…Ｎｉ層、８ｂ…Ｓｎ層、９…ガラス層、１０…ガラス層。

Claims (6)

1. 半導体を主組成とした素体と、
   前記素体上に形成された端子電極と、
   少なくとも前記端子電極の形成部位以外の素体の表層に形成された、アルカリ金属を含有する高抵抗層と、
   前記高抵抗層上に形成されたガラス層と、
   を有する積層チップバリスタ。
2. 前記高抵抗層は、前記端子電極の形成部位における前記素体の表層にさらに形成されており、
   前記ガラス層は、前記端子電極の形成部位における前記素体上にさらに形成されている、
   請求項１記載の積層チップバリスタ。
3. 前記端子電極の形成部位以外の前記ガラス層が、前記端子電極の形成部位における前記ガラス層に比べて厚い、
   請求項１に記載の積層チップバリスタ。
4. 前記ガラス層は、アルカリ金属を含有する、
   請求項１に記載の積層チップバリスタ。
5. 半導体を主組成とした素体を形成する工程と、
   少なくとも端子電極の形成部位以外の素体の表層にアルカリ金属を導入して、高抵抗層を形成する工程と、
   前記高抵抗層上にガラス層を形成する工程と、
   前記素体上に、電気めっきにより端子電極を形成する工程と、
   を有する積層チップバリスタの製造方法。
6. 半導体を主組成とした素体を形成する工程と、
   少なくとも端子電極の形成部位以外の素体上に、アルカリ金属を含有するガラス層を形成する工程と、
   前記ガラス層中のアルカリ金属を前記素体へ拡散させて、前記ガラス層の形成部位における前記素体の表層に高抵抗層を形成する工程と、
   前記素体上に、電気めっきにより端子電極を形成する工程と、
   を有する積層チップバリスタの製造方法。

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