JP2010011518A

JP2010011518A - 試験装置

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Publication number: JP2010011518A
Application number: JP2009238753A
Authority: JP
Inventors: Koichi Hatta; 浩一八田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-10-15
Filing date: 2009-10-15
Publication date: 2010-01-14
Anticipated expiration: 2020-04-18
Also published as: JP4571704B2

Abstract

【課題】ディジタル通信の受信側で使用されるＬＳＩに対して、比較的低速の廉価なＬＳＩテスタを用いて高速のクロックリカバリ動作の試験をおこなうこと。
【解決手段】試験装置４は、クロックリカバリ回路１内のクロック逓倍回路１１から出力されたたとえば１２５ＭＨｚクロックに基づいて擬似乱数を発生させる擬似乱数発生回路４２と、クロックリカバリ回路１から出力された１２５Ｍｂｐｓ再生データと期待値データとをたとえば５ビットまたは１５ビットずつ照合してその結果を１ビットの試験出力として出力する期待値発生／照合回路４４を有する。そして、実際にはＬＳＩ内部のクロックリカバリ回路１はたとえば１２５ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部からは２５ＭＨｚの低速データとして認識されるような試験出力を外部に出力させる。
【選択図】図５

Description

本発明は、外部から入力されたディジタルデータに基づいて再生されたクロックの再生状態を試験するための再生クロックの試験装置に関する。ディジタル通信技術においては、伝送する信号数を減らすため、送信側から受信側に情報データのみを送信することがある。この場合、受信側では、受信した情報データに基づいてクロックを再生するクロックリカバリ処理がおこなわれる。そのため、受信側のＬＳＩでは、クロックリカバリ動作が正常におこなわれるか否かの試験をおこなう必要がある。

クロックリカバリ回路の一例およびその動作、ならびにそのクロックリカバリ回路を試験するための従来の試験装置について説明する。便宜上、入力データは１２５Ｍｂｐｓの１ビットデータとし、また、クロック源の周波数は２５ＭＨｚとする。

図１３は、一般的なクロックリカバリ回路の一例の構成を示すブロック図である。このクロックリカバリ回路１は、５逓倍回路１１、位相制御回路１２、変化点比較回路１３、積分回路１４およびサンプリング回路１５を備えている。５逓倍回路１１は、図示しないクロック源から供給された２５ＭＨｚのクロックを５逓倍して、１２５ＭＨｚのクロックを生成する。５逓倍回路１１はたとえばＰＬＬ回路である。変化点比較回路１３は、５逓倍回路１１により生成された１２５ＭＨｚクロックの立ち下がり変化点と１２５Ｍｂｐｓ入力データの変化点との時間的なずれを検出する。積分回路１４は、変化点比較回路１３により検出された時間的なずれを積分する。

位相制御回路１２は、積分回路１４の積分結果に基づいて、１２５ＭＨｚクロックの立ち下がり変化点と入力データの変化点とが一致するように、５逓倍回路１１により生成された１２５ＭＨｚクロックの位相を制御する。サンプリング回路１５は、位相制御回路１２により位相制御された１２５ＭＨｚクロックの立ち上がり変化点で入力データをサンプリングする。再生クロックは、２５ＭＨｚクロックを５逓倍し、１２５Ｍｂｐｓ入力データに同期させることにより得られる。再生データは、その再生クロックに基づいて１２５Ｍｂｐｓ入力データをサンプリングすることにより得られる。

図１４は、図１３のクロックリカバリ回路の動作タイミングを示すタイミングチャートである。図１４において、入力データＤ１１，Ｄ１２に対して再生クロックの位相が進んでいるため、再生クロックの位相を遅らせるように制御される。入力データＤ１３，Ｄ１４に対して再生クロックの位相が遅れているため、再生クロックの位相を進めるように制御される。

入力データＤ１５に対しては、再生クロックの位相を遅らせるように制御される。図１４において、符号Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４，Ｄ２５はそれぞれ入力データＤ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５に対応する再生データである。

受信側の装置に使用されるＬＳＩのクロックリカバリ動作を試験する方法として、実際の動作環境に近い試験環境を構築して試験をおこなう非同期試験がある。また、他の試験方法として、クロックリカバリ動作を同期化し、テストパターンを使用してＬＳＩテスタ上で試験をおこなう同期試験がある。

図１５は、従来の非同期試験装置の構成を示すブロック図である。この非同期試験装置は、データ源２１、データ供給装置２２、クロック源２３、比較装置２４および周波数測定装置２５により構成されている。図１５において、符号１は試験対象のクロックリカバリ回路である。クロックリカバリ回路１は、図１３に示す構成の回路である。

データ源２１は、クロックリカバリ回路１へ入力させるための入力データを有する。データ供給装置２２はデータ源２１の入力データを１２５Ｍｂｐｓで、あるいはそれに周波数偏差やジッタを付加してクロックリカバリ回路１に供給する。クロック源２３はクロックリカバリ回路１に２５ＭＨｚクロックを供給する。比較装置２４は、クロックリカバリ回路１から出力された再生データとデータ源２１の入力データとの比較をおこなう。

周波数測定装置２５は、クロックリカバリ回路１から出力された再生クロックの周波数を測定する。再生データと入力データとを比較した結果、両データが一致しており、さらに再生クロックの周波数を測定した結果、再生クロックの周波数が入力データの周波数と一致していれば、クロックリカバリ回路１の動作は正常であると判断される。

つぎに、同期試験について説明する。同期試験では、試験対象であるクロックリカバリ回路に１２５ＭＨｚクロックがテストパターンで直接供給される。また、クロックリカバリ回路に１２５Ｍｂｐｓ入力データがテストパターンで供給される。そして、クロックリカバリ回路から出力された再生データと、クロックリカバリ回路に入力させた入力データのテストパターンとが一致しているか否かの確認がおこなわれる。一致していれば、クロックリカバリ回路の動作は正常であると判断される。

しかしながら、上述した従来の非同期試験では、入力データのストレージ装置や、比較装置などが必要である。そのため、試験装置の構成が複雑になるという問題点がある。また、再生クロックの周波数を測定するため、一定時間内のパルス数を計測しなければならない。そのため、試験時間が長くなるという問題点もある。

一方、上述した従来の同期試験では、１２５ＭＨｚで動作可能なＬＳＩテスタが必要となる。しかし、動作周波数が１００ＭＨｚを超える高速ＬＳＩテスタは高価である。そのため、一般に高速ＬＳＩテスタの導入台数は少なく、試験コストが高くなるという問題点がある。

本発明は、上記問題点に鑑みてなされたものであって、ディジタル通信の受信側で使用されるＬＳＩに対して、廉価な低速のＬＳＩテスタを用いて高速のクロックリカバリ動作を試験することを可能とする再生クロックの試験装置を提供することを目的とする。

上記目的を達成するため、本発明にかかる試験装置は、低速クロックと高速データが入力され、前記低速クロックを逓倍して高速クロックを再生するとともに、前記高速クロックおよび前記高速データに基づいて高速の再生データを生成するクロックリカバリ回路から出力された前記再生データに対し、前記高速クロックに基づいて複数ビットずつ期待値データと照合した結果を、その照合したビット数より少ないビット数の試験出力として出力する手段を備える。

たとえば、クロックリカバリ回路内のクロック逓倍回路から出力されたたとえば１２５ＭＨｚクロックに基づいて擬似乱数を発生させる擬似乱数発生回路と、クロックリカバリ回路から出力された１２５Ｍｂｐｓ再生データと期待値データとをたとえば５ビットまたは１５ビットずつ照合してその結果を１ビットの試験出力として出力する期待値発生／照合回路を有する。

この発明によれば、ＬＳＩ内部のクロックリカバリ回路はたとえば１２５ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部から見れば試験出力はたとえば２５ＭＨｚの低速データとなる。そして、その試験出力には、すべての再生データ情報が反映される。

本発明によれば、ＬＳＩ内部のクロックリカバリ回路は高速クロックで動作しているが、ＬＳＩ外部から見れば試験出力は低速データとなる。そして、その試験出力には、すべての再生データ情報が反映される。したがって、低速クロックで動作するＬＳＩテスタを用いて、高速クロックを生成するクロックリカバリ動作を試験することが可能となる。

本発明の実施の形態１にかかる試験装置を用いてクロックリカバリ回路の動作試験をおこなうシステムの構成を示すブロック図である。実施の形態１にかかる試験装置の動作タイミングの一例を示すタイミングチャートである。実施の形態１にかかる試験装置の動作タイミングのうち、クロックリカバリ動作が正常時の一例を示すタイミングチャートである。実施の形態１にかかる試験装置の動作タイミングのうち、クロックリカバリ動作が異常時の一例を示すタイミングチャートである。本発明の実施の形態２にかかる試験装置を用いてクロックリカバリ回路の動作試験をおこなうシステムの構成を示すブロック図である。実施の形態２にかかる試験装置の擬似乱数発生回路の一例を示すブロック図である。実施の形態２にかかる試験装置の試験動作タイミングの一例を示すタイミングチャートである。実施の形態２にかかる試験装置の動作タイミングのうち、クロックリカバリ動作が異常時の一例を示すタイミングチャートである。実施の形態２において、再生データと期待値データとを１５ビット分ずつ比較する場合の期待値発生／照合回路の構成を示すブロック図である。その期待値発生／照合回路において、１５ビット再生データと試験出力との関係の一例を示す図表である。再生データと期待値データとを１５ビット分ずつ比較する場合のスタート信号入力直後の試験出力タイミングを示すタイミングチャートである。再生データと期待値データとを１５ビット分ずつ比較する場合の擬似乱数発生回路から出力される擬似乱数の周期全体を示すタイミングチャートである。クロックリカバリ回路の一例の構成を示すブロック図である。図１３のクロックリカバリ回路の動作タイミングを示すタイミングチャートである。従来の非同期試験装置の構成を示すブロック図である。

以下に、本発明の試験装置の実施の形態について図１〜図１２を参照しつつ詳細に説明する。

〔実施の形態１〕
図１は、本発明の実施の形態１にかかる試験装置を用いてクロックリカバリ回路の動作試験をおこなうシステムの構成を示すブロック図である。クロックリカバリ回路１は、たとえば図１３に示す構成の回路である。クロックリカバリ回路１には、テストパターンで２５ＭＨｚのクロックと、ＬＳＩ外部からテストパターンで２５ＭＨｚクロックに同期した２５Ｍｂｐｓの入力データが供給される。クロックリカバリ回路１は、１２５ＭＨｚの再生クロックと１２５Ｍｂｐｓの再生データを出力する。２５Ｍｂｐｓの入力データは、５ビット単位で同じ値が連続する１２５Ｍｂｐｓデータに相当する。

この試験装置３は、試験対象であるクロックリカバリ回路１と同じＬＳＩ内に設けられており、遅延回路３１、加算回路３２、変化点検出回路３３および４ビットのフリップフロップ回路（ＦＦ）３４を備えている。試験装置３は、クロックリカバリ回路１から供給された再生クロックにより駆動される。

遅延回路３１は、特にその数を限定しないが、クロックリカバリ回路１から出力された再生データの、たとえば１０クロック分のデータを保持しておくための１０段のシフトレジスタにより構成される。そのシフトレジスタを構成する各段のフリップフロップ回路は再生クロックで動作する。遅延回路３１は、各段のフリップフロップ回路の保持データを出力するようになっている。

前記加算回路３２は、遅延回路３１の各段から出力された１０個のデータ（ＤＮ〜ＤＮ−９）の総和を演算する。前記変化点検出回路３３は、クロックリカバリ回路１から出力された再生データが変化したことを検出し、イネーブル信号ｅｎを出力する。変化点検出回路３３は再生クロックで動作する。

前記４ビットフリップフロップ回路３４は、変化点検出回路３３から供給されたイネーブル信号ｅｎが「１」の時に再生クロックの立ち上がりエッジに同期して内容が更新されるようになっている。４ビットフリップフロップ回路３４は、クロックリカバリ回路１から出力された再生データが変化したときに、加算回路３２の演算結果をサンプリングして出力する。この出力が試験結果となる。

つぎに、実施の形態１にかかる試験装置の動作について説明する。図２は、実施の形態１にかかる試験装置の動作タイミングの一例を示すタイミングチャートである。クロックリカバリ回路１には、２５ＭＨｚクロックがテストパターンで供給される。また、クロックリカバリ回路１には、２５ＭＨｚクロックに同期した２５Ｍｂｐｓ入力データ、すなわち５ビット単位で同じ値が連続する１２５Ｍｂｐｓデータがテストパターンで供給される。

図２に示す例では、Ｄ３、Ｄ５およびＤ６の各入力データは、同じ値が５ビット連続した１２５Ｍｂｐｓデータに相当する。Ｄ４の入力データは、同じ値が１０ビット連続した１２５Ｍｂｐｓデータに相当する。クロックリカバリ回路１は、１２５ＭＨｚの再生クロックと１２５Ｍｂｐｓの再生データを出力する。図２に示す例で、再生クロック１および再生データ１は、２５ＭＨｚクロックに対して小さい遅延で出力された場合のタイミングであり、再生クロック２および再生データ２は、遅延量が大きい場合のタイミングである。

試験装置３では、クロックリカバリ回路１から出力された１２５Ｍｂｐｓ再生データの連続する１０ビット分のデータ、すなわち２５Ｍｂｐｓデータ２個分の和が演算される。加算された２５Ｍｂｐｓデータが２個とも０（ゼロ）の場合、０（ゼロ）の１２５Ｍｂｐｓデータが１０個加算されたことになるので、演算結果は０（ゼロ）となる。２５Ｍｂｐｓデータが２個とも１の場合には、１が１０個加算されたことになるので、演算結果は１０となる。２５Ｍｂｐｓデータが０（ゼロ）と１の場合には、０（ゼロ）と１が５個ずつ加算されるので、演算結果は５となる。

試験装置３において、上述した演算結果は、１２５Ｍｂｐｓ再生データが変化したときにサンプリングされる。そして、そのサンプリングされた値が試験装置３から試験出力として出力される。再生データは、ＬＳＩ外部から見れば２５Ｍｂｐｓのデータであるため、試験出力も２５Ｍｂｐｓのデータとなる。

ここで、クロックリカバリ回路１内の５逓倍回路（ＰＬＬ回路）や位相制御回路の影響で再生クロックにはジッタが生じる。そのジッタに伴い再生データや試験出力の変化点にもジッタが生じる。したがって、再生データ１および再生データ２にそれぞれ対応する試験出力１および試験出力２の変化点付近を避けて、試験出力の値が確定しているタイミング（図２最下段の矢印の位置）でテストパターンによる期待値照合がおこなわれる。

図３は、実施の形態１にかかる試験装置の動作タイミングのうち、クロックリカバリ動作が正常時の一例を示すタイミングチャートである。再生データが変化するたびに、１２５Ｍｂｐｓ再生データの１０ビット分が加算された結果が試験出力として出力される。クロックリカバリ動作が正常である時には、再生データは、５ビットずつ同じ値が連続したデータとなるため、試験出力の値は０（ゼロ）、５または１０のいずれかになる。したがって、試験出力の値が入力データに対応して正確に０（ゼロ）、５または１０という値が出力されれば、クロックリカバリ動作は正常であると判断される。

図４は、実施の形態１にかかる試験装置の動作タイミングのうち、クロックリカバリ動作が異常時の一例を示すタイミングチャートである。クロックリカバリ動作が異常である時には、再生データは、５ビットずつ同じ値が連続したデータとならない場合がある。そのため、試験出力の値は０（ゼロ）、５および１０以外の他の値となる。

たとえば図４に示す例では、最初のクロック再生ミスにより試験出力の値は４になっており、そのつぎのクロック再生ミスにより試験出力の値は９になっている。したがって、試験出力の値が入力データに対応して正確に０（ゼロ）、５または１０という値が出力されなければ、クロックリカバリ動作は異常であると判断される。つまり、ＬＳＩは不良であると判断される。

上述した実施の形態１によれば、ＬＳＩ内部、すなわちクロックリカバリ回路１および試験装置３は１２５ＭＨｚクロックで動作しているが、ＬＳＩ外部から見れば試験出力は２５Ｍｂｐｓのデータである。さらに、その試験出力には、すべての再生データ情報が反映されているため、２５ＭＨｚ動作のＬＳＩテスタで１２５ＭＨｚのクロックリカバリ動作を試験することが可能となる。

なお、上述した実施の形態１においては、２５ＭＨｚのクロックを５逓倍し、１２５Ｍｂｐｓの再生データを１０ビット分加算するとしたが、これに限らず、クロックリカバリ回路に供給するクロックは２５ＭＨｚに限らないし、クロックの逓倍数も５倍に限らないし、加算するビット数も１０ビット分に限らない。そして、加算するビット数に応じて試験出力の値が変わるので、試験結果を出力するフリップフロップ回路３４は試験出力値に応じたビット数となる。

〔実施の形態２〕
図５は、本発明の実施の形態２にかかる試験装置を用いてクロックリカバリ回路の動作試験をおこなうシステムの構成を示すブロック図である。クロックリカバリ回路１は、たとえば図１３に示す構成の回路である。クロックリカバリ回路１には、テストパターンで２５ＭＨｚのクロックと、試験装置４から１２５Ｍｂｐｓのデータが供給される。クロックリカバリ回路１は、１２５ＭＨｚの再生クロックと１２５Ｍｂｐｓの再生データを出力する。

この試験装置４は、試験対象であるクロックリカバリ回路１と同じＬＳＩ内に設けられており、遅延制御回路４１、擬似乱数発生回路４２、選択回路４３および期待値発生／照合回路４４を備えている。試験装置４には、クロックリカバリ回路１内の５逓倍回路１１から１２５ＭＨｚクロックが供給される。遅延制御回路４１は、５逓倍回路１１から供給された１２５ＭＨｚクロックを、遅延制御信号に基づいて１サイクル以内の任意の遅延量で遅延させて出力する。遅延制御信号はたとえばＬＳＩ外部から供給される。

前記擬似乱数発生回路４２は、Ｍ系列符号等の擬似乱数を生成して出力する。擬似乱数発生回路４２は、遅延制御回路４１から出力された１２５ＭＨｚクロックで動作する。擬似乱数発生回路４２は、スタート信号が入力されると初期化され、擬似乱数を初期値に戻す。スタート信号は、２５ＭＨｚクロックに同期しており、たとえばＬＳＩ外部から供給される。

前記選択回路４３は、選択信号に基づいて、クロックリカバリ回路１に供給するデータの選択をおこなう。クロックリカバリ回路１のクロックリカバリ動作の試験をおこなう場合には、選択回路４３は、擬似乱数発生回路４２の出力データを選択してクロックリカバリ回路１に供給する。一方、通常動作時には、選択回路４３は、ディジタル通信において受信したデータ、たとえば１２５Ｍｂｐｓの入力データを選択してクロックリカバリ回路１に供給する。選択信号はたとえばＬＳＩ外部から供給される。

前記期待値発生／照合回路４４は、クロックリカバリ回路１から出力された再生データと照合するための期待値データを生成する。期待値発生／照合回路４４は、前記スタート信号が入力されると初期化される。期待値データは、擬似乱数発生回路４２により生成される擬似乱数と同じである。また、期待値発生／照合回路４４は、生成した期待値データと、クロックリカバリ回路１から出力された１２５Ｍｂｐｓ再生データとを、特にビット数を限定しないが、たとえば５ビットずつ照合する。

期待値発生／照合回路４４はその照合結果を１ビットのデータとして出力する。たとえば、期待値発生／照合回路４４は、試験出力として、再生データ５ビット分と期待値データ５ビット分が一致するごとに０（ゼロ）と１の値を遷移するような信号を出力する。期待値発生／照合回路４４は、クロックリカバリ回路１から出力された１２５ＭＨｚ再生クロックで動作する。

前記擬似乱数発生回路４２の一例を図６に示す。図６に示す構成の擬似乱数発生回路４２は、８個のフリップフロップ回路５１，５２，５３，５４，５５，５６，５７，５８と１個の排他的論理和回路（エクスクルーシブオア回路）５９を備えている。第１番目のフリップフロップ回路５１には、排他的論理和回路５９の出力信号が入力される。第２番目のフリップフロップ回路５２には、第１番目のフリップフロップ回路５１の出力信号が入力される。

以降、第３番目〜第８番目のフリップフロップ回路５３，５４，５５，５６，５７，５８についても同様である。第８番目のフリップフロップ回路５８の出力信号が擬似乱数として出力される。第４番目、第５番目、第６番目および第８番目のフリップフロップ回路５４，５５，５６，５８の出力信号は排他的論理和回路５９に入力される。

図６に示す構成の擬似乱数発生回路４２は、スタート信号が１のときに初期値としてビット列「１１１０００１０」をロードするようになっている。ここで、ロードするビット列「１１１０００１０」の最下位ビットの「０」は第８番目のフリップフロップ回路５８に対応している。

つぎに、実施の形態２にかかる試験装置の動作について説明する。図７は、実施の形態２にかかる試験装置の試験動作タイミングの一例を示すタイミングチャートである。なお、図７は、クロックリカバリ動作が正常時のタイミングを表している。

クロックリカバリ回路１には、２５ＭＨｚクロックがテストパターンで供給される。クロックリカバリ回路１は、その２５ＭＨｚクロックを５逓倍して１２５ＭＨｚクロックを生成する。この１２５ＭＨｚクロックに基づいて擬似乱数が生成される。その際、必要に応じて、遅延制御信号により１２５ＭＨｚクロックと擬似乱数の生成タイミングに時間的なずれが発生させられる。生成された擬似乱数はクロックリカバリ回路１に１２５Ｍｂｐｓデータとして供給される。

クロックリカバリ回路１は、２５ＭＨｚクロックおよび１２５Ｍｂｐｓデータに基づいて、１２５ＭＨｚの再生クロックと１２５Ｍｂｐｓの再生データを生成して出力する。図７に示す例で、再生クロック１および再生データ１は、２５ＭＨｚクロックに対して小さい遅延で出力された場合のタイミングであり、再生クロック２および再生データ２は、遅延量が大きい場合のタイミングである。

擬似乱数発生回路４２にスタート信号が入力すると、擬似乱数が初期値に戻る。また、スタート信号の入力により、期待値発生／照合回路４４も初期化され、期待値が初期値に戻る。そして、初期化後に、クロックリカバリ回路１から出力された１２５Ｍｂｐｓ再生データと期待値とがたとえば５ビットずつ比較される。その比較結果は１ビットの試験出力データとして出力される。したがって、試験出力は、ＬＳＩ外部から見れば２５Ｍｂｐｓのデータとなる。特に限定しないが、図７に示す例では、初期化後の試験出力データの値は「０」となっている。

ここで、クロックリカバリ回路１内の５逓倍回路（ＰＬＬ回路）１１や位相制御回路の影響で再生クロックにはジッタが生じる。そのジッタに伴い再生データや試験出力の変化点にもジッタが生じる。したがって、テストパターンによる期待値照合は、再生データ１および再生データ２にそれぞれ対応する試験出力１および試験出力２の変化点付近を避けて、試験出力の値が確定しているタイミング（図７最下段の矢印の位置）でおこなわれる。

再生データ５ビット分と期待値５ビット分が一致するごとに試験出力データの値が「０」と「１」を遷移する場合、クロックリカバリ動作が正常である時には、試験出力データの値は１２５Ｍｂｐｓの５ビット分ずつ「０」と「１」が交互に繰り返されることになる。したがって、試験出力の値が、このように「０」と「１」が交互に繰り返されていれば、クロックリカバリ動作は正常であると判断される。

図８は、実施の形態２にかかる試験装置の動作タイミングのうち、クロックリカバリ動作が異常時の一例を示すタイミングチャートである。クロックリカバリ動作が異常である時には、誤った１２５ＭＨｚ再生クロックに基づいて計数された５ビット分の再生データは、期待値データの５ビット分と一致しないため、試験出力データの遷移が起こらない。

たとえば図８に示す例では、クロック再生ミスにより２回目の期待値照合結果が一致しないため、試験出力データの値は、「０」から「１」に遷移した後、「０」に遷移せずに「１」のままである。このような試験出力結果の場合、クロックリカバリ動作は異常であると判断され、ＬＳＩは不良であると判断される。

上述した実施の形態２によれば、ＬＳＩ内部、すなわちクロックリカバリ回路１は１２５ＭＨｚクロックで動作しているが、ＬＳＩ外部から見れば試験出力は２５Ｍｂｐｓのデータである。さらに、その試験出力には、すべての再生データ情報が反映されているため、２５ＭＨｚ動作のＬＳＩテスタで１２５ＭＨｚのクロックリカバリ動作を試験することが可能となる。

なお、上述した実施の形態２においては、２５ＭＨｚのクロックを５逓倍するとしたが、これに限らず、クロックリカバリ回路に供給するクロックは２５ＭＨｚに限らないし、クロックの逓倍数も５倍に限らない。

また、上述した実施の形態２において、実施の形態１と同様に、クロックリカバリ回路から出力された１２５Ｍｂｐｓ再生データをたとえば１０ビット分加算して試験出力とする構成としてもよい。

また、上述した実施の形態２においては、再生データと期待値データとを５ビット分ずつ比較するとしたが、これに限らず、比較するビット数は、クロックの逓倍数の倍数であればよい。たとえば、再生データと期待値データとが１５ビット分ずつ比較される構成としてもよく、その場合も実施の形態２と同様の効果が得られる。以下に、１５ビット分ずつ比較する例について説明する。

図９は、再生データと期待値データとを１５ビット分ずつ比較する場合の期待値発生／照合回路の構成を示すブロック図である。この期待値発生／照合回路４４ａは、過去１５ビット分の再生データを保持する１５ビット保持回路６１と、試験出力生成回路６２を備えている。

試験出力生成回路６２は、２５ＭＨｚクロックに同期したスタート信号により初期化される。たとえば、試験出力生成回路６２は、スタート信号が「１」のときに、試験出力として「０」を出力する。また、試験出力生成回路６２は、１５ビット保持回路６１に保持された１５ビット分の再生データが期待値のビット列と一致したら、試験出力として「０」または「１」を出力する。期待値データは既知である。

図１０に、１５ビット再生データと試験出力生成回路６２の試験出力との関係の一例を示す。入力される１５ビットの再生データが図１０に示す図表の中のいずれかのデータ列に一致すれば、それに応じた試験出力の値が出力される。いずれのデータ列にも一致しない場合には、試験出力は前の値のままである。ただし、スタート信号が「１」のときに試験出力として「０」を出力する動作が最優先となる。

図１０に示す例では、試験出力パターンのビット列が「１０１１００１０１１００１０１１０」であれば、クロックリカバリ動作は正常であると判断される。なお、図１０において、再生データの１５ビットのうち、左側のビットが古いデータである。

さらに、１５ビット分ずつ比較する例において、擬似乱数発生回路が、図６に示すように８ビットのシフトレジスタで構成される場合について説明する。この擬似乱数発生回路は、２５５ビット単位で同一のビット列が繰り返される乱数を生成する。したがって、１５ビット単位で再生データの比較をおこなうと、１７サイクルごとに同じ試験出力パターンとなる。その様子を図１１および図１２に示す。

図１１は、スタート信号入力直後の試験出力タイミングを示すタイミングチャートである。図１２は、８ビットのシフトレジスタで構成された擬似乱数発生回路から出力される擬似乱数の周期全体を示すタイミングチャートである。

〔付記〕
また、以下のような付記１〜付記１０の内容をそれぞれ請求項とすることもできる。

（付記１）低速クロックと、連続する複数ビットが同じ値の高速データが入力され、前記低速クロックを逓倍して高速クロックを再生するとともに、前記高速クロックおよび前記高速データに基づいて高速の再生データを生成するクロックリカバリ回路から出力された前記再生データに対し、複数ビットの値の演算結果を試験出力として出力する手段を備えることを特徴とする試験装置。

（付記２）前記複数ビットは、前記クロックリカバリ回路におけるクロックの逓倍数またはその倍数に相当するビット数であることを特徴とする付記１に記載の試験装置。

（付記３）前記低速クロックの周波数は２５ＭＨｚであり、前記高速データは５ビットずつ同じ値が連続する１２５Ｍｂｐｓデータであり、前記逓倍数は５逓倍であり、前記再生データを１０ビットずつ加算することを特徴とする付記２に記載の試験装置。

（付記４）前記クロックリカバリ回路と同じＬＳＩ内に設けられていることを特徴とする付記１〜３のいずれか一つに記載の試験装置。

（付記５）低速クロックと高速データが入力され、前記低速クロックを逓倍して高速クロックを再生するとともに、前記高速クロックおよび前記高速データに基づいて高速の再生データを生成するクロックリカバリ回路から出力された前記再生データに対し、前記高速クロックに基づいて複数ビットずつ期待値データと照合した結果を、その照合したビット数より少ないビット数の試験出力として出力する手段を備えることを特徴とする試験装置。

（付記６）前記複数ビットは、前記クロックリカバリ回路におけるクロックの逓倍数またはその倍数に相当するビット数であることを特徴とする付記５に記載の試験装置。

（付記７）前記低速クロックの周波数は２５ＭＨｚであり、前記高速データは１２５Ｍｂｐｓデータであり、前記逓倍数は５逓倍であり、前記再生データと期待値データとの照合ビット数は５ビットであり、その５ビットの照合に対する前記試験出力は１ビットのデータであることを特徴とする付記６に記載の試験装置。

（付記８）前記低速クロックの周波数は２５ＭＨｚであり、前記高速データは１２５Ｍｂｐｓデータであり、前記逓倍数は５逓倍であり、前記再生データと期待値データとの照合ビット数は１５ビットであり、その１５ビットの照合に対する前記試験出力は１ビットのデータであることを特徴とする付記６に記載の試験装置。

（付記９）前記高速クロックに基づいて前記高速データを生成する擬似乱数発生回路を備えることを特徴とする付記５〜８のいずれか一つに記載の試験装置。

（付記１０）試験対象であるクロックリカバリ回路と同じＬＳＩ内に設けられていることを特徴とする付記５〜９のいずれか一つに記載の試験装置。

１クロックリカバリ回路
３，４試験装置
３１遅延回路
３２加算回路
３３変化点検出回路
３４４ビットフリップフロップ回路
４１遅延制御回路
４２擬似乱数発生回路
４３選択回路
４４期待値発生／照合回路

Claims

低速クロックと高速データが入力され、前記低速クロックを逓倍して高速クロックを再生するとともに、前記高速クロックおよび前記高速データに基づいて高速の再生データを生成するクロックリカバリ回路から出力された前記再生データに対し、前記高速クロックに基づいて複数ビットずつ期待値データと照合した結果を、その照合したビット数より少ないビット数の試験出力として出力する手段を備えることを特徴とする試験装置。
前記複数ビットは、前記クロックリカバリ回路におけるクロックの逓倍数またはその倍数に相当するビット数であることを特徴とする請求項１に記載の試験装置。