CN111106834A - 一种adc采样数据识别方法及系统、集成电路及解码装置 - Google Patents

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Abstract

本发明提供了一种ADC采样数据识别方法及系统、集成电路及解码装置，其中，ADC采样数据识别方法包括：ADC集成电路将n个时间交织ADC芯片的采样数据转换成串行数据，产生前导码序列，拼合串行数据及前导码序列，得到新串行数据，发送新串行数据至解码装置，产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置；解码装置接收ADC集成电路发送的新串行数据及时钟信号，根据与ADC集成电路的约定，得到拼合用前导码序列，根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。本发明能够在不改变各时间交织ADC芯片工作模式的情况下，判断采样数据的开始位置和其同步状态。

Description

一种ADC采样数据识别方法及系统、集成电路及解码装置
技术领域
本发明涉及高速数据采集领域，尤其涉及一种ADC采样数据识别方法及系统、集成电路及解码装置。
背景技术
随着科技和工程应用的进步，数据采集系统所需要的采样率越来越高。在现有单核ADC采样率的限制下，时间交替并行采样技术(时间交织ADC)是实现更高采样率的数据采集系统的最佳有效技术途径。时间交织ADC的应用过程中涉及到多核心ADC的采样孔径误差校准、信号增益误差校准和偏移误差校准等技术，这些技术的实现都是以采样数据为基础的数字后处理技术，都必须预先确切地知道时间交织ADC之间采样数据的开始位置和各ADC的同步状态。
现有技术中，时间交织ADC采样数据的同步主要先让ADC停止采样，输出固定的测试码型，再通过后端设备对输出码型的检测和处理。当各时间交织ADC在测试模式下实现同步之后，将ADC切换成正常工作模式后直接使用。
上述实现时间交织ADC采样数据同步的方法存在如下问题：1)将各时间交织ADC由测试模式切换成正常工作模式之后，无法判断各ADC的有效数据开始位置，这对确定ADC之间的采样数据组合顺序带来不便；2)在测试模式下同步之后的ADC一旦切换至正常工作模式，会引入同步误差，此外，由于切换至正常模式之后，ADC的同步状态无法再通过观察输出的数据来获得，因此很难发现此时各个ADC之间同步状态的差异。
发明内容
本发明的目的在于解决时间交替并行采样技术中，高速数据采集系统内各时间交织ADC之间采样数据的开始位置和同步状态无法识别的问题。
为了解决上述技术问题，本发明的第一方面提供一种ADC采样数据识别方法，适用于ADC集成电路，包括：
将n个时间交织ADC芯片的采样数据转换成串行数据；
产生前导码序列；
将串行数据与所产生的前导码序列进行拼合，得到新串行数据，发送新串行数据至解码装置；
产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置，由解码装置根据新串行数据及时钟信号，识别采样数据。
本发明的第二方面提供一种ADC采样数据识别方法，适用于解码装置，包括：
接收ADC集成电路发送的新串行数据及时钟信号，其中，新串行数据由串行数据及前导码序列拼合而成，串行数据由n个时间交织ADC芯片的采样数据转换而得，时钟信号与新串行数据相匹配；
根据与ADC集成电路的约定，得到拼合用前导码序列；
根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。
本发明的第三方面提供一种ADC集成电路，包括n个时间交织ADC芯片，还包括：
并串转换模块，用于将n个时间交织ADC芯片的采样数据转换成串行数据；
前导码发生模块，用于产生前导码序列；
拼合模块，用于将串行数据与所产生的前导码序列进行拼合，得到新串行数据，发送新串行数据至解码装置；
配套时钟产生模块，用于产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置，由解码装置根据新串行数据及时钟信号，识别采样数据。
本发明的第四方面提供一种解码装置，包括：
通信模块，用于接收ADC集成电路发送的新串行数据及时钟信号，其中，新串行数据由串行数据及前导码序列拼合而成，串行数据由n个时间交织ADC芯片的采样数据转换而得，时钟信号与新串行数据相匹配；
前导码模块，用于根据与ADC集成电路的约定，得到拼合用前导码序列；
开始位置识别模块，用于根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。
本发明的第五方面提供一种时间交织ADC采样数据识别系统，包括：ADC集成电路及解码装置；
其中，ADC集成电路包括：n个时间交织ADC芯片；并串转换模块，用于将n个时间交织ADC芯片的采样数据转换成串行数据；前导码发生模块，用于产生前导码序列；拼合模块，用于将串行数据与所产生的前导码序列进行拼合，得到新串行数据，发送新串行数据至解码装置；配套时钟产生模块，用于产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置；
解码装置包括：通信模块，用于接收ADC集成电路发送的新串行数据及时钟信号，其中，新串行数据由串行数据及前导码序列拼合而成，串行数据由n个时间交织ADC芯片的采样数据转换而得，时钟信号与新串行数据相匹配；前导码模块，用于根据与ADC集成电路的约定，得到拼合用前导码序列；开始位置识别模块，用于根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。
本发明提供的一种ADC采样数据识别方法及系统、集成电路及解码装置，能够在不改变各时间交织ADC芯片工作模式的情况下，判断采样数据的开始位置和其同步状态。本发明免除了以往各时间交织ADC芯片在同步时需要切换成测试模式，完成同步后又要切换成普通模式的过程，简化了同步和后期校准的步骤，同时消除了同步和后期校准过程可能引起的ADC在不同工作模式下的同步误差和数据抖动。此外，采用本发明技术方案，每次ADC复位之后，都能实时检测各通道的同步状态，保证n个ADC时间交织所需要的实时同步性。
为让本申请的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本发明一实施例ADC集成电路侧的ADC采样数据识别方法的流程图；
图2示出了本发明一实施例解码装置侧的ADC采样数据识别方法的流程图；
图3示出了本发明另一实施例解码装置侧的ADC采样数据识别方法的流程图；
图4示出了本发明一实施例ADC集成电路的结构图；
图5示出了本发明一实施例的解码装置的结构图；
图6示出了本发明另一实施例的解码装置的结构图；
图7示出了本发明一实施例的ADC采样数据识别系统的结构图；
图8示出了本发明一具体实施例4路时间交织ADC采样数据识别系统的结构图；
图9示出了本发明一具体实施例的ADC采样数据的传输时序关系图；
图10示出了本发明另一具体实施例的ADC采样数据的传输时序关系图；
具体实施方式
为了使本发明的技术特点及效果更加明显，下面结合附图对本发明的技术方案做进一步说明，本发明也可有其他不同的具体实例来加以说明或实施，任何本领域技术人员在权利要求范围内做的等同变换均属于本发明的保护范畴。
在本说明书的描述中，参考术语“一实施例”、“一具体实施例”、“一些实施方式”、“例如”、等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。各实施例中涉及的步骤顺序用于示意性说明本申请的实施，其中的步骤顺序不作限定，可根据需要作适当调整。
考虑到现有时间交织ADC采样数据同步的方法无法判断各ADC的有效数据开始位置和同步状态，基于此，本发明的一实施例中，提供一种ADC采样数据识别方法，适用于ADC集成电路，如图1所示，包括：
步骤110，将n个时间交织ADC芯片的采样数据转换成串行数据。
实施时，本步骤可由现有的并串转换器实现，本发明对本步骤的具体实施过程不做限定。
步骤120，产生前导码序列。一些实施中，前导码序列的类型包括但不限于AB码，nAnB码(n大于等于1，可与时间交织ADC芯片的个数相等)，斜坡函数码和伪随机码中的一种或多种。
实施时，步骤110可执行于步骤120之前或之后，或可同步进行，并且采用相同的时钟信号。为了便于产生前导码序列，本步骤对产生出的前导码序列长度(即前导码序列中前导码的个数)不做限定。例如斜坡函数码可以由无限循环输出的多bit计数器产生，也可调用存储器中预先存储的序列码，根据应用场景的不同，可选用不同的方式。伪随机码则可采用移位寄存器无限移动下去。nAnB码，首先需要用户根据ADC芯片个数定义A码型及B码型的具体内容，例如采用14bit表示一个数据，A码型和B码型的内容可以是0～16383中的任意一个；然后，根据工作模式(4A4B或者2A2B的模式)，输出相应的码型。具体的，可采用计数器和数据选择器实现。计数器和数据流采用相同周期的时钟，每隔2个时钟周期交替输出A和B，就是2A2B码型，每隔四个时钟周期交替输出A和B，就是4A4B码型。也可以使用单片机，先通过扩展产生4A4B或者2A2B的数据存储在单片机中，再直接把码型按照数据流的时钟周期输出。
一些实施方式中，为了便于检测，对于检测采样数据的开始位置而言，可采用斜坡函数码，对于检测采样数据同步状态而言，可采用nAnB码。
步骤130，将串行数据与所产生的前导码序列进行拼合，得到新串行数据，发送新串行数据至解码装置。
一些实施例方式中，步骤130将串行数据与所产生的前导码序列进行拼合，得到新串行数据，包括：
若产生前导码序列时，未限定前导码序列中前导码的个数，则根据预定个数，截取前导码序列中的前导码；将截取的前导码添加至串行数据之前或替代相应个数的串行数据，得到新串行数据。
实施时，上述步骤可采用如下方式先实现：先输出前导码序列，当输出的前导码个数达到预定个数时，转而输出串行数据。例如，预先设定的前导码个数为64个，本步骤于实施时，先输出前导码序列，并记录输出前导码的个数，等到输出前导码个数达到64个之后，转而输出串行数据。
本实施方式能够减少对前导码序列产生装置的限制。
其它实施方式中，步骤130将串行数据与所产生的前导码序列进行拼合，得到新串行数据，包括：
若产生前导码序列时，已限定前导码序列中前导码的个数，则将产生的前导码序列添加至串行数据之前或替代串行数据得到新串行数据，或每产生一前导码，将产生的前导码添加至串行数据之前或替换串行数据，直到产生预定个数的前导码。
本实施方式能够减少前导码序列产生装置的功耗。
步骤140，产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置，由解码装置根据新串行数据及时钟信号，识别采样数据。拼接处理改变了数据的开始和结束位置，会导致数据稳定的时间区间发送变化，这使得最初能落在串行数据稳定区间的时钟上升沿可能刚好落在新串行数据跳变的位置。本步骤刚好能够调整因拼合处理而导致改变ADC数据稳定不变的时间区间，进而使解码装置能够根据本步骤产生的时钟信号正确读取数据。
一些实施方式中，时钟信号可由外部输入时钟分频和添加延迟Buffer来实现。例如采用时钟信号的上升沿和下降沿来读取数据，即时钟的频率为数据频率的一半(通常DDR存储器的时序)，该时钟就可以由外部输入时钟经过二分频得到，分频前，该时钟还需要通过一定数目的Buffer来保证它与数据时钟的相位关系。
其它实施方式中，为了支持通用解码装置，便于解码，时钟信号的上升沿及下降沿与新串行数据的数据中心对齐。
相对应的，本发明一实施例中，还提供一种与图1相配合使用的适用于解码装置的ADC采样数据识别方法，如图2所示，包括：
步骤210，接收ADC集成电路发送的新串行数据及时钟信号，其中，新串行数据由串行数据及前导码序列拼合而成，串行数据由n个时间交织ADC芯片的采样数据转换而得，时钟信号与新串行数据相匹配。
步骤220，根据与ADC集成电路的约定，得到拼合用前导码序列。
步骤230，根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。
详细的说，步骤230根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置，包括：
利用时钟信号，解析新串行数据；
将已解析出的数据与拼合用前导码序列进行比较，当已解析出的数据与拼合用前导码序列相同时，确定下一解析出的数据为时间交织ADC芯片采样数据的开始位置。
本发明进一步实施例中，如图3所示，适用于解码装置的ADC采样数据识别方法还包括：
步骤240，根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据是否同步成功。
详细的说，步骤240根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据是否同步成功，包括：
利用时钟信号，解析新串行数据；
将解析出的新串行数据转换为n路并行数据；
判断各路数据中的前m个数据与拼合用前导码序列是否满足预定关系，若满足，则ADC数据同步成功，其中，
Figure BDA0002338434000000071
N为前导码序列的个数。其中，预定关系与拼合用前导码序列的码型及并行数据的路数相关，本发明对预定关系不做具体限定。
图1与图2、图3提供的ADC采样数据识别方法相互配合，能够实现如下技术效果：
1)能够在不改变各时间交织ADC芯片工作模式的情况下，判断采样数据的开始位置和其同步状态；
2)免除了以往各时间交织ADC芯片在同步时需要切换成测试模式，完成同步后又要切换成普通模式的过程，简化了同步和后期校准的步骤，同时消除了同步和后期校准过程可能引起的ADC在不同工作模式下的同步误差和数据抖动；
3)每次ADC复位之后，都能实时检测各通道的同步状态，保证n个ADC时间交织所需要的实时同步性。
基于同一发明构思，本申请实施例中还提供了一种ADC集成电路及解码装置，如下面的实施例所述。由于该种ADC集成电路及解码装置解决问题的原理与上述方法相似，因此该种ADC集成电路及解码装置的实施可以参见方法的实施，重复之处不再赘述。
如图4所示，图4示出了本发明一实施例的ADC集成电路，包括n个时间交织ADC芯片，还包括：
并串转换模块410，用于将n个时间交织ADC芯片的采样数据转换成串行数据。其中，转换成的串行数据的频率为ADC芯片数据频率的n倍，例如，若有4个时间交织ADC芯片，则转换成的串行数据流的周期为原始时钟周期的1/4。并串转换模块在一个原始时钟周期里依次输出交易ADC芯片的数据.
前导码发生模块420，用于产生前导码序列。其中，前导码序列的码型包括AB码，斜坡函数码和随机码中的一种。
拼合模块430，用于将串行数据与所产生的前导码序列进行拼合，得到新串行数据，发送新串行数据至解码装置，由解码装置根据新串行数据及时钟信号，识别采样数据。
一些实施方式中，拼合模块430将串行数据与所产生的前导码序列进行拼合，得到新串行数据，包括：若产生前导码序列时，未限定前导码序列中前导码的个数，则根据预定个数，截取前导码序列中的前导码；将截取的前导码添加至串行数据之前或替代相应个数的串行数据，得到新串行数据。实施时，上述步骤可采用如下方式先实现：先输出前导码序列，当输出的前导码个数达到预先设定的前导码个数时，转而输出串行数据。例如，预先设定的前导码个数为64个，本步骤于实施时，先输出前导码序列，并记录输出前导码的个数，等到输出前导码个数达到64个之后，转而输出串行数据。
其它实施方式中，拼合模块430将串行数据与所产生的前导码序列进行拼合，得到新串行数据，包括：若产生前导码序列时，已限定前导码序列中前导码的个数，则将产生的前导码序列添加至串行数据之前或替代串行数据得到新串行数据，或每产生一前导码，将产生的前导码添加至串行数据之前或替换串行数据，直到产生预定个数的前导码。
配套时钟产生模块440，用于产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置。一些实施方式中，为了支持通用解码装置，便于解码，配套时钟产生模块产生的时钟信号为DDR式时钟信号(即时钟频率为数据频率的一半)，时钟的上升沿及下降沿与新串行数据的数据中心对齐。
如图5所示，图5为本发明实施例的一种解码装置，包括：
通信模块510，用于接收ADC集成电路发送的新串行数据及时钟信号，其中，新串行数据由串行数据及前导码序列拼合而成，串行数据由n个时间交织ADC芯片的采样数据转换而得，时钟信号与新串行数据相匹配；
前导码模块520，用于根据与ADC集成电路的约定，得到拼合用前导码序列；
开始位置识别模块530，用于根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。
本实施例的解码装置可由FPGA或DSP实现，一具体实施例中，开始位置识别模块530根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置，包括：利用时钟信号，解析新串行数据；将已解析出的数据与拼合用前导码序列进行比较，当已解析出的数据与拼合用前导码序列相同时，确定下一解析出的数据为时间交织ADC芯片采样数据的开始位置。详细的说，利用时钟信号，解析新串行数据，包括：利用时钟信号将新串行数据发送至触发器上，触发器按照时钟信号的节拍去抓取数据。
如图6所示，图6示出了本发明另一实施例的解码装置，本实施例中，解码装置除了包括上述通信模块510、前导码模块520及开始位置识别模块530外，还包括：
同步状态识别模块540，用于根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据是否同步成功。
一具体实施例中，同步状态识别模块540根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据是否同步成功，包括：利用时钟信号，解析新串行数据；将解析出的新串行数据转换为n路并行数据；判断各路数据中解析出的前m个数据与前导码序列是否满足预定关系，若满足，则ADC数据同步成功，其中，
Figure BDA0002338434000000091
N为前导码序列的个数。
本发明提供的ADC集成电路与解码装置相互配合，能够实现如下技术效果：
1)ADC芯片的工作模式始终为正常工作模式，能够在不改变各时间交织ADC芯片工作模式的情况下，判断采样数据的开始位置和其同步状态；
2)免除了以往各时间交织ADC芯片在同步时需要切换成测试模式，完成同步后又要切换成普通模式的过程，简化了同步和后期校准的步骤，同时消除了同步和后期校准过程可能引起的ADC在不同工作模式下的同步误差和数据抖动；
3)每次ADC复位之后，都能实时检测各通道的同步状态，保证n个ADC时间交织所需要的实时同步性。
如图7所示，图7示出了本发明实施例的一种时间交织ADC采样数据识别系统，包括：前述任一实施例的ADC集成电路710及前述任一实施例的解码装置720。ADC集成电路710与解码装置720的实施过程可参见前述实施例，此处不再详细说明。
为了更清楚说明本发明技术方案，下面以图8所示4路时间交织ADC采样数据识别系统为例说明如何识别ADC数据开始位置及同步状态。
具体实施例一
如图9所示，图9为64个斜坡函数码型作为前导码的ADC时间交替并行采样数据的传输时序关系图。该时序关系图能够解释本发明如何确定各个时间交织ADC的数据开始位置。
由图8可知，解码装置解码的过程中，需要识别输入信号D3的序列，假设按约定，前导码序列有64个数据。如图9所示，在解析出前导码序列0～64之后，下一个数据即第65个数据(例如0xE)就是ADC数据开始的位置。
具体实施例二
如图10所示，图10为采用8个AAAABBBB码型作为前导码的ADC时间交替并行采样数据的传输时序关系图。该时序关系图解释了本发明如何确定各个时间交织ADC的数据同步状态。
由图8可知，解码装置解码的过程中，串行数据D3经过解码恢复成四路并行的数据DO1、DO2、DO3和DO4。这一步的解析规则是将串行数据D3按顺序依次输出到DO1～DO4，即第一个串行数据属于DO1，第二个串行数据属于DO2……。由于采用了固定的前导码码型和规定好的解析算法，可以知道此处正确解析出来的四路并行数据应该以AB码型开头，并且四路数据开头完全相同(如图10中的DO1、DO2、DO3、DO4)。如果实际中四路数据开头不相同，则说明四个ADC数据并没有同步成功。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上仅用于说明本申请的技术方案，任何本领域普通技术人员均可在不违背本申请的精神及范畴下，对上述实施例进行修饰与改变。因此，本申请的权利保护范围应视权利要求范围为准。

Claims (10)

1.一种ADC采样数据识别方法，其特征在于，适用于ADC集成电路，包括：
将n个时间交织ADC芯片的采样数据转换成串行数据；
产生前导码序列；
将串行数据与所产生的前导码序列进行拼合，得到新串行数据，发送新串行数据至解码装置；
产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置，由解码装置根据新串行数据及时钟信号，识别采样数据。
2.如权利要求1所述的ADC采样数据识别方法，其特征在于，将串行数据与所产生的前导码序列进行拼合，得到新串行数据，包括：
若产生前导码序列时，未限定前导码序列中前导码的个数，则根据预定个数，截取前导码序列中的前导码；将截取的前导码添加至串行数据之前或替代相应个数的串行数据，得到新串行数据；
若产生前导码序列时，已限定前导码序列中前导码的个数，则将产生的前导码序列添加至串行数据之前或替代串行数据得到新串行数据，或每产生一前导码，将产生的前导码添加至串行数据之前或替换串行数据，直到产生预定个数的前导码。
3.如权利要求1所述的ADC采样数据识别方法，其特征在于，时钟信号的上升沿及下降沿与新串行数据的数据中心对齐。
4.一种ADC采样数据识别方法，其特征在于，适用于解码装置，包括：
接收ADC集成电路发送的新串行数据及时钟信号，其中，新串行数据由串行数据及前导码序列拼合而成，串行数据由n个时间交织ADC芯片的采样数据转换而得，时钟信号与新串行数据相匹配；
根据与ADC集成电路的约定，得到拼合用前导码序列；
根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。
5.如权利要求4所述的ADC采样数据识别方法，其特征在于，根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置，包括：
利用时钟信号，解析新串行数据；
将已解析出的数据与拼合用前导码序列进行比较，当已解析出的数据与拼合用前导码序列相同时，确定下一解析出的数据为时间交织ADC芯片采样数据的开始位置。
6.如权利要求4所述的ADC采样数据识别方法，其特征在于，还包括：
根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据是否同步成功。
7.如权利要求6所述的ADC采样数据识别方法，其特征在于，根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据是否同步成功，包括：
利用时钟信号，解析新串行数据；
将解析出的新串行数据转换为n路并行数据；
判断各路数据中的前m个数据与前导码序列是否满足预定关系，若满足，则ADC数据同步成功，其中，
Figure FDA0002338433990000021
N为前导码序列的个数。
8.一种ADC集成电路，包括n个时间交织ADC芯片，其特征在于，还包括：
并串转换模块，用于将n个时间交织ADC芯片的采样数据转换成串行数据；
前导码发生模块，用于产生前导码序列；
拼合模块，用于将串行数据与所产生的前导码序列进行拼合，得到新串行数据，发送新串行数据至解码装置；
配套时钟产生模块，用于产生与新串行数据相匹配的时钟信号，发送时钟信号至解码装置，由解码装置根据新串行数据及时钟信号，识别采样数据。
9.一种解码装置，其特征在于，包括：
通信模块，用于接收ADC集成电路发送的新串行数据及时钟信号，其中，新串行数据由串行数据及前导码序列拼合而成，串行数据由n个时间交织ADC芯片的采样数据转换而得，时钟信号与新串行数据相匹配；
前导码模块，用于根据与ADC集成电路的约定，得到拼合用前导码序列；
开始位置识别模块，用于根据新串行数据、时钟信号及拼合用前导码序列，识别时间交织ADC芯片采样数据的开始位置。
10.一种时间交织ADC采样数据识别系统，其特征在于，包括：
权利要求8所述的ADC集成电路；
权利要求9所述的解码装置。
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