JP2010008167A - 歪み検出装置及び歪み検出方法 - Google Patents

Abstract

【課題】ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易であり、高精度の測定回路を必要としない歪み検出装置及び歪み検出方法を提供することを目的とする。
【解決手段】ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、前記歪み検出素子の前記ゲート電極と前記ソース電極との間にゲートソース間電圧を印加する電圧印加手段と、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流を検出する電流検出手段と、前記電流検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置であって、前記ゲートソース間電圧は、前記歪み検出素子に歪みを印加していないときの前記ドレインソース間電流と、前記歪み検出素子に所定の歪みを印加したときの前記ドレインソース間電流との差である電流変化量が所定の値以上になるように印加されていることを特徴とする。
【選択図】図２

Description

本発明は、歪み量を検出する歪み検出素子を有する歪み検出装置及び歪み検出方法に関する。

従来から、歪みの検出には、金属歪みゲージ、半導体歪みゲージ、ＡｌＧａＮ／ＧａＮ圧力センサ等が用いられている。金属歪みゲージは、歪みにより電流が流れる経路の長さや幅が伸び縮みし電気抵抗値が変化することを利用して歪みを検出するものである。半導体歪みゲージは、半導体（シリコン）上にピエゾ抵抗素子を形成し、歪みによりピエゾ抵抗素子の電気抵抗値が変化することを利用して歪みを検出するものである。

ＡｌＧａＮ／ＧａＮ圧力センサは、圧電性を有する高耐熱性材料であるＡｌＧａＮ及びＧａＮを用いて、これらの高耐熱性材料の界面に発生する電子伝導層の応力により電気抵抗値が変化することを利用して歪みを検出するものである（例えば、特許文献１、２、３、４参照）。
特開平９−８３２５号公報 特開平１１−１６３０２０号公報 特開２０００−３５６５０５号公報 特開２００６−９８４０８号公報

しかしながら、金属歪みゲージは、歪みによる電気抵抗値の変化が小さいため、歪み検出の感度を示すゲージ率は〜２程度と小さな値である。半導体歪みゲージは、ピエゾ抵抗素子が形成される半導体（シリコン）のピエゾ効果が小さいため、歪み検出の感度を示すゲージ率は１００〜２００程度であり、金属歪みゲージのゲージ率よりは大きいものの、十分に大きな値であるとはいえない。このように、金属歪みゲージや半導体歪みゲージでは、ゲージ率が十分に大きな値でないため、微小な歪みの検出が困難であるという問題があった。

又、ＡｌＧａＮ／ＧａＮ圧力センサにおける歪み検出の感度を示すゲージ率は、素子を流れる電流量により決まり、その電流量は素子の電子ドナー物質であるＡｌＧａＮの厚さや組成比で決定される。従って、ゲージ率は素子固有の値となり、ウェハプロセス後にゲージ率の調整をすることができず、又、ＡｌＧａＮの厚さや組成比のバラツキにより、ゲージ率が大きく変化するという問題があった。

又、歪み検出に際し、抵抗変化率等を検出するために例えばブリッジ回路等の高精度の測定回路が必要であるという問題があった。

本発明は上記の点に鑑みてなされたもので、ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易であり、高精度の測定回路を必要としない歪み検出装置及び歪み検出方法を提供することを目的とする。

上記目的を達成するための、第１の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、前記歪み検出素子の前記ゲート電極と前記ソース電極との間にゲートソース間電圧を印加する電圧印加手段と、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流を検出する電流検出手段と、前記電流検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置であって、前記ゲートソース間電圧は、前記歪み検出素子に歪みを印加していないときの前記ドレインソース間電流と、前記歪み検出素子に所定の歪みを印加したときの前記ドレインソース間電流との差である電流変化量が所定の値以上になるように印加されていることを特徴とする。

第２の発明は、第１の発明に係る歪み検出装置において、前記所定の値は、前記歪み検出素子に所定の歪みを印加したときの前記電流変化量の最大値又は最小値近傍の値であることを特徴とする。

第３の発明は、第１又は第２の発明に係る歪み検出装置において、更に、前記歪み検出素子に検出すべき歪みを印加したときの前記ドレインソース間電流が、前記歪み検出素子に歪みを印加していないときの前記ドレインソース間電流と等しくなるように前記ゲートソース間電圧を調整する電圧調整手段を有することを特徴とする。

第４の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、前記歪み検出素子の前記ゲート電極と前記ソース電極との間にゲートソース間電圧を印加する電圧印加手段と、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧を検出する電圧検出手段と、前記電圧検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置であって、前記ゲートソース間電圧は、前記歪み検出素子の閾値電圧近傍の値になるように印加されていることを特徴とする。

第５の発明は、第４の発明に係る歪み検出装置において、更に、前記歪み検出素子に検出すべき歪みを印加したときの前記ドレインソース間電圧が、前記歪み検出素子に歪みを印加していないときの前記ドレインソース間電圧と等しくなるように前記ゲートソース間電圧を調整する電圧調整手段を有することを特徴とする。

第６の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、前記歪み検出素子の温度変化による特性変化を補正する補正手段と、前記歪み検出素子の前記ゲート電極と前記ソース電極との間にゲートソース間電圧を印加する電圧印加手段と、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流を検出する電流検出手段と、前記電流検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置である。

第７の発明は、第６の発明に係る歪み検出装置において、前記補正手段は、前記歪み検出素子と同一構造である補正用素子と、前記補正用素子のドレイン電極とソース電極との間に所定の電流を供給する定電流源と、前記歪み検出素子と前記補正用素子とを接続する高入力インピーダンス回路と、を有し、前記歪み検出素子に歪みが印加されていない状態で、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れる前記ドレインソース間電流は、前記所定の電流と同一値であることを特徴とする。

第８の発明は、第７の発明に係る歪み検出装置において、前記高入力インピーダンス回路は、ソースフォロワ回路を含んで構成されていることを特徴とする。

第９の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、前記歪み検出素子の温度変化による特性変化を補正する補正手段と、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧を検出する電圧検出手段と、前記電圧検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置である。

第１０の発明は、第９の発明に係る歪み検出装置において、前記補正手段は、前記歪み検出素子と同一構造である補正用素子と、前記歪み検出素子及び前記補正用素子のそれぞれのドレイン電極とソース電極との間に同一値の所定の電流を供給するカレントミラー回路と、前記カレントミラー回路の供給する前記所定の電流を設定する定電流源と、前記補正用素子のゲート電極と前記ドレイン電極との間にゲートドレイン間電圧を印加する電圧印加手段と、を有し、前記歪み検出素子に歪みが印加されていない状態で、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧は、前記補正用素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧と同一値であることを特徴とする。

第１１の発明は、第１０の発明に係る歪み検出装置において、前記補正手段を構成する前記電圧印加手段は、前記補正用素子の前記ゲート電極と前記ドレイン電極との間に、前記歪み検出素子の閾値電圧と同一値の電圧を印加することを特徴とする。

第１２の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子の歪み検出方法であって、前記歪み検出素子に所定の歪みを印加し、前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流がピーク又はボトム近傍になるように、前記ゲート電極と前記ソース電極との間に印加するゲートソース間電圧を調整する第１ステップと、前記歪み検出素子に歪みを印加しないで、前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流Ａを検出する第２ステップと、前記歪み検出素子に検出すべき歪みを印加し、前記ソース電極と前記ドレイン電極との間に流れるドレインソース間電流Ｂを検出する第３ステップと、前記検出すべき歪み量を求める第４ステップとを有することを特徴とする。

第１３の発明は、第１２の発明に係る歪み検出方法において、前記第４ステップは、前記ドレインソース間電流Ａ及びＢから電流変化率（Ｂ−Ａ）／Ａを算出する第５ステップと、前記電流変化率（Ｂ−Ａ）／Ａに基づいて、前記検出すべき歪み量を求める第６ステップとを有することを特徴とする。

第１４の発明は、第１２の発明に係る歪み検出方法において、前記第４ステップは、前記ドレインソース間電流Ｂが前記ドレインソース間電流Ａと等しくなるように、前記ゲート電極と前記ソース電極との間に印加する前記ゲートソース間電圧を調整する第７ステップと、前記第７ステップにおける前記ゲートソース間電圧の調整量に基づいて、前記検出すべき歪み量を求める第８ステップとを有することを特徴とする。

第１５の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子の歪み検出方法であって、前記ゲート電極と前記ソース電極との間に印加するゲートソース間電圧を、前記歪み検出素子の閾値電圧近傍の値に調整する第１ステップと、前記歪み検出素子に歪みを印加しないで、前記ドレイン電極と前記ソース電極との間のドレインソース間電圧Ｃを検出する第２ステップと、前記歪み検出素子に検出すべき歪みを印加し、前記ドレイン電極と前記ソース電極との間のドレインソース間電圧Ｄを検出する第３ステップと、前記検出すべき歪み量を求める第４ステップとを有することを特徴とする。

第１６の発明は、第１５の発明に係る歪み検出方法において、前記第４ステップは、前記ドレインソース間電圧Ｃ及びＤから、電圧変化率（Ｄ−Ｃ）／Ｃを算出する第５ステップと、前記電圧変化率（Ｄ−Ｃ）／Ｃに基づいて、前記検出すべき歪み量を求める第６ステップとを有することを特徴とする。

第１７の発明は、第１５の発明に係る歪み検出方法において、前記第４ステップは、前記ドレインソース間電圧Ｄが前記ドレインソース間電圧Ｃと等しくなるように、前記ゲート電極と前記ソース電極との間に印加する前記ゲートソース間電圧を調整する第７ステップと、前記第７ステップにおける前記ゲートソース間電圧の調整量に基づいて、前記検出すべき歪み量を求める第８ステップとを有することを特徴とする。

本発明によれば、ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易であり、高精度の測定回路を必要としない歪み検出装置及び歪み検出方法を提供することができる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

〈第１の実施の形態〉
本発明に係る歪み検出素子は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層とを有するトランジスタにより構成される。具体的には、例えば、電界効果トランジスタ（ＦＥＴ）、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）、ヘテロ構造電界効果型トランジスタ(ＨＦＥＴ)、変調ドープ電界効果型トランジスタ(ＭＯＤＦＥＴ)、高電子移動度トランジスタ(ＨＥＭＴ)等により構成される。チャネルが形成される層を構成する圧電材料としては、例えば、ＡｌＧａＮ、ＧａＮ等のＩＩＩ−Ｖ族半導体等を用いることができる。

上記に列挙したトランジスタは、所定のＶｇｓ−Ｉｄｓ特性を有する。ここで、Ｖｇｓは、ゲート電極とソース電極との間に印加される電圧、Ｉｄｓは、ドレイン電極とソース電極との間に流れる電流である。又、電圧Ｖｇｓが所定値を超えると電流Ｉｄｓが流れ始めるが、この所定値のことを閾値電圧Ｖｔｈという。

本発明に係る歪み検出素子に圧縮歪みが印加された場合には、閾値電圧Ｖｔｈは負の方向にシフトし、電流Ｉｄｓが増加する。又、本発明に係る歪み検出素子に引張り歪みが印加された場合には、閾値電圧Ｖｔｈは正の方向にシフトし、電流Ｉｄｓが減少する。すなわち、電圧Ｖｇｓが印加された状態で、加えられる歪み量に対応して、電流Ｉｄｓが変化する。

本発明に係る歪み検出素子に圧縮歪み又は引張り歪みが印加される前のドレイン電極とソース電極との間に流れる電流をＩｄｓ１、圧縮歪み又は引張り歪みが印加されたときのドレイン電極とソース電極との間に流れる電流をＩｄｓ２、電流変化量ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１、圧縮歪み又は引張り歪みにより生じる歪み量をεとすると、ゲージ率Ｋは電流変化率ΔＩｄｓ／Ｉｄｓ１及び歪み量εにより、Ｋ＝（ΔＩｄｓ／Ｉｄｓ１）／εと表される。ゲージ率Ｋは電圧Ｖｇｓの関数となり、所定の電圧でピークとなる。従って、電圧Ｖｇｓを所定の範囲内に調整することにより、所望のゲージ率Ｋを得ることができる。

以下、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。本発明の第１の実施の形態では、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときに、ドレイン電極とソース電極との間に流れる電流の電流変化率ΔＩｄｓ／Ｉｄｓ１と歪み量εとの間に所定の関係があることを利用して歪み量εを検出する例を示す。

図１は、本発明に係る歪み検出素子を模式的に例示する断面図である。図１を参照するに、歪み検出素子１０は、基板１１と、バッファ層１２と、チャネル層１３と、キャリア供給層１４と、絶縁膜１５と、ゲート電極１６と、ソース電極１７と、ドレイン電極１８とを有する高電子移動度トランジスタである。

歪み検出素子１０は、サファイアからなる基板１１上に、ＬＴ−ＡｌＮ（低温窒化アルミニウム）からなるバッファ層１２、圧電材料であるＧａＮ（窒化ガリウム）からなるチャネル層１３（厚さ３μｍ）、圧電材料であるＡｌ_0.25Ｇａ_0.75Ｎ（窒化アルミニウムガリウム）からなるキャリア供給層１４（厚さ２５ｎｍ）が順次積層された構造である。

キャリア供給層１４上に、Ｔｉ（チタン）厚さ２０ｎｍ、Ａｌ（アルミニウム）厚さ３μｍ程度を積層した２層構造からなるソース電極１７及びドレイン電極１８が形成されている。又、キャリア供給層１４上にＳｉＯ_２（二酸化珪素）からなる絶縁膜１５（厚さ５０ｎｍ）を介してｐ−Ｓｉ（ポリシリコン）厚さ２５０ｎｍ、Ｔｉ（チタン）厚さ２０ｎｍ、Ａｌ（アルミニウム）厚さ３μｍ程度を積層した３層構造からなるゲート電極１６が形成されている。図１に示す歪み検出素子１０において、チャネル層１３とキャリア供給層１４との接合界面近傍には、ポテンシャル井戸からなる電子移動度が極めて大きい電子伝導層（２次元電子ガス：２ＤＥＧ）が発生する。

図２は、本発明の第１の実施の形態に係る歪み検出装置の概略の構成を例示する図である。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する場合がある。図２を参照するに、歪み検出装置２０は、歪み検出素子１０と、電圧印加手段２１と、電圧検出手段２２と、電流検出手段２３と、歪み量検出手段２４と、電圧源２５とを有する。

図２において、電圧印加手段２１は、例えば、出力電圧を可変できる電圧源であり、出力電圧を所定の値に調整して、歪み検出素子１０のゲート電極１６とソース電極１７（接地）との間に電圧Ｖｇｓを印加する機能を有する。電圧検出手段２２は、歪み検出素子１０のゲート電極１６とソース電極１７（接地）との間の電圧Ｖｇｓを検出する機能を有する。電流検出手段２３は、歪み検出素子１０のドレイン電極１８とソース電極１７（接地）との間に流れる電流Ｉｄｓを検出する機能を有する。又、電流検出手段２３は、図示しない記憶手段等を有し、ある時点の電流Ｉｄｓ１と他の時点の電流Ｉｄｓ２とを検出し、電流変化量ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１や電流変化率ΔＩｄｓ／Ｉｄｓ１等を算出する機能を有する。

歪み量検出手段２４は、電流検出手段２３等と接続されており、電流検出手段２３の検出する電流等に基いて、歪み量を検出する機能を有する。電流検出手段２３及び歪み量検出手段２４は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電流検出手段２３及び歪み量検出手段２４の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電流検出手段２３及び歪み量検出手段２４の一部又は全部は、ハードウェアのみにより実現されてもよい。電圧源２５は、例えば、出力電圧を可変できる電圧源であり、歪み検出素子１０のドレイン電極１８とソース電極１７（接地）との間に電圧Ｖｄｓを印加する機能を有する。なお、図２において、ソース電極１７は接地されている。

図２における電圧Ｖｇｓと電流Ｉｄｓとの関係を図３に示す。図３は、本発明に係る歪み検出素子のＶｇｓ−Ｉｄｓ特性を例示する図である。図３において、Ｖｔｈは閾値電圧、Ｉｓａｔは飽和電流である。図３に示すように、電圧Ｖｇｓとして閾値電圧Ｖｔｈ以下の電圧を印加すると、電子伝導層（２次元電子ガス：２ＤＥＧ）が空乏化し、電流Ｉｄｓは流れなくなる。電圧Ｖｇｓが閾値電圧Ｖｔｈを超えると電流Ｉｄｓが流れ始め、電圧Ｖｇｓの増加とともに電流Ｉｄｓも増加し、やがて飽和電流Ｉｓａｔで飽和する。

図４は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みが印加される様子を模式的に例示する断面図である。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する場合がある。図５は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｉｄｓ特性を例示する図である。

歪み検出素子１０に、チャネル層１３等の層厚方向と垂直な水平面内に圧縮歪み又は引張り歪みが印加されると、チャネル層１３及びキャリア供給層１４において、圧電効果による分極が発生し、図５に示すように、圧縮歪みが印加されると閾値電圧Ｖｔｈは負の方向に、引張り歪みが印加されると閾値電圧Ｖｔｈは正の方向にシフトする。すなわち、電圧Ｖｇｓを一定とした状態で圧縮歪み又は引張り歪みが印加されると、電流Ｉｄｓが増加又は減少する。又、圧縮歪みよる歪み量が大きくなれば電流Ｉｄｓの増加量は大きくなり、引張り歪みによる歪み量が大きくなれば、電流Ｉｄｓの減少量は大きくなるという関係がある。従って、電流Ｉｄｓの増加量又は減少量（以降、電流変化量ΔＩｄｓという）を検出することにより、印加された圧縮歪みにより生じる歪み量又は引張り歪みにより生じる歪み量を検出することができる。

図６は、本発明に係る歪み検出素子にＶｇｓ＝Ｖｔｈを印加したときのエネルギーバンドを例示する図である。図６において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位、ｑφ_Ｍ、ｑφ_ＯＸ、ｑφ_{ＡｌＧａＮ}、ΔＥ_ｃ１、ΔＥ_ｃ２は所定のエネルギーを示している。閾値電圧Ｖｔｈは、ＧａＮ表面の伝導帯Ｅｃの底がフェルミ準位Ｅｆと一致する状態にするための電圧であり、閾値電圧Ｖｔｈは、式（数１）で与えられる。歪み検出素子１０が理想的な素子であると仮定すれば、電圧Ｖｇｓ＝閾値電圧Ｖｔｈの状態では、チャネル層１３とキャリア供給層１４との接合界面には電荷は存在せず、電流Ｉｄｓ＝０［Ａ］となる。

図７は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−ΔＩｄｓ特性を例示する図である。図７において、電流変化量ΔＩｄｓは、圧縮歪み又は引張り歪み印加前の歪み検出素子１０のドレイン電極１８とソース電極１７との間に流れる電流をＩｄｓ１、圧縮歪み又は引張り歪み印加時の歪み検出素子１０のドレイン電極１８とソース電極１７との間に流れる電流をＩｄｓ２としたときの、ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１である。

図７に示すように、電流変化量ΔＩｄｓは、ゲート電極１６とソース電極１７との間に印加される電圧Ｖｇｓの関数である。又、電流変化量ΔＩｄｓは、電圧Ｖｇｓが所定の値のときにピーク又はボトムを持つ特性である。このことは、電圧Ｖｇｓを、所定の歪み量が印加されたときの電流変化量ΔＩｄｓがピーク又はボトムとなる付近に調整することにより、大きなゲージ率Ｋを得ることが可能となり、微小な歪みを検出できることを示している。

一例として、圧縮歪み−２００×１０^−６、引張り歪み２００×１０^―６を印加した場合に電流変化量ΔＩｄｓ＞｜２０［ｍＡ］｜となる電圧Ｖｇｓの調整範囲について示す。表１に示すように、電圧Ｖｄｓ＝２．０[Ｖ］時に、電圧Ｖｇｓを−２５．４８〜−２２．４４[Ｖ]の範囲内に調整することで、圧縮歪み−２００×１０^−６、又は、引張り歪み２００×１０^−６が印加された場合の電流変化量ΔＩｄｓを±２０［ｍＡ］よりも大きくすることができる。

なお、ここで示した調整範囲はあくまでも一例であり、例えば、より大きなゲージ率で測定したい場合には、例えば圧縮歪み−２００×１０^−６、又は、引張り歪み２００×１０^−６が印加された場合の電流変化量ΔＩｄｓ＞｜２５［ｍＡ］｜となる範囲に電圧Ｖｇｓを調整すればよい。

図８は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときの歪み量εと電流変化率ΔＩｄｓ／Ｉｄｓ１との関係を例示する図である。図８において、ΔＩｄｓは図７に示す電流変化量ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１である。縦軸のΔＩｄｓ／Ｉｄｓ１は電流変化率を示している。横軸の歪み量εは歪み検出素子１０に圧縮歪み又は引張り歪みを印加したときの歪み量であり、マイナス側が圧縮歪み、プラス側が引張り歪みに対応する。

図８に示すように、歪み検出素子１０に圧縮歪みを印加すると、歪み量εに比例して電流変化率ΔＩｄｓ／Ｉｄｓ１は増加し、引張り歪みを印加すると歪み量εに比例して電流変化率ΔＩｄｓ／Ｉｄｓ１は減少する。又、電流変化率ΔＩｄｓ／Ｉｄｓ１の傾きは、電圧Ｖｇｓにより異なる。このように、電流変化率ΔＩｄｓ／Ｉｄｓ１と歪み量εとは比例関係にあるため、所定の電圧Ｖｇｓに調整し、その状態で電流変化率ΔＩｄｓ／Ｉｄｓ１を求めることにより、圧縮ひずみ及び引張り歪みの両方向の歪み量εを検出することができる。

図９は、本発明の第１の実施の形態に係る歪み検出方法を例示する図である。図９を参照しながら、歪み量εを検出する方法の例について説明する。なお、歪み量εは、例えば図２に例示する歪み検出装置２０を用いて検出することができる。

始めにステップ１００では、予め図７に例示するようなＶｇｓ−ΔＩｄｓ特性及び図８に例示するような電圧Ｖｇｓをパラメータとする歪み量εと電流変化率ΔＩｄｓ／Ｉｄｓ１との関係を求めておく（Ｓ１００）。ここで、Ｉｄｓ１は歪み検出素子１０に歪みを印加していない状態の電流Ｉｄｓの検出値、ΔＩｄｓは歪み検出素子１０に歪みを印加している状態の電流Ｉｄｓの検出値をＩｄｓ２としたときのＩｄｓ２−Ｉｄｓ１である。

次いでステップ１０１では、ステップ１００で予め求めたＶｇｓ−ΔＩｄｓ特性（例えば、図７）に基づいて、歪み検出素子１０に所定の歪み（例えば、圧縮歪み：−２００×１０^―６）を印加した場合の電流変化量ΔＩｄｓがピーク又はボトム近傍になるように、電圧印加手段２１により電圧Ｖｇｓを調整する（Ｓ１０１）。例えば、表１に示すように、電圧Ｖｄｓ＝２．０[Ｖ］時に、電圧Ｖｇｓを−２５．４８〜−２２．４４[Ｖ]の範囲内に調整する。以降、後述するステップ１０４において歪み量εが求まるまで、電圧Ｖｇｓの調整値は一定にしておく。

次いでステップ１０２では、歪みを印加していない状態で、電流検出手段２３により電流Ｉｄｓを検出する（Ｓ１０２）。このときの電流Ｉｄｓの検出値をＩｄｓ１とする。次いでステップ１０３では、測定すべき歪み（圧縮ひずみ又は引張り歪み）を印加し、電流検出手段２３により電流Ｉｄｓを検出して（このときの電流Ｉｄｓの検出値をＩｄｓ２とする）電流変化量ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１を算出する（Ｓ１０３）。

次いでステップ１０４では、電流検出手段２３により電流変化率ΔＩｄｓ／Ｉｄｓ１を算出する。そして、歪み量検出手段２４により、ステップ１００で予め求めた電圧Ｖｇｓをパラメータとする歪み量εと電流変化率ΔＩｄｓ／Ｉｄｓ１との関係（例えば、図８）に基づいて、測定すべき歪み量εを求める（Ｓ１０４）。このように、電流変化率ΔＩｄｓ／Ｉｄｓ１と歪み量εとの間に所定の関係があることを利用して歪み量εを求めることができる。

本発明の第１の実施の形態によれば、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層を有する歪み検出素子１０に圧縮歪み又は引張り歪みが印加されると、ドレイン電極とソース電極との間に流れる電流Ｉｄｓが変化し、電流変化率ΔＩｄｓ／Ｉｄｓ１と圧縮歪み又は引張り歪みにより生じる歪み量εとの間に所定の関係があることを利用して、電流変化率ΔＩｄｓ／Ｉｄｓ１を算出することにより対応する歪み量εを求めることができる。このとき、予め電流変化量ΔＩｄｓがピーク又はボトム付近になるように電圧Ｖｇｓを調整しているので、高いゲージ率で歪み量εを求めることができるため、微小な歪みの検出が可能である。又、電流変化量ΔＩｄｓをモニタすることによりゲージ率を容易に調整することができる。

又、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電流Ｉｄｓ１及びＩｄｓ２のみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。

〈第２の実施の形態〉
本発明の第２の実施の形態では、本発明の第１の実施の形態と同様に、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。

本発明の第２の実施の形態では、圧縮歪み又は引張り歪みを印加したときに、電流変化量ΔＩｄｓ＝０となるように電圧Ｖｇｓを調整することにより、圧縮歪み又は引張り歪みにより生じる歪み量εを検出する例を示す。本発明の第２の実施の形態に係る歪み検出素子は、図１に示す歪み検出素子１０と同様であるためその説明は省略する。

図１０は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｄｓ−Ｉｄｓ特性を例示する図である。前述の図５に例示したように、歪み検出素子１０に圧縮歪みが印加されると閾値電圧Ｖｔｈは負の方向に、引張り歪みが印加されると閾値電圧Ｖｔｈは正の方向にシフトする。ここで、電圧Ｖｇｓが一定である状態で歪み検出素子１０に圧縮歪み又は引張り歪みが印加される場合を考えると、図１０に示すように、電圧ＶｄｓをＶａに固定した場合には電流Ｉｄｓが変化し、電流ＩｄｓをＩａに固定した場合には電圧Ｖｄｓが変化する。

図１１は、図５に例示するＶｇｓ−Ｉｄｓ特性の一部を拡大して例示する図である。電圧Ｖｄｓを一定値に固定しておき、歪み検出素子１０に例えば歪み量εの圧縮歪みが印加されると、図１１（１）に示すように電流ＩｄｓはΔＩｄｓ増加する。この状態で、図１１（２）に示すように電圧Ｖｇｓをマイナス方向にΔＶｇｓ調整すると、図１１（３）に示すように電流Ｉｄｓは圧縮歪みを印加する前の電流値に戻る（ΔＩｄｓ＝０となる）。同様に、歪み検出素子１０に例えば歪み量εの引張り歪みが印加された場合には、電圧Ｖｇｓをプラス方向にΔＶｇｓ調整することにより、電流Ｉｄｓは引張り歪みを印加する前の電流値に戻る（ΔＩｄｓ＝０となる）。ここで、電圧調整量ΔＶｇｓと歪み量εには所定の関係がある。

図１２は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときの電圧調整量ΔＶｇｓと歪み量εとの関係を例示する図である。図１２において、縦軸の歪み量εは圧縮歪み又は引張り歪みを印加したときの歪み量であり、マイナス側が圧縮歪み、プラス側が引張り歪みに対応する。横軸の電圧調整量ΔＶｇｓは圧縮歪み又は引張り歪みを印加したときに生じる電流変化量ΔＩｄｓ＝０となるように電圧Ｖｇｓを調整したときの調整量である。

図１２に示すように、電圧調整量ΔＶｇｓと歪み量εとは比例関係にあるため、電圧調整量ΔＶｇｓを求めることにより、圧縮ひずみ及び引張り歪みの両方向の歪み量εを検出することができる。

図１３は、本発明の第２の実施の形態に係る歪み検出装置の概略の構成を例示する図である。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する場合がある。図１３を参照するに、歪み検出装置３０は、歪み検出素子１０と、電圧印加手段２１と、電圧検出手段２２と、電流検出手段３３と、歪み量検出手段３４と、電圧源２５と、電圧調整手段３６とを有する。図１３において、Ｇは歪み検出素子１０のゲート電極を、Ｄは歪み検出素子１０のドレイン電極を、Ｓは歪み検出素子１０のソース電極を示している。

図１３において、電流検出手段３３は、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓ（接地）との間に流れる電流Ｉｄｓを検出する機能を有する。又、電流検出手段３３は、図示しない記憶手段等を有し、ある時点の電流Ｉｄｓ１と他の時点の電流Ｉｄｓ２とを検出し、電流変化量ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１や電流変化率ΔＩｄｓ／Ｉｄｓ１等を算出する機能を有する。又、電流検出手段３３は、算出した電流変化量ΔＩｄｓに関する情報を、電圧調整手段３６に出力する機能を有する。電圧調整手段３６は、電流検出手段３３から入力された電流変化量ΔＩｄｓに関する情報に基づいて、電流変化量ΔＩｄｓ＝０となるように電圧Ｖｇｓを調整する機能を有する。

歪み量検出手段３４は、電圧検出手段２２等と接続されており、電圧検出手段２２により検出された電圧調整手段３６による調整値であるΔＶｇｓに基づいて、歪み検出素子１０に印加された歪み量を検出する機能を有する。電流検出手段３３、電圧調整手段３６及び歪み量検出手段３４は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電流検出手段３３、電圧調整手段３６及び歪み量検出手段３４の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電流検出手段３３、電圧調整手段３６及び歪み量検出手段３４の一部又は全部は、ハードウェアのみにより実現されてもよい。電圧源２５は、例えば、出力電圧を可変できる電圧源であり、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓ（接地）との間に電圧Ｖｄｓを印加する機能を有する。なお、図１３において、ソース電極Ｓは接地されている。

図１４は、本発明の第２の実施の形態に係る歪み検出方法を例示する図である。図１４を参照しながら、歪み量εを検出する方法の例について説明する。同図中、図９と同一構成部分には同一符号を付し、その説明は省略する場合がある。なお、歪み量εは、例えば図１３に例示する歪み検出装置３０を用いて検出することができる。

始めにステップ２００では、予め図７に例示するようなＶｇｓ−ΔＩｄｓ特性及び図１２に例示するような電圧調整量ΔＶｇｓと歪み量εとの関係を求めておく（Ｓ２００）。次いでステップ１０１では、ステップ２００で予め求めたＶｇｓ−ΔＩｄｓ特性（例えば、図７）に基づいて、所定の歪み（例えば、圧縮歪み：−２００×１０^―６）を印加した場合の電流変化量ΔＩｄｓがピーク又はボトム近傍になるように、電圧印加手段２１により電圧Ｖｇｓを調整する（Ｓ１０１）。例えば、表１に示すように、電圧Ｖｄｓ＝２．０[Ｖ］時に、電圧Ｖｇｓを−２５．４８〜−２２．４４[Ｖ]の範囲内に調整する。電圧Ｖｇｓは、電圧検出手段２２により検出される。このときの電圧Ｖｇｓの検出値をＶｇｓ１とする。

次いでステップ１０２では、歪みを印加していない状態で、電流検出手段３３により電流Ｉｄｓを検出する（Ｓ１０２）。このときの電流Ｉｄｓの検出値をＩｄｓ１とする。次いでステップ１０３では、測定すべき歪み（圧縮ひずみ又は引張り歪み）を印加し、電流検出手段３３により電流Ｉｄｓを検出して（このときの電流Ｉｄｓの検出値をＩｄｓ２とする）電流変化量ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１を算出する（Ｓ１０３）。

次いでステップ２０４では、電圧調整手段３６は、電流検出手段３３から入力された電流変化量ΔＩｄｓに関する情報に基づいて、電流変化量ΔＩｄｓ＝０となるように電圧Ｖｇｓを調整する（Ｓ２０４）。すなわち、測定すべき歪み（圧縮ひずみ又は引張り歪み）を印加した状態の電流Ｉｄｓの検出値Ｉｄｓ２が、歪みを印加していない状態における電流Ｉｄｓの検出値Ｉｄｓ１と等しくなるように電圧Ｖｇｓを調整する（Ｓ２０４）。電圧Ｖｇｓは、電圧検出手段２２により検出される。このときの電圧Ｖｇｓの検出値をＶｇｓ２とする。

次いでステップ２０５では、歪み量検出手段３４は、電圧検出手段２２の検出値に基づいて電圧調整量ΔＶｇｓ＝Ｖｇｓ２−Ｖｇｓ１を算出する。そして、ステップ２００で予め求めた電圧調整量ΔＶｇｓと歪み量εとの関係（例えば、図１２）に基づいて、測定すべき歪み量εを求める（Ｓ２０５）。このように、電圧調整量ΔＶｇｓと歪み量εとの間に所定の関係があることを利用して歪み量εを求めることができる。

本発明の第２の実施の形態によれば、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層を有する歪み検出素子１０に圧縮歪み又は引張り歪みが印加されると、ドレイン電極とソース電極との間に流れる電流Ｉｄｓが変化するが、電圧Ｖｇｓを調整することにより電流変化量ΔＩｄｓ＝０とすることができ、電圧調整量ΔＶｇｓと歪み量εとの間に所定の関係があることを利用して、電圧調整量ΔＶｇｓから対応する歪み量εを求めることができる。このとき、予め電流変化量ΔＩｄｓがピーク又はボトム付近になるように電圧Ｖｇｓを調整しているので、高いゲージ率で歪み量εを求めることができるため、微小な歪みの検出が可能である。又、電流変化量ΔＩｄｓをモニタすることによりゲージ率を容易に調整することができる。

又、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電流変化量ΔＩｄｓ及び電圧調整量ΔＶｇｓのみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。

又、歪みが印加されても電流変化量ΔＩｄｓ＝０となるように電圧Ｖｇｓを調整するので、電流Ｉｄｓは一定となり歪み検出素子１０の発熱量を一定とすることができる。その結果、自己発熱の変化による特性の変化を抑えることができ、精度の良い歪み量の検出が可能となる。

〈第３の実施の形態〉
本発明の第３の実施の形態では、本発明の第１の実施の形態及び第２の実施の形態と同様に、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。

本発明の第３の実施の形態では、圧縮歪み又は引張り歪みを印加したときに、ドレイン電極とソース電極との間の電圧変化率ΔＶｄｓ／Ｖｄｓ１と歪み量εとの間に所定の関係があることを利用して歪み量εを検出する例を示す。本発明の第３の実施の形態に係る歪み検出素子は、図１に示す歪み検出素子１０と同様であるためその説明は省略する。

図１５は、本発明の第３の実施の形態に係る歪み検出装置の概略の構成を例示する図である。同図中、図２及び図１３と同一構成部分には同一符号を付し、その説明は省略する場合がある。図１５を参照するに、歪み検出装置４０は、歪み検出素子１０と、電圧印加手段２１と、電圧検出手段２２と、電圧検出手段４３と、歪み量検出手段４４と、定電流源４５とを有する。

図１５において、電圧検出手段４３は、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓ（接地）との間の電圧Ｖｄｓを検出する機能を有する。又、電圧検出手段４３は、図示しない記憶手段等を有し、ある時点の電圧Ｖｄｓ１と他の時点の電圧Ｖｄｓ２とを検出し、電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１や電圧変化率ΔＶｄｓ／Ｖｄｓ１等を算出する機能を有する。

歪み量検出手段４４は、電圧検出手段４３等と接続されており、電圧検出手段４３の検出する電圧等に基いて、歪み量を検出する機能を有する。電圧検出手段４３及び歪み量検出手段４４は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電圧検出手段４３及び歪み量検出手段４４の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電圧検出手段４３及び歪み量検出手段４４の一部又は全部は、ハードウェアのみにより実現されてもよい。定電流源４５は、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間に一定値の電流Ｉｄｓを供給する機能を有する。なお、図１５において、ソース電極Ｓは接地されている。

図１５における電圧Ｖｇｓと電圧Ｖｄｓとの関係を図１６に示す。図１６は、本発明に係る歪み検出素子のＶｇｓ−Ｖｄｓ特性を例示する図である。図１６において、Ｖｔｈは閾値電圧を示している。図１７は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｖｄｓ特性の変化を例示する図である。なお、図１７は、図１６の閾値電圧Ｖｔｈ近傍を拡大している。

歪み検出素子１０に、チャネル層１３等の層厚方向と垂直な水平面内に圧縮歪み又は引張り歪みが印加されると、チャネル層１３及びキャリア供給層１４において、圧電効果による分極が発生し、図１７に示すように、圧縮歪みが印加されると閾値電圧Ｖｔｈは負の方向に、引張り歪みが印加されると閾値電圧Ｖｔｈは正の方向にシフトする。すなわち、電圧Ｖｇｓを一定とした状態で圧縮歪み又は引張り歪みが印加されると、電圧Ｖｄｓが減少又は増加する。又、圧縮歪みよる歪み量が大きくなれば電圧Ｖｄｓの減少量は大きくなり、引張り歪みによる歪み量が大きくなれば、電圧Ｖｄｓの増加量は大きくなるという関係がある。従って、電圧Ｖｄｓを検出することにより、印加された圧縮歪みにより生じる歪み量又は引張り歪みにより生じる歪み量を検出することができる。

図１８は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−ΔＶｄｓ特性を例示する図である。図１８において、電圧変化量ΔＶｄｓは、歪み検出素子１０に圧縮歪み又は引張り歪み印加前のドレイン電極とソース電極との間の電圧をＶｄｓ１、圧縮歪み又は引張り歪み印加時のドレイン電極とソース電極との間の電圧をＶｄｓ２としたときの、ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１である。

図１８に示すように、電圧変化量ΔＶｄｓは、ゲート電極とソース電極との間に印加される電圧Ｖｇｓの関数である。又、電圧変化量ΔＶｄｓは、電圧Ｖｇｓが閾値電圧Ｖｔｈに近づくほど絶対値が大きな値となる特性である。このことは、電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍に調整することにより、大きなゲージ率Ｋを得ることが可能となり、微小な歪みを検出することができることを示している。

図１９は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときの歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係を例示する図である。図１９において、ΔＶｄｓは図１８に示す電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１である。縦軸のΔＶｄｓ／Ｖｄｓ１は電圧変化率を示している。横軸の歪み量εは圧縮歪み又は引張り歪みを印加したときの歪み量であり、マイナス側が圧縮歪み、プラス側が引張り歪みに対応する。

図１９に示すように、圧縮歪みを印加すると、歪み量εに比例して電圧変化率ΔＶｄｓ／Ｖｄｓ１は減少し、引張り歪みを印加すると歪み量に比例して電圧変化率ΔＶｄｓ／Ｖｄｓ１は増加する。又、電圧変化率ΔＶｄｓ／Ｖｄｓ１の傾きは、電圧Ｖｇｓにより異なる。このように、電圧変化率ΔＶｄｓ／Ｖｄｓ１と歪み量εとは比例関係にあるため、所定の電圧Ｖｇｓに調整し、その状態で電圧変化率ΔＶｄｓ／Ｖｄｓ１を求めることにより、圧縮ひずみ及び引張り歪みの両方向の歪み量εを検出することができる。

図２０は、本発明の第３の実施の形態に係る歪み検出方法を例示する図である。図２０を参照しながら、歪み量εを検出する方法の例について説明する。なお、歪み量εは、例えば図１５に例示する歪み検出装置４０を用いて検出することができる。

始めにステップ３００では、予め図１８に例示するようなＶｇｓ−ΔＶｄｓ特性及び図１９に例示するような、電圧Ｖｇｓをパラメータとする歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係を求めておく（Ｓ３００）。ここで、Ｖｄｓ１は歪みを印加していない状態の電圧Ｖｄｓの検出値、ΔＶｄｓは歪みを印加している状態の電圧Ｖｄｓの検出値をＶｄｓ２としたときのＶｄｓ２−Ｖｄｓ１である。

次いでステップ３０１では、ステップ３００で予め求めたＶｇｓ−ΔＶｄｓ特性（例えば、図１８）に基づいて、電圧印加手段２１により電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍の値に調整する。例えば図１８に例示するようなＶｇｓ−ΔＶｄｓ特性であれば、例えば電圧Ｖｇｓを−２５［Ｖ］近傍に調整する（Ｓ３０１）。以降、後述するステップ３０４において歪み量εが求まるまで、電圧Ｖｇｓの調整値は一定にしておく。

次いでステップ３０２では、歪みを印加していない状態で、電圧検出手段４３により電圧Ｖｄｓを検出する（Ｓ３０２）。このときの電圧Ｖｄｓの検出値をＶｄｓ１とする。次いでステップ３０３では、測定すべき歪み（圧縮ひずみ又は引張り歪み）を印加し、電圧検出手段４３により電圧Ｖｄｓを検出して（このときの電圧Ｖｄｓの検出値をＶｄｓ２とする）電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１を算出する（Ｓ３０３）。

次いでステップ３０４では、電圧検出手段４３により電圧変化率ΔＶｄｓ／Ｖｄｓ１を算出する。そして、歪み量検出手段４４により、ステップ３００で予め求めた電圧Ｖｇｓをパラメータとする歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係（例えば、図１９）に基づいて、測定すべき歪み量εを求める（Ｓ３０４）。このように、電圧変化率ΔＶｄｓ／Ｖｄｓ１と歪み量εとの間に所定の関係があることを利用して歪み量εを求めることができる。

本発明の第３の実施の形態によれば、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層を有する歪み検出素子１０に圧縮歪み又は引張り歪みが印加されると、ドレイン電極とソース電極との間の電圧Ｖｄｓが変化し、電圧変化率ΔＶｄｓ／Ｖｄｓ１と圧縮歪み又は引張り歪みにより生じる歪み量εとの間に所定の関係があることを利用して、電圧変化率ΔＶｄｓ／Ｖｄｓ１を算出することにより対応する歪み量εを求めることができる。このとき、電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍の値に調整しているので、高いゲージ率で歪み量εを求めることができるため、微小な歪みの検出が可能である。

又、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電圧Ｖｄｓ１及びＶｄｓ２のみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。

〈第４の実施の形態〉
本発明の第４の実施の形態では、本発明の第１の実施の形態〜第３の実施の形態と同様に、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。

本発明の第４の実施の形態では、圧縮歪み又は引張り歪みを印加したときに、ドレイン電極とソース電極との間の電圧変化量ΔＶｄｓ＝０となるように電圧Ｖｇｓを調整することにより、圧縮歪み又は引張り歪みにより生じる歪み量εを検出する例を示す。本発明の第４の実施の形態に係る歪み検出素子は、図１に示す歪み検出素子１０と同様であるためその説明は省略する。

前述のように、電圧Ｖｇｓが一定である状態で圧縮歪み又は引張り歪みが印加されたときに、電圧ＶｄｓをＶａに固定した場合には電流Ｉｄｓが変化し、電流ＩｄｓをＩａに固定した場合には電圧Ｖｄｓが変化する（図１０参照）。

図２１は、本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｖｄｓ特性を例示する図である。電流Ｉｄｓを一定値に固定しておき、歪み検出素子１０に例えば歪み量εの圧縮歪みが印加されると、図２１（１）に示すように電圧ＶｄｓはΔＶｄｓ減少する。この状態で、図２１（２）に示すように電圧Ｖｇｓをマイナス方向にΔＶｇｓ調整すると、図２１（３）に示すように電圧Ｖｄｓは圧縮歪みを印加する前の電圧値に戻る（ΔＶｄｓ＝０となる）。同様に、歪み検出素子１０に例えば歪み量εの引張り歪みが印加された場合には、電圧Ｖｇｓをプラス方向にΔＶｇｓ調整することにより、電圧Ｖｄｓは引張り歪みを印加する前の電圧値に戻る（ΔＶｄｓ＝０となる）。ここで、電圧調整量ΔＶｇｓと歪み量εには所定の関係がある。

本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みを印加したときの電圧調整量ΔＶｇｓと歪み量εとの関係は、本発明の第２の実施の形態の図１２に示す特性と同様となる。ただし、横軸のΔＶｇｓは圧縮歪み又は引張り歪みを印加したときに生じる電圧変化量ΔＶｄｓ＝０となるように電圧Ｖｇｓを調整したときの調整量である。

図１２に示すように、電圧調整量ΔＶｇｓと歪み量εとは比例関係にあるため、電圧調整量ΔＶｇｓを求めることにより、圧縮ひずみ及び引張り歪みの両方向の歪み量εを検出することができる。

図２２は、本発明の第４の実施の形態に係る歪み検出装置の概略の構成を例示する図である。同図中、図１５と同一構成部分には同一符号を付し、その説明は省略する場合がある。図２２を参照するに、歪み検出装置５０は、歪み検出素子１０と、電圧印加手段２１と、電圧検出手段２２と、電圧検出手段５３と、歪み量検出手段５４と、定電流源４５と、電圧調整手段５６とを有する。

図２２において、電圧検出手段５３は、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓ（接地）との間の電圧Ｖｄｓを検出する機能を有する。又、電圧検出手段５３は、図示しない記憶手段等を有し、ある時点の電圧Ｖｄｓ１と他の時点の電圧Ｖｄｓ２とを検出し、電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１や電圧変化率ΔＶｄｓ／Ｉｄｓ１等を算出する機能を有する。又、電圧検出手段５３は、算出した電流変化量ΔＶｄｓに関する情報を、電圧調整手段５６に出力する機能を有する。電圧調整手段５６は、電圧検出手段５３から入力された電圧変化量ΔＶｄｓに関する情報に基づいて、電圧変化量ΔＶｄｓ＝０となるように電圧Ｖｇｓを調整する機能を有する。

歪み量検出手段５４は、電圧検出手段２２等と接続されており、電圧検出手段２２により検出された電圧調整手段５６による調整値であるΔＶｇｓに基づいて、歪み検出素子１０に印加された歪み量を検出する機能を有する。電圧検出手段５３、電圧調整手段５６及び歪み量検出手段５４は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電圧検出手段５３、電圧調整手段５６及び歪み量検出手段５４の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電圧検出手段５３、電圧調整手段５６及び歪み量検出手段５４の一部又は全部は、ハードウェアのみにより実現されてもよい。定電流源４５は、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間に一定値の電流Ｉｄｓを供給する機能を有する。なお、図２２において、ソース電極Ｓは接地されている。

図２３は、本発明の第４の実施の形態に係る歪み検出方法を例示する図である。図２３を参照しながら、歪み量εを検出する方法の例について説明する。同図中、図２０と同一構成部分には同一符号を付し、その説明は省略する場合がある。なお、歪み量εは、例えば図２２に例示する歪み検出装置５０を用いて検出することができる。

始めにステップ４００では、予め図１２に例示するような電圧調整量ΔＶｇｓと歪み量εとの関係及び図１８に例示するようなＶｇｓ−ΔＶｄｓ特性を求めておく（Ｓ４００）。次いでステップ３０１では、ステップ４００で予め求めたＶｇｓ−ΔＶｄｓ特性（例えば、図１８）に基づいて、電圧印加手段２１により電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍の値に調整する。例えば図１８に例示するようなＶｇｓ−ΔＶｄｓ特性であれば、例えば電圧Ｖｇｓを−２５［Ｖ］近傍に調整する（Ｓ３０１）。

次いでステップ３０２では、歪みを印加していない状態で、電圧検出手段５３により電圧Ｖｄｓを検出する（Ｓ３０２）。このときの電圧Ｖｄｓの検出値をＶｄｓ１とする。次いでステップ３０３では、測定すべき歪み（圧縮ひずみ又は引張り歪み）を印加し、電圧検出手段５３により電圧Ｖｄｓを検出して（このときの電圧Ｖｄｓの検出値をＶｄｓ２とする）電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１を算出する（Ｓ３０３）。

次いでステップ４０４では、電圧調整手段５６は、電圧検出手段５３から入力された電圧変化量ΔＶｄｓに関する情報に基づいて、電圧変化量ΔＶｄｓ＝０となるように電圧Ｖｇｓを調整する（Ｓ４０４）。すなわち、測定すべき歪み（圧縮ひずみ又は引張り歪み）を印加した状態の電圧Ｖｄｓの検出値Ｖｄｓ２が、歪みを印加していない状態における電圧Ｖｄｓの検出値Ｖｄｓ１と等しくなるように電圧Ｖｇｓを調整する。電圧Ｖｇｓは、電圧検出手段２２により検出される。このときの電圧Ｖｇｓの検出値をＶｇｓ２とする。

次いでステップ４０５では、歪み量検出手段５４は、電圧検出手段２２の検出値に基づいて電圧調整量ΔＶｇｓ＝Ｖｇｓ２−Ｖｇｓ１を算出する。そして、ステップ４００で予め求めた電圧調整量ΔＶｇｓと歪み量εとの関係（例えば、図１２）に基づいて、測定すべき歪み量εを求める（Ｓ４０５）。このように、電圧調整量ΔＶｇｓと歪み量εとの間に所定の関係があることを利用して歪み量εを求めることができる。

本発明の第４の実施の形態によれば、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層を有する歪み検出素子１０に圧縮歪み又は引張り歪みが印加されると、ドレイン電極とソース電極との間の電圧Ｖｄｓが変化するが、電圧Ｖｇｓを調整することにより電圧変化量ΔＶｄｓ＝０とすることができ、電圧調整量ΔＶｇｓと歪み量εとの間に所定の関係があることを利用して、電圧調整量ΔＶｇｓから対応する歪み量εを求めることができる。このとき、電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍の値に調整しているので、高いゲージ率で歪み量εを求めることができるため、微小な歪みの検出が可能である。

又、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電圧変化量ΔＶｄｓ及び電圧調整量ΔＶｇｓのみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。

又、歪みが印加されても電圧変化量ΔＶｄｓ＝０となるように電圧Ｖｇｓを調整するので、電圧Ｖｄｓは一定となり歪み検出素子１０の発熱量を一定とすることができる。その結果、自己発熱の変化による特性の変化を抑えることができ、精度の良い歪み量の検出が可能となる。

〈第５の実施の形態〉
本発明の第５の実施の形態では、本発明の第１の実施の形態〜第４の実施の形態と同様に、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。

本発明の第５の実施の形態では、歪み検出素子に圧縮歪み又は引張り歪みを印加したときの電流変化量ΔＩｄｓを検出するための歪み検出装置を例示する。本発明の第５の実施の形態で例示する歪み検出装置は、歪み検出素子の温度変化の影響を受けずに、電流変化量ΔＩｄｓを検出することができる歪み検出装置である。本発明の第５の実施の形態に係る歪み検出素子は、図１に示す歪み検出素子１０と同様であるためその説明は省略する。

図２４は、本発明の第５の実施の形態に係る歪み検出装置の概略の構成を例示する図である。図２４を参照するに、歪み検出装置６０は、歪み検出素子１０と、電圧印加手段６１と、電圧検出手段６２と、電流検出手段６３と、歪み量検出手段６４と、電圧源６５と、補正手段６６とを有する。

図２４において、電圧印加手段６１は、例えば、出力電圧を可変できる電圧源であり、出力電圧を所定の値に調整して、歪み検出素子１０のゲート電極Ｇとソース電極Ｓ（接地）との間に電圧Ｖｇｓを印加する機能を有する。電圧検出手段６２は、歪み検出素子１０のゲート電極Ｇとソース電極Ｓ（接地）との間の電圧Ｖｇｓを検出する機能を有する。

電流検出手段６３は、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間に流れる電流Ｉｄｓを測定する機能を有する。又、電流検出手段６３は、図示しない記憶手段等を有し、ある時点の電流Ｉｄｓ１と他の時点の電流Ｉｄｓ２との電流変化量ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１を測定する機能を有する。

歪み量検出手段６４は、電流検出手段６３等と接続されており、電流検出手段６３の検出する電流等に基いて、歪み量を検出する機能を有する。電流検出手段６３及び歪み量検出手段６４は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電流検出手段６３及び歪み量検出手段６４の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電流検出手段６３及び歪み量検出手段６４の一部又は全部は、ハードウェアのみにより実現されてもよい。

電圧源６５は、周囲温度変化の影響を受けない理想的な電圧源である。電圧源６５の出力電圧Ｖａは、Ｖａ≧Ｖｄｓ＋ΔＶｄｓ＋Ｖｄｓｓとなるように設定されている。ここで、Ｖｄｓは歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間の電圧、ΔＶｄｓは歪み検出素子１０に歪みが印加されることにより生じる電圧、Ｖｄｓｓはソースフォロワ回路６９を構成するＦＥＴ６９ｂのドレイン電極Ｄとソース電極Ｓとの間の電圧が飽和領域になったときの電圧である。

補正手段６６は、Ｖｄｓ補正用素子６７と、定電流源６８と、ソースフォロワ回路６９とを有する。補正手段６６は、自己発熱や周辺温度の変化による歪み検出素子１０の特性変化を補正する手段である。より詳しくは、歪み検出素子１０の自己発熱や周辺温度が変化しても、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間に流れる電流Ｉｄｓを常に一定の値に保つように動作する。

補正手段６６を構成するＶｄｓ補正用素子６７は、歪み検出素子１０と同一構造の素子であり、同一の温度特性を有する。Ｖｄｓ補正用素子６７は、歪み検出素子１０と同一温度にするために、歪み検出素子１０とペアで配置されている。ただし、Ｖｄｓ補正用素子６７には、歪みは印加されない。歪み検出素子１０とＶｄｓ補正用素子６７とは、例えば、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）である。Ｖｄｓ補正用素子６７のゲート電極Ｇとソース電極Ｓとの間には、前述の電圧印加手段６１により、歪み検出素子１０のゲート電極Ｇとソース電極Ｓとの間に印加されている電圧Ｖｇｓと同じ電圧が印加されている。

補正手段６６を構成する定電流源６８は、Ｖｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に一定値の電流Ｉｄｓを供給する機能を有する。定電流源６８は、周囲温度変化の影響を受けない理想的な電流源である。補正手段６６を構成するソースフォロワ回路６９は、トランジスタ６９ａ及び６９ｂと定電流源６９ｃとから構成される高入力インピーダンス回路であり、トランジスタ６９ａのゲート電極Ｇに入力される電圧Ｖｄｓを、そのままトランジスタ６９ｂのソース電極Ｓから歪み検出素子１０のドレイン電極Ｄに出力する機能を有する。

歪み検出素子１０とＶｄｓ補正用素子６７とを高入力インピーダンス回路であるソースフォロワ回路６９を介して接続することにより、歪み検出素子１０側の回路がＶｄｓ補正用素子６７側の回路の影響を受け難くすることができる。なお、トランジスタ６９ａ及び６９ｂは、歪み検出素子１０及びＶｄｓ補正用素子６７と同一構造のトランジスタでなくても構わない。

定電流源６９ｃはトランジスタ６９ａのドレイン電極Ｄとソース電極Ｓとの間に一定値の電流Ｉａを供給する機能を有する。定電流源６９ｃは、周囲温度変化の影響を受けない理想的な電流源である。定電流源６９ｃの供給する電流Ｉａは、定電流源６８の供給する電流Ｉｄｓと略同一となるように設定されている。

歪み検出装置６０の動作について説明する。歪み検出装置６０は、予め求めたＶｇｓ−ΔＩｄｓ特性（例えば、図７）に基づいて、所定の歪み（例えば、圧縮歪み：−２００×１０^―６）を印加した場合の電流変化量ΔＩｄｓがピーク又はボトム近傍になるように、電圧印加手段６１により電圧Ｖｇｓが調整されているものとする。例えば、表１に示すように、電圧Ｖｄｓ＝２．０[Ｖ］時に、電圧Ｖｇｓが−２５．４８〜−２２．４４[Ｖ]の範囲内に調整されている。なお、電圧Ｖｇｓの電圧値は電圧検出手段６２により検出することができる。

歪み検出装置６０において、補正手段６６を構成するＶｄｓ補正用素子６７のドレイン電極Ｄは、高入力インピーダンスであるソースフォロワ回路６９を構成するトランジスタ６９ａのゲート電極Ｇに接続されている。従って、定電流源６８から供給される電流Ｉｄｓのうちソースフォロワ回路６９を構成するトランジスタ６９ａのゲート電極Ｇに流れ込む電流Ｉｏはほぼゼロとなる。すなわち、定電流源６８から供給される電流Ｉｄｓは、ほぼ全てＶｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に流れ、電流Ｉｄｓが他の部分に流れることによる電圧Ｖｄｓの電位変化をなくすことができる。

定電流源６８から供給される電流ＩｄｓがＶｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に流れると、Ｖｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に電圧Ｖｄｓが発生する。ここで、自己発熱や周辺温度の変化により、歪み検出素子１０及びＶｄｓ補正用素子６７の温度が変化したとすると、Ｖｄｓ補正用素子６７には温度変化にともなう特性変化が発生し、電圧ＶｄｓはＶｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に電流Ｉｄｓを流すように、電圧Ｖｄｓ＋ΔＶｄｓ（温度）と変化する。すなわち、Ｖｄｓ補正用素子６７の温度が変化しても、Ｖｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に電流Ｉｄｓを流すように、電圧Ｖｄｓは自動的に調整される。なお、ΔＶｄｓ（温度）は、Ｖｄｓ補正用素子６７の温度変化による電圧Ｖｄｓの変化分を示している。

電圧Ｖｄｓ＋ΔＶｄｓ（温度）は、ソースフォロワ回路６９を介して歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間にも印加される。その結果、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間には、Ｖｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に流れる電流Ｉｄｓと同じ電流Ｉｄｓが流れる。

この状態で、歪み検出素子１０に圧縮歪み又は引張り歪みを印加すると、電流検出手段６３は、歪み検出素子１０の温度変化の影響を受けずに、歪みにより生じる電流変化量ΔＩｄｓのみを検出することができる。歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間には、常に、歪み検出素子１０の温度変化に依存しない電流Ｉｄｓが流れているからである（すなわち、温度変化による電流変化量ΔＩｄｓ（温度）は生じないからである）。従って、歪み量検出手段６４は、電流検出手段６３の検出結果に基いて（例えば、図８を参照して）、歪み検出素子１０の温度変化の影響を受けずに、印加された歪み量を検出することができる。

本発明の第５の実施の形態によれば、歪み検出装置６０に、歪み検出素子１０と同一構造の素子であり同一の温度特性を有するＶｄｓ補正用素子６７を設け、Ｖｄｓ補正用素子６７のドレイン電極Ｄとソース電極Ｓとの間に定電流源６８から電流Ｉｄｓを供給する。又、Ｖｄｓ補正用素子６７のドレイン電極Ｄに発生する電圧をソースフォロワ回路６９を介して歪み検出素子１０のドレイン電極Ｄに印加する。これにより、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間には、常に、歪み検出素子１０の温度変化に依存しない電流Ｉｄｓが流れる。その結果、歪み検出素子１０に圧縮歪み又は引張り歪みを印加すると、歪み検出素子１０の温度変化の影響を受けずに、歪みにより生じる電流変化量ΔＩｄｓのみを検出することができるため、歪み検出素子１０の温度が変化した場合にも精度の良い歪み量の検出が可能となる。

又、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電流変化量ΔＩｄｓのみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。

又、他の実施の形態と同様に、ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易である。

〈第６の実施の形態〉
本発明の第６の実施の形態では、本発明の第１の実施の形態〜第５の実施の形態と同様に、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。

本発明の第６の実施の形態では、歪み検出素子に圧縮歪み又は引張り歪みを印加したときの電圧変化量ΔＶｄｓを検出するための歪み検出装置を例示する。本発明の第６の実施の形態で例示する歪み検出装置は、歪み検出素子の温度変化の影響を受けずに、電圧変化量ΔＶｄｓを検出することができる歪み検出装置である。本発明の第６の実施の形態に係る歪み検出素子は、図１に示す歪み検出素子１０と同様であるためその説明は省略する。

図２５は、本発明に係る歪み検出素子におけるＶｇｓ−Ｉｄｓの温度特性を例示する図である。図２５に示すように、歪み検出素子１０におけるＶｇｓ−Ｉｄｓ特性は、温度により変化するが、電圧ＶｇｓをＶｇｓ０に設定することにより電流Ｉｄｓは温度変化に依存しない一定の電流Ｉｄｓ０となり、歪み検出素子１０の温度変化による特性変化を抑えることができる。このとき、電圧Ｖｄｓは飽和領域になるように設定する。図２５に示す特性を利用した歪み検出装置を以下に示す。

図２６は、本発明の第６の実施の形態に係る歪み検出装置の概略の構成を例示する図である。図２６を参照するに、歪み検出装置７０は、歪み検出素子１０と、電圧検出手段７１と、歪み量検出手段７２と、補正手段７３とを有する。図２６において、電圧検出手段７１は、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓ（接地）との間の電圧Ｖｄｓを検出する機能を有する。又、電圧検出手段７１は、図示しない記憶手段等を有し、ある時点の電圧Ｖｄｓ１と他の時点の電圧Ｖｄｓ２とを検出し、電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１や電圧変化率ΔＶｄｓ／Ｖｄｓ１等を算出する機能を有する。

歪み量検出手段７２は、電圧検出手段７１等と接続されており、電圧検出手段７１の検出する電圧等に基いて、歪み量を検出する機能を有する。電圧検出手段７１、及び歪み量検出手段７２は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電圧検出手段７１、及び歪み量検出手段７２の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電圧検出手段７１、及び歪み量検出手段７２の一部又は全部は、ハードウェアのみにより実現されてもよい。

補正手段７３は、Ｖｇｓ補正用素子７４と、電圧印加手段７５と、電圧検出手段７６と、定電流源７７と、カレントミラー回路７８とを有する。補正手段７３は、自己発熱や周辺温度の変化による歪み検出素子１０の特性変化を補正する手段である。より詳しくは、歪み検出素子１０の自己発熱や周辺温度が変化しても、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間の電圧Ｖｄｓを常に一定の値に保つように動作する。

補正手段７３を構成するＶｇｓ補正用素子７４は、歪み検出素子１０と同一構造の素子であり、同一の温度特性を有する。Ｖｇｓ補正用素子７４は、歪み検出素子１０と同一温度にするために、歪み検出素子１０とペアで配置されている。ただし、Ｖｇｓ補正用素子７４には、歪みは印加されない。歪み検出素子１０とＶｇｓ補正用素子７４とは、例えば、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High Electron Mobility Transistor、HEMT）である。

電圧印加手段７５は、印加電圧を可変できる定電圧源であり、Ｖｇｓ補正用素子７４のゲート電極Ｇとドレイン電極Ｄとの間に電圧Ｖｄｇを印加する機能を有する。電圧印加手段７５は、周囲温度変化の影響を受けない理想的な電圧源である。電圧検出手段７６は、Ｖｇｓ補正用素子７４のゲート電極Ｇとドレイン電極Ｄとの間に電圧Ｖｄｇを検出する機能を有する。

定電流源７７は、カレントミラー回路７８に一定値の電流Ｉｄｓ０を供給する機能を有する。定電流源７７は、周囲温度変化の影響を受けない理想的な電流源である。カレントミラー回路７８は、トランジスタ７８ａ、７８ｂ及び７８ｃと定電圧源７８ｄとから構成され、歪み検出素子１０及びＶｇｓ補正用素子７４に定電流源７７により設定された電流Ｉｄｓ０と同一の電流を供給する機能を有する。なお、カレントミラー回路７８は歪み検出素子１０及びＶｇｓ補正用素子７４に一定の電流Ｉｄｓ０を供給可能であればどのような構成でも構わず、カレントミラー回路７８を構成するトランジスタ７８ａ〜７８ｃは、歪み検出素子１０及びＶｇｓ補正用素子７４と同一構造のトランジスタでなくても構わない。

電圧源７８ｄは、周囲温度変化の影響を受けない理想的な電圧源である。電圧源７８の出力電圧Ｖｂは、Ｖｂ≧Ｖｄｓ＋ΔＶｄｓ＋Ｖｄｓｃとなるように設定されている。ここで、Ｖｄｓは歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間の電圧、ΔＶｄｓは歪み検出素子１０に歪みが印加されることにより生じる電圧、Ｖｄｓｃはカレントミラー回路７８を構成するトランジスタ７８ａ〜７８ｃのドレイン電極Ｄとソース電極Ｓとの間の電圧が飽和領域になったときの電圧である。

歪み検出装置７０の動作について説明する。歪み検出装置７０において、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間、及び、Ｖｇｓ補正用素子７４のドレイン電極Ｄとソース電極Ｓとの間には、それぞれ電流Ｉｄｓ０が流れている。この状態で、電圧印加手段７６の印加電圧を可変し、Ｖｇｓ補正用素子７４のゲート電極Ｇとドレイン電極Ｄとの間の電圧Ｖｄｇを歪み検出素子１０の閾値電圧Ｖｔｈに調整する。この時のＶｇｓ補正用素子７４のゲート電極Ｇとソース電極Ｓとの間の電圧Ｖｇｓ（＝歪み検出素子１０のゲート電極Ｇとソース電極Ｓとの間の電圧）は、図２５に示すようにＶｇｓ０となる。

図２７は、Ｖｇｓ補正用素子のＶｄｓ−Ｉｄｓ特性を例示する図である。Ｖｇｓ補正用素子７４のゲート電極Ｇとドレイン電極Ｄとの間の電圧Ｖｄｇを歪み検出素子１０の閾値電圧Ｖｔｈに調整することで、Ｖｇｓ補正用素子７４のＶｄｓ−Ｉｄｓ特性は図２７（ａ）の破線で示す特性になる。従って図２７（ｂ）に示すように、Ｉｄｓ０を決定することで、Ｖｄｓは、Ｖｄｓ＝Ｖｇｓ０＋Ｖｔｈを満たす値に決定される。

このように、Ｖｇｓ補正用素子７４のドレイン電極Ｄとソース電極Ｓとの間に流れる電流をＩｄｓ０とし、Ｖｇｓ補正用素子７４のゲート電極Ｇとドレイン電極Ｄとの間の電圧Ｖｄｇを歪み検出素子１０の閾値電圧Ｖｔｈに調整することにより、Ｖｇｓ補正用素子７４のゲート電極Ｇとソース電極Ｓとの間の電圧Ｖｇｓ（＝歪み検出素子１０のゲート電極Ｇとソース電極Ｓとの間の電圧）はＶｇｓ０となる。従って、図２５に示すように周辺温度が変化しても歪み検出素子１０及びＶｇｓ補正用素子７４の特性は変化しないため、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間の電圧Ｖｄｓの温度変化による電圧変化量ΔＶｄｓ（温度）＝０とすることができる。

この状態で、歪み検出素子１０に圧縮歪み又は引張り歪みを印加すると、歪み検出素子１０の温度変化の影響を受けずに、歪みにより生じる電圧変化量ΔＶｄｓのみを検出することができる。歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間の電圧は、常に、歪み検出素子１０の温度変化に依存しない一定の電圧Ｖｄｓとなるからである（すなわち、温度変化による電圧変化量ΔＶｄｓ（温度）が生じないからである）。従って、歪み量検出手段７２は、電圧検出手段７１の検出結果に基いて（例えば、図１９を参照して）、歪み検出素子１０の温度変化の影響を受けずに、印加された歪み量を検出することができる。

本発明の第６の実施の形態によれば、歪み検出装置７０に、歪み検出素子１０と同一構造の素子であり同一の温度特性を有するＶｇｓ補正用素子７４を設け、温度変化の影響を受けない電流Ｉｄｓ０を求め、Ｖｇｓ補正用素子７４のドレイン電極Ｄとソース電極Ｓとの間にカレントミラー回路７８から電流Ｉｄｓ０を供給する。又、電圧印加手段７５の印加電圧を可変し、歪み検出素子１０の閾値電圧Ｖｔｈに調整する。これにより、歪み検出素子１０のドレイン電極Ｄとソース電極Ｓとの間の電圧は、常に、歪み検出素子１０の温度変化に依存しない電圧Ｖｄｓとなる。その結果、歪み検出素子１０に圧縮歪み又は引張り歪みを印加すると、歪み検出素子１０の温度変化の影響を受けずに、歪みにより生じる電圧変化量ΔＶｄｓのみを検出することができため、歪み検出素子１０の温度が変化した場合にも精度の良い歪み量の検出が可能となる。

又、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電圧変化量ΔＶｄｓのみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。

又、他の実施の形態と同様に、ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易である。

以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

例えば、本発明の各実施の形態において、２種類の圧電材料ＡｌＧａＮ、ＧａＮを含む材料からトランジスタを形成する例を示したが、トランジスタを構成する圧電材料は１種類のみでも構わない。又、圧電材料は、ＡｌＧａＮ、ＧａＮに限定されず、例えば、ＡｌＮ、ＧａＡｓ等どのようなものを用いても構わない。

又、本発明の第５の実施の形態に係る歪み検出装置６０に、本発明の第２の実施の形態に係る歪み検出装置３０のように電圧調整手段を設ける構成にしても構わない。

本発明に係る歪み検出素子を模式的に例示する断面図である。 本発明の第１の実施の形態に係る歪み検出装置の概略の構成を例示する図である。 本発明に係る歪み検出素子のＶｇｓ−Ｉｄｓ特性を例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みが印加される様子を模式的に例示する断面図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｉｄｓ特性を例示する図である。 本発明に係る歪み検出素子にＶｇｓ＝Ｖｔｈを印加したときのエネルギーバンドを例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−ΔＩｄｓ特性を例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときの歪み量εと電流変化率ΔＩｄｓ／Ｉｄｓ１との関係を例示する図である。 本発明の第１の実施の形態に係る歪み検出方法を例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｄｓ−Ｉｄｓ特性を例示する図である。 図５に示すＶｇｓ−Ｉｄｓ特性の一部を拡大して例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときの電圧調整量ΔＶｇｓと歪み量εとの関係を例示する図である。 本発明の第２の実施の形態に係る歪み検出装置の概略の構成を例示する図である。 本発明の第２の実施の形態に係る歪み検出方法を例示する図である。 本発明の第３の実施の形態に係る歪み検出装置の概略の構成を例示する図である。 本発明に係る歪み検出素子のＶｇｓ−Ｖｄｓ特性を例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｖｄｓ特性の変化を例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−ΔＶｄｓ特性を例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときの歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係を例示する図である。 本発明の第３の実施の形態に係る歪み検出方法を例示する図である。 本発明に係る歪み検出素子に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｖｄｓ特性を例示する図である。 本発明の第４の実施の形態に係る歪み検出装置の概略の構成を例示する図である。 本発明の第４の実施の形態に係る歪み検出方法を例示する図である。 本発明の第５の実施の形態に係る歪み検出装置の概略の構成を例示する図である。 本発明に係る歪み検出素子におけるＶｇｓ−Ｉｄｓの温度特性を例示する図である。 本発明の第６の実施の形態に係る歪み検出装置の概略の構成を例示する図である。 Ｖｇｓ補正用素子のＶｄｓ−Ｉｄｓ特性を例示する図である。

符号の説明

１０ 歪み検出素子
１１ 基板
１２ バッファ層
１３ チャネル層
１４ キャリア供給層
１５ 絶縁膜
１６ ゲート電極
１７ ソース電極
１８ ドレイン電極
２０，３０，４０，５０，６０，７０ 歪み検出装置
２１，６１，７１，７５ 電圧印加手段
２２，５３，６２，７６ 電圧検出手段
２３，３３，４３，６３ 電流検出手段
２４，３４，４４，５４，６４，７２ 歪み量検出手段
２５，６５，７８ｄ 電圧源
３６，５６ 電圧調整手段
４５，６８，７７ 定電流源
６６，７３ 補正手段
６７ Ｖｄｓ補正用素子
６９ ソースフォロワ回路
６９ａ，６９ｂ，６９ｃ，７８ａ，７８ｂ，７８ｃ トランジスタ
７４ Ｖｇｓ補正用素子
７８ カレントミラー回路

Claims (17)

1. ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、
   前記歪み検出素子の前記ゲート電極と前記ソース電極との間にゲートソース間電圧を印加する電圧印加手段と、
   前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流を検出する電流検出手段と、
   前記電流検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置であって、
   前記ゲートソース間電圧は、前記歪み検出素子に歪みを印加していないときの前記ドレインソース間電流と、前記歪み検出素子に所定の歪みを印加したときの前記ドレインソース間電流との差である電流変化量が所定の値以上になるように印加されていることを特徴とする歪み検出装置。
2. 前記所定の値は、前記歪み検出素子に所定の歪みを印加したときの前記電流変化量の最大値又は最小値近傍の値であることを特徴とする請求項１記載の歪み検出装置。
3. 更に、前記歪み検出素子に検出すべき歪みを印加したときの前記ドレインソース間電流が、前記歪み検出素子に歪みを印加していないときの前記ドレインソース間電流と等しくなるように前記ゲートソース間電圧を調整する電圧調整手段を有することを特徴とする請求項１又は２記載の歪み検出装置。
4. ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、
   前記歪み検出素子の前記ゲート電極と前記ソース電極との間にゲートソース間電圧を印加する電圧印加手段と、
   前記歪み検出素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧を検出する電圧検出手段と、
   前記電圧検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置であって、
   前記ゲートソース間電圧は、前記歪み検出素子の閾値電圧近傍の値になるように印加されていることを特徴とする歪み検出装置。
5. 更に、前記歪み検出素子に検出すべき歪みを印加したときの前記ドレインソース間電圧が、前記歪み検出素子に歪みを印加していないときの前記ドレインソース間電圧と等しくなるように前記ゲートソース間電圧を調整する電圧調整手段を有することを特徴とする請求項４記載の歪み検出装置。
6. ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、
   前記歪み検出素子の温度変化による特性変化を補正する補正手段と、
   前記歪み検出素子の前記ゲート電極と前記ソース電極との間にゲートソース間電圧を印加する電圧印加手段と、
   前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流を検出する電流検出手段と、
   前記電流検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置。
7. 前記補正手段は、前記歪み検出素子と同一構造である補正用素子と、
   前記補正用素子のドレイン電極とソース電極との間に所定の電流を供給する定電流源と、
   前記歪み検出素子と前記補正用素子とを接続する高入力インピーダンス回路と、を有し、
   前記歪み検出素子に歪みが印加されていない状態で、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れる前記ドレインソース間電流は、前記所定の電流と同一値であることを特徴とする請求項６記載の歪み検出装置。
8. 前記高入力インピーダンス回路は、ソースフォロワ回路を含んで構成されていることを特徴とする請求項７記載の歪み検出装置。
9. ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子と、
   前記歪み検出素子の温度変化による特性変化を補正する補正手段と、
   前記歪み検出素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧を検出する電圧検出手段と、
   前記電圧検出手段の検出結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置。
10. 前記補正手段は、前記歪み検出素子と同一構造である補正用素子と、
    前記歪み検出素子及び前記補正用素子のそれぞれのドレイン電極とソース電極との間に同一値の所定の電流を供給するカレントミラー回路と、
    前記カレントミラー回路の供給する前記所定の電流を設定する定電流源と、
    前記補正用素子のゲート電極と前記ドレイン電極との間にゲートドレイン間電圧を印加する電圧印加手段と、を有し、
    前記歪み検出素子に歪みが印加されていない状態で、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧は、前記補正用素子の前記ドレイン電極と前記ソース電極との間のドレインソース間電圧と同一値であることを特徴とする請求項９記載の歪み検出装置。
11. 前記補正手段を構成する前記電圧印加手段は、前記補正用素子の前記ゲート電極と前記ドレイン電極との間に、前記歪み検出素子の閾値電圧と同一値の電圧を印加することを特徴とする請求項１０記載の歪み検出装置。
12. ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子の歪み検出方法であって、
    前記歪み検出素子に所定の歪みを印加し、前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流がピーク又はボトム近傍になるように、前記ゲート電極と前記ソース電極との間に印加するゲートソース間電圧を調整する第１ステップと、
    前記歪み検出素子に歪みを印加しないで、前記ドレイン電極と前記ソース電極との間に流れるドレインソース間電流Ａを検出する第２ステップと、
    前記歪み検出素子に検出すべき歪みを印加し、前記ソース電極と前記ドレイン電極との間に流れるドレインソース間電流Ｂを検出する第３ステップと、
    前記検出すべき歪み量を求める第４ステップとを有することを特徴とする歪み検出方法。
13. 前記第４ステップは、前記ドレインソース間電流Ａ及びＢから電流変化率（Ｂ−Ａ）／Ａを算出する第５ステップと、
    前記電流変化率（Ｂ−Ａ）／Ａに基づいて、前記検出すべき歪み量を求める第６ステップとを有することを特徴とする請求項１２記載の歪み検出方法。
14. 前記第４ステップは、前記ドレインソース間電流Ｂが前記ドレインソース間電流Ａと等しくなるように、前記ゲート電極と前記ソース電極との間に印加する前記ゲートソース間電圧を調整する第７ステップと、
    前記第７ステップにおける前記ゲートソース間電圧の調整量に基づいて、前記検出すべき歪み量を求める第８ステップとを有することを特徴とする請求項１２記載の歪み検出方法。
15. ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子の歪み検出方法であって、
    前記ゲート電極と前記ソース電極との間に印加するゲートソース間電圧を、前記歪み検出素子の閾値電圧近傍の値に調整する第１ステップと、
    前記歪み検出素子に歪みを印加しないで、前記ドレイン電極と前記ソース電極との間のドレインソース間電圧Ｃを検出する第２ステップと、
    前記歪み検出素子に検出すべき歪みを印加し、前記ドレイン電極と前記ソース電極との間のドレインソース間電圧Ｄを検出する第３ステップと、
    前記検出すべき歪み量を求める第４ステップとを有することを特徴とする歪み検出方法。
16. 前記第４ステップは、前記ドレインソース間電圧Ｃ及びＤから、電圧変化率（Ｄ−Ｃ）／Ｃを算出する第５ステップと、
    前記電圧変化率（Ｄ−Ｃ）／Ｃに基づいて、前記検出すべき歪み量を求める第６ステップとを有することを特徴とする請求項１５記載の歪み検出方法。
17. 前記第４ステップは、前記ドレインソース間電圧Ｄが前記ドレインソース間電圧Ｃと等しくなるように、前記ゲート電極と前記ソース電極との間に印加する前記ゲートソース間電圧を調整する第７ステップと、
    前記第７ステップにおける前記ゲートソース間電圧の調整量に基づいて、前記検出すべき歪み量を求める第８ステップとを有することを特徴とする請求項１５記載の歪み検出方法。

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