JP2009544161A - 電子コンポーネントおよび集積回路を収納する方法 - Google Patents

Abstract

本発明は、電子コンポーネントおよび電子コンポーネントに割り当てられた集積化されたドライバ回路および／または制御回路の分野に関し、より詳細には、電子コンポーネントの機械的収納ならびに電子コンポーネントおよび電子コンポーネントの集積化された関連ドライバ回路および／または制御回路の収納に関する。

Description

本発明は、電子デバイスおよび電子デバイスの関連ドライバおよび／またはコントローラ集積回路の分野に関し、より詳細には、電子デバイスの機械的パッケージングならびに電子デバイスおよび電子デバイスの関連ドライバおよび／またはコントローラ集積回路のパッケージングに関する。

微小電気機械システムＭＥＭＳデバイスなどの、電子デバイス、電子コンポーネントは、それぞれ、益々重要となっている。多くのタイプのシステムは、物理的システムの特性値を検出し、検知された値を表す対応する電気信号を生成するセンサを使用する。

たとえば、加速度計センサは、機械的にアクティブなコンポーネント、たとえば、加速度依存性のある振動質量を備え、回転または直線加速度などの特定のタイプの加速度を、対応する電気信号に変換する電気機械センサに頼っている。

こうした電子デバイスは、かなり感度が高いため、ある種のパッケージ内で組み立てられることによって保護される必要がある。マイクロ・システム用の電子デバイスまたは他のデバイスの製造のために、構造化されたカプセル化部またはパッシベーション層および／または空洞の精密な形成を可能にする多くの技術が開発されてきた。

たとえば、プラスチックにおけるモールディングのような、通常のパッケージングまたは収容の概念は、前記感度が高いコンポーネントの機械的特性が乱されるか、または、さらに損傷を受けるため不利である。たとえば、ＳＡＷフィルタ・デバイスの場合、表面上の材料さえもが、前記フィルタ・デバイスの特性に影響を及ぼす。

こうした擾乱を回避し、また、こうした感度が高い電子デバイスを保護するために、対応する感度が高い電子デバイスを有するウェハは、第２ウェハまたは蓋ウェハに接合される。前記第２ウェハは、前記電子デバイスのエリアに、または、前記電子デバイスの位置に穴またはトレンチを備える。前記第２ウェハのこれらの穴またはトレンチは、前記第２ウェハを前記第１ウェハに接合した後に感度が高い構造の上に空洞を形成するように作製される。

たとえば、ＤＥ １０１ ４７ ６４８ Ａ１は、ＭＥＭＳデバイスをパッケージングするために使用されるガラス蓋用のポケット形状の構造の作製についてのこの概念を開示する。

あるいは、高価なセラミック・パッケージもまた、感度が高いコンポーネントを保護するために使用される。

ＤＥ １０２ ０６ ９１９ Ａ１は、以下のステップを用いたプロセスを使用して電子デバイスをパッケージングする方法を開示する。そのステップとは、前記電子デバイスを第１ウェハ上に載せること、各電子デバイスの周りにフレーム構造を作製すること、および、犠牲層上に設置された蓋構造でフレーム構造を覆うことである。各電子デバイスの周りのフレーム構造および覆いは、電子デバイスを収容しかつ保護する空洞を形成する。

既に先に述べたように、多くのタイプのシステムが、物理的システムの特性値を検出し、検知された値を表す対応する電気信号を生成するセンサなどの電子デバイスを使用する。これらの電気信号は、一般に、オフチップで位置するか、または、オンチップで隣接ロケーションに位置する電気集積回路に供給されて、所望の機能、たとえば、増幅、弁別、および／または、信号変換が実施されることを可能にする。

電子デバイスおよび関連ドライバおよび／またはコントローラ集積回路についての別個のパッケージングの場合、パッケージングされた電子デバイスは、同様な方法でパッケージングされるドライバおよび／またはコントローラ集積回路と共にプリント回路板上に実装される。これらの電子デバイスおよび集積回路が共同して、所望の機能、たとえば検知機能を実行する。

電子デバイスのパッケージングおよび集積回路のパッケージングは、一般に、対応する電子デバイス、集積回路、それぞれよりかなり大きいため、パッケージングは、とりわけ、プリント回路板上での、組立寸法と、同様に、組立コストに寄与する。

さらに、パッケージング内への電子デバイスの実装は、コントローラおよび／またはドライバ機能を実施する集積回路に対して電子デバイスが接近して設置されることができる程度を制限する。このことは、次に、不必要に、電子システムの電気的性能を制限するか、または、雑音に対する感受性を増加させる可能性がある。

ＷＯ ０１／２９５２９ Ａ２は、微小機械センサおよび関連制御回路のパッケージングを開示する。微小機械センサは、半導体ウェハ上に作製され、制御回路は、別の半導体上に作製される。空洞は、制御回路ウェハの背面上にエッチングされ、ウェハが隣接関係にさせられると、他のウェハ上のセンサが空洞内に嵌合するように形成される。

特許文書ＵＳ ２００４／０１７３９１３ Ａ１は、静電容量型半導体を記載し、センサ・チップおよび回路チップはパッケージ内に収容される。センサ・チップは、回路チップ上に実装されて、積層体構造を提供する。積層体構造は、パッケージ内に収容される。パッケージは、内部が窪んだ単一セラミック基板で作られる。回路チップは、板の上部面に配置される。

ＵＳ ５，７０１，０３３は、半導体素子を内部に実装する空洞、および、空洞の周囲にある低い段状表面であって、チップ・コンポーネントを低い段状表面上に実装する、低い段状表面を有する基板を備える半導体デバイスに関する。半導体素子は、空洞内に実装され、チップ・コンデンサとして具現化されるチップ・コンポーネントは、低い段状表面に実装される。

特許文書ＪＰ ２００２１７１１５０は、あるタイプの「ペデスタル」によってキャリアの上部面上に配置される１つの面を有する圧電振動デバイス用のパッケージの構造を記載する。

ＵＳ ２００４／００７７１１７ Ａ１は、密閉された微小デバイスのためのフィードスルー設計および方法に関する。とりわけ、ガラス・ウェハおよびシリコン・ウェハが組み立てられて組立体ウェハになり、組立体ウェハは、単一微小デバイスにダイシングされる。

ＤＥ １０１ ４７ ６４８ Ａ１ ＤＥ １０２ ０６ ９１９ Ａ１ ＷＯ ０１／２９５２９ Ａ２ ＵＳ ２００４／０１７３９１３ Ａ１ ＵＳ ５，７０１，０３３ ＪＰ ２００２１７１１５０ ＵＳ ２００４／００７７１１７ Ａ１

したがって、従来の集積回路作製技法および従来のパッケージング技術を特に使用することによって、電子デバイスを、または、電子デバイスの関連ドライバおよび／またはコントローラ集積回路と共に電子デバイスをパッケージングする、または、収容するための、容易で、サイズとコストを低減するが安全な概念を提供することが、本発明の目的である。

本発明の目的の創造的な解決策は、意外にも、添付されたそれぞれの独立請求項の主題のそれぞれによって達成される。有利なかつ／または好ましい実施形態または改善形態は、添付されたそれぞれの従属請求項の主題である。

したがって、本発明は、電子コンポーネントをパッケージングする方法を提案し、この方法は、少なくとも１つの支持基板を設けるステップと、少なくとも１つの階段を備える少なくとも１つの凹所を支持基板の上部面に形成するステップと、少なくとも１つの第１電子デバイスを階段上に少なくとも部分的に設置して、特に、第１電子デバイスを支持し、かつ／または、第１電子デバイスを凹所の底部から離間させるステップと、支持基板の上部面を少なくとも部分的に蓋で覆うステップとを含む。

支持基板の上部面を蓋で覆うステップは、凹所と蓋によって構成される空洞の形成をもたらす。したがって、第１電子デバイスは、空洞内に収容される。一実施形態では、第１電子デバイス以外に、少なくとも１つの第２電子デバイスが、支持基板の上部面上に設置される。好ましくは、第２電子デバイスは、凹所に隣接して設置される。

本発明は、さらに、電子コンポーネントをパッケージングする方法を提案し、この方法は、少なくとも１つの支持基板を設けるステップと、少なくとも１つの凹所を支持基板の上部面に形成するステップと、少なくとも１つの第１電子デバイスを凹所内に設置するステップと、特に凹所に隣接して、少なくとも１つの第２電子デバイスを支持基板の上部面上に配置するステップと、支持基板の上部面を少なくとも部分的に蓋で覆うステップとを含む。

それにより、支持基板の上部面を蓋またはカバーで覆うステップは、凹所と蓋によって構築される空洞の形成をももたらす。したがって、第１電子デバイスは凹所内に収容され、同時に、第２電子デバイスは同時にカプセル化される。第１電子デバイスの収容および第２電子デバイスのカプセル化は、１つのステップだけで実施される。この実施形態の１つの代替法では、凹所は、また、第１電子デバイスを支持し、かつ、第１電子デバイスを凹所の底部から離間させるための少なくとも１つの階段と共に製造される。

本発明は、また、電子パッケージを提案し、この電子パッケージは、少なくとも１つの凹所を上部面に有する少なくとも１つの支持基板であって、凹所が少なくとも１つの階段を備える少なくとも１つの支持基板と、第１電子デバイスを凹所の底部から離間させる階段上に少なくとも部分的に配置される少なくとも１つの第１電子デバイスと、支持基板の上部面を少なくとも部分的に覆う蓋とを備える。先に提案した電子パッケージは、特に、本発明による方法によって作成可能であるか、または、作成される。

電子パッケージは、第１電子デバイスを収容し、凹所を蓋で覆うことによって形成された空洞を備える。一実施形態では、この電子パッケージは、さらに、特に凹所に隣接して、支持基板の上部面上に配置された少なくとも１つの第２電子デバイスを備える。

本発明は、さらに、電子パッケージを提案し、この電子パッケージは、少なくとも１つの凹所を上部面に有する少なくとも１つの支持基板と、凹所内に配置された少なくとも１つの第１電子デバイスと、特に凹所に隣接して、支持基板の上部面上に配置された少なくとも１つの第２電子デバイスと、支持基板の上部面を少なくとも部分的に覆う蓋とを備える。先に提案した電子パッケージは、特に、本発明による方法によって作成可能であるか、または、作成される。

したがって、電子パッケージは、第１電子デバイスを収容する空洞と第２電子デバイスのカプセル化部の両方を備え、それらは共に、支持基板を蓋で覆うことによって形成される。好ましい実施形態では、凹所は、少なくとも１つの階段を備え、階段上に、第１電子デバイスが少なくとも部分的に配置され、また、階段は、第１電子デバイスを凹所の底部から離間させる。

電子パッケージのいくつかの実施形態が明示的に述べられる。しかし、電子パッケージは、特に、本発明の方法によって作成可能であるか、または、作成され、本発明による先に述べた、また、以下で述べる方法の特徴は、また、方法特徴によって作成される電子パッケージの手段またはコンポーネントに相当する。

第１電子デバイスは、ＳＡＷフィルタ・デバイス、水晶デバイス、熱センサ、圧力センサ、および／または、ジャイロスコープなどのＭＥＭＳデバイスを備える。さらなる実施形態では、第１電子デバイスは、知覚機能素子、半導体機能素子、熱機能素子、機械機能素子、および／または光学機能素子を備える。本発明による第１電子デバイスは、約１μｍ〜１０００μｍ、好ましくは、約数十μｍまたは５０μｍ〜数百μｍまたは２００μｍの厚さまたは高さ、および、約１μｍ〜数十ｍｍ、好ましくは、約１０μｍ〜１０ｍｍの径を有する。

支持基板は、半導体基板として設けられることができる。一実施形態では、シリコン半導体が半導体基板として設けられる。別の実施形態では、材料としてＧａＡｓ、ＩｎＰ、および／またはＳｉＧｅを含む化合物半導体が半導体基板として設けられる。

別の実施形態は、半導体として広いエネルギー・ギャップを特徴とする半導体を使用する。エネルギー・ギャップは、約２．５ｅＶ〜１０．０ｅＶ、好ましくは、約３．０ｅＶ〜６．０ｅＶである。この場合、サファイアが、好ましい半導体基板である。

支持基板の上部面上での凹所の作製は、エッチング、ラッピング、および／またはサンド・ブラストなどのサブトラクティブ・プロセスによって実施される。凹所の寸法は、収容する第１電子デバイスの寸法に適応する。凹所の寸法は、第１電子デバイスが、特に本質的に、凹所内に完全に嵌るように選択される必要がある。したがって、凹所は、約１μｍ〜１０００μｍ、好ましくは、約５０μｍ〜２００μｍの深さ、および、約１μｍ〜数十ｍｍ、好ましくは、約１０μｍ〜１０ｍｍの径を有する。

一部の実施形態は、既に先に述べたように、凹所が、第１電子デバイスを支持し、かつ、第１電子デバイスを凹所の底部から離間させるための少なくとも１つの階段を備えるという特徴を含む。階段の寸法は、凹所のサイズに依存する。したがって、階段の高さは凹所の深さより低く、階段の長さは凹所の径より短い。階段は、約１μｍ〜４００μｍ、好ましくは、約５０μｍ〜２００μｍの高さ、および、約１μｍ〜数十ｍｍ、好ましくは、約１０μｍ〜１０ｍｍの長さを有する。全体の階段高さまたは平均の階段高さは、全体の凹所高さまたは平均の凹所高さの約１％〜８０％、好ましくは、１０％〜６０％に相当する。特定の好ましい実施形態では、階段高さは、全体の凹所高さまたは平均の凹所高さの約２０％〜５０％に相当する。階段長さは、全体の凹所長さまたは平均の凹所長さの約１％〜８０％、好ましくは、３％〜４０％に相当する。特定の好ましい実施形態では、階段長さは、全体の凹所長さまたは平均の凹所長さの約５％〜３０％に相当する。

第１電子デバイスは、接着、はんだ付け、低温ガラス・モールド、および／またはペースティング、特に、Ａｇペースティングによって階段上に実装される。それにより、第１電子デバイスは、移動可能に実装されることができる。特定の実施形態では、この種類の実装は、第１電子デバイスが振動することを可能にする。凹所の作製は、凹所を作製するための上述したサブトラクティブ・プロセスのパラメータを変更することによって実施される。

本発明による凹所が階段を備える場合、階段は、ワン・ステップ・プロセスまたはマルチ・ステップ・プロセスで形成されることができる。たとえば、ワン・ステップ・プロセスは、凹所および階段のネガ形状に少なくとも本質的に相当する形状を有するラッピング・ツールまたはある種のラッピング・スタンプによって実現されることができる。マルチ・ステップ・プロセスについての例は、異なるサイズおよび／または形状のラッピング・ツールの適用に相当する。異なるラッピング・ツールの適用の組合せは、凹所および対応する階段の形成を可能にする。マルチ・ステップ・プロセスについての別の例は、フォトリソグラフィ構造化を使用したエッチング・プロセスに相当する。

一実施形態では、第２電子デバイスは、集積回路として設けられる。集積回路は、固体またはモノリシック集積回路として、膜集積回路として、かつ／または、ハイブリッド集積回路として設けられても、または、形成されてもよい。別の実施形態では、集積回路は、第１電子デバイス用のドライバまたはコントローラ集積回路として設けられる。さらなる実施形態では、集積回路は、両方の機能を含む、すなわち、第１電子デバイス用のドライバ集積回路とコントローラ集積回路の両方である。

電子雑音を防止するか、または、低減するために、たとえば、第１電子デバイスから第２電子デバイスへ、または、その逆への電気信号の伝達中に、第２電子デバイスは、第１電子デバイスに対してできる限り近くに設置される。たとえば、第２電子デバイスは、凹所の上側縁にちょうど隣接する。好ましくは、第１電子デバイスおよび第２電子デバイスは、電気的に接続される。この接続は、材料としてＡｕ、Ａｌ、ＰｂＳｎ、ＳｎＡｇＣｕ、および／またはＡｇを含む、ワイヤ・ボンディング、はんだ付け、および／または、金属ペースティングによって実施される。

第２電子デバイスまたは集積回路の実装方法または形成方法ならびに寸法は、その実施形態に依存する。第２電子デバイスは、接着、ろう付け、はんだ付け、低温ガラス・モールド、および／またはペースティング、特に、Ａｇペースティングによって上部面上に実装され、それぞれ、蒸着、ＣＶＤ、スパッタリング、エピタキシャル成長、および／またはドテーションによって形成される。

少なくとも１つの第１電気接触パッドは、第１電子デバイスを収容する凹所に特に隣接して支持基板の上部面上に堆積される。第１電気接触パッドは、たとえば、ＰＶＤ、特に、蒸着および／またはスパッタリングおよび／またはＣＶＤを使用したフォトリソグラフィ技法によって作製される。第１電気接触パッドを形成する材料は、Ａｕ、Ａｌ、ＴｉＣｕ、ＡｌＳｉＣｕ、ＡｌＳｉＴｉ、Ｗ、Ｃｕ、および／またはＡｌＣｕを含む。第１接触パッドは、約１ｎｍ〜数十μｍ、好ましくは、約１００ｎｍ〜１μｍの厚さ、および、約１μｍ〜数百μｍ、好ましくは、約１０μｍ〜５００μｍの径を有する。第１電気接触パッドは、特に、第１電子デバイスに電気的に接続される。この接続は、材料としてＡｕ、Ａｌ、ＰｂＳｎ、ＳｎＡｇＣｕ、および／またはＡｇを含む、ワイヤ・ボンディング、はんだ付け、および／または、金属ペースティングによって実施される。

対応する実施形態によれば、少なくとも１つの第２電気接触パッドは、第２電子デバイスに特に隣接して支持基板の上部面上に配置されて、第２電子デバイスに接触する。第２電気接触パッドは、第１電気接触パッドについて上述されたのと同じ技法および材料を使用することによって作製されることができる。好ましくは、第１および第２電気接触パッドは、１つのステップで同時に作製される。第２電気接触パッドは、第２電子デバイスに電気的に接続される。この接続は、第１電子デバイスと第１電気接触パッドとの間の上述した接続に従って実施されることができる。

支持基板は、蓋またはカバーによって隣接関係で覆われる。この覆いは、第１電子デバイスを収容する凹所による空洞の形成をもたらす。凹所内の第１電子デバイスと支持基板の上部面上の第２電子デバイスの両方を有する本発明の別の実施形態によれば、蓋によって支持基板を覆うことは、第１電子デバイスを収容する空洞と第２電子デバイス用のカプセル化部の両方を同時に形成する。本発明の方法は、電子デバイスおよびその対応する集積回路の別個のパッケージングについての必要性をなくす。開示されるパッケージング方法は、有利には、パッケージング操作中における露出したセンサのハンドリングをなくし、電子デバイスおよびその関連集積回路の接近した設置をもたらすため、コストが低減され、また、一般的なパッケージング技術を使用して、より高いシステム性能が達成される可能性がある。

蓋についての好ましい材料は、ガラス、金属、セラミック、半導体、および／またはプラスチックを含み、膜として設けられることができる。材料に応じて、蓋は、約１０μｍ〜数ｍｍ、好ましくは、約１００μｍ〜１ｍｍの厚さを有する。蓋は、支持基板を少なくとも部分的に覆う。さらなる実施形態では、蓋の径は、覆う支持基板の径に本質的に相当する。

支持基板の上部面に少なくとも部分的に接触する蓋の接触面は、平坦にされる、すなわち、非構造化されるため、蓋の接触面は、支持基板の上部面に完全に接触する。別の実施形態では、支持基板の上部面に接触する蓋の接触面は、構造化される、すなわち、第１電子デバイスのエリアに第１凹所を備える。この特定の実施形態では、第１電子デバイスを収容する空洞は、支持基板内の凹所と蓋内の凹所によって形成される。別の実施形態では、接触面が、第１電子デバイスのエリアに第１凹所を備えるか、または、第２電子デバイスのエリアに第２凹所を備えるように構造化された蓋の接触面が設けられる。さらなる実施形態では、接触面が、第１電子デバイスのエリアの第１凹所および第２電子デバイスのエリアの第２凹所を備えるように構造化された蓋の接触面が設けられる。したがって、構造化された蓋の接触面が設けられ、蓋接触面内に少なくとも１つの凹所を備える。この特定の実施形態では、第１電子デバイスを収容し、また、第１凹所によって形成される空洞以外に、第２電子デバイスを収容する空洞もまた第２凹所によって形成される。

支持基板の上部面および蓋の接触面は、一緒に接合される。支持基板の上部面と蓋の接触面を接合するための考えられる技法は、陽極接合、低温接合、ろう付け、接着、はんだ付け、および／またはガラス溶融、特に、低温ガラス溶融である。一実施形態によれば、蓋の接触面および／または蓋の上部面は、それぞれ、少なくとも１つの接着層で少なくとも部分的に覆われ、支持基板および蓋は、少なくとも１つの接着層によって一緒に接合される。接着層は、約１００ｎｍ〜数十μｍ、好ましくは、約１μｍ〜１０μｍの厚さ、および、蓋または覆う支持基板の径に特に本質的に相当する径を有する。別の実施形態では、両方の面、すなわち、蓋の接触面および支持基板の上部面は、少なくとも１つの接着層で覆われ、支持基板および蓋は、接着層によって接合される。堆積することが容易であるため、好ましい実施形態では、接着層は、蓋の接触面を完全に覆う。

別の実施形態では、接着層は、少なくとも１つのギャップまたは凹所を備える。一実施形態では、接着層は、第１電子デバイスのエリアに少なくとも１つの第１ギャップまたは第１凹所あるいは凹所を備える、かつ／または、第２電子デバイスのエリアに第２ギャップまたは第２凹所を備える。したがって、第１電子デバイスおよび／または第２電子デバイスを収容する対応する凹所は、接着層によってそれぞれ覆われず、接着層に対して感度が高い電子デバイスを使用できるようにすることができる。接着層は、たとえば、接着、ろう付け、はんだ付け、および／またはガラス層溶融によって実現される。接着層を形成する上述した方法による考えられる材料は、樹脂、優先的に、エポキシ樹脂、および／または、アクリル樹脂、ＡｕＳｎ、ＰｂＳｎ、ＳｎＡｇＣｕ、および／または低温溶融ガラスである。接着層は、スピン・コーティング、スプレー・コーティング、ＰＶＤ、特に、スパッタリング、および／または、蒸着、スクリーン印刷、および／またはフィルミングによって堆積される。本発明の好ましい実施形態では、第１電子デバイスを収容する空洞は、第１電子デバイスおよび／または第２電子デバイスが、それぞれ、密閉されるように形成される。特に、第１電子デバイスおよび／または第２電子デバイスは、それぞれ、空洞内で、蓋の接触面と支持基板の上部面との間で、それぞれ密閉される。

収容された第１電子デバイスに対する電気接触部を設けるために、少なくとも１つのバイアホールが、支持基板の底部面および／または蓋の背面内に作製され、第１電気接触パッドに対するアクセスを可能にする、すなわち、支持基板の上部と底部面を接続する。第１バイアホールの作製のための考えられる技法は、エッチング、ラッピング、および／またはサンド・ブラストである。適している場合、フォトリソグラフィ技法が適用されることができる。バイアホールすなわち第１バイアホールは、第１電気接触パッドに対する直接アクセスを可能にするほどの深さに作製される。したがって、第１バイアホールは、支持基板の厚さに応じた深さおよび約１μｍ〜数百μｍ、好ましくは、約５０μｍ〜２００μｍの径を有する。

支持基板の底部面から、または、蓋の背面から、第１バイアホールを通して、第１電気接触パッドおよび第１電子デバイスへの電気接続を確立するために、電気接続、特に、少なくとも１つの第１電気接続ラインが作製される。第１電気接続ラインの作製のための考えられる技法は、材料としてＡｕ、Ａｌ、Ｃｕ、ＡｌＳｉ、および／またはＡｌＣｕを含む、ＰＶＤ、たとえば、蒸着、および／または、スパッタリング、および／または、ＣＶＤである。適している場合、フォトリソグラフィ技法が適用されることができる。

得られる電子パッケージのさらなる容易な処理、たとえば、電子パッケージのプリント回路板上への実装を可能にするために、少なくとも１つの第１はんだボールが、第１電気接続ライン上に設置される。第１はんだボールの実装のための好ましい技法は、リフロー・プロセス、レーザ・マウンティング、Ａｕ／Ａｕフローティング・プロセス、導電性膜相互接続プロセス、および／またはＡｇはんだ付けである。したがって、好ましいプロセスは、第１電気接続ライン上の事前作製されたはんだボールの溶融を含む。第１はんだボールは、約１０μｍ〜数百μｍ、好ましくは、約１００μｍ〜５００μｍの径を有し、ＰｂＳｎ、ＳｎＡｇＣｕ、および／またはＺｎＳｎを含む。

本発明の上述した特に好ましい実施形態によれば、少なくとも１つの第２バイアホールが、支持基板の底部面または蓋の背面内に作製され、第２電気接触パッドに対するアクセスを可能にする。第２電気バイアホールは、第１バイアホールについて上述したのと同じ技法および同じ材料を使用することによって作製されることができる。好ましくは、第１および第２バイアホールは、１つのステップで同時に作製される。第２バイアホールは、第２電気接触パッドに対するアクセスを可能にする。

この実施形態によれば、同様に、電気接続、特に、少なくとも１つの第２電気接続ラインが、第２バイアホールを通して、第２電気接触パッドから、支持基板の底部面または蓋の背面まで作製される。また、同様に、少なくとも１つの第２はんだボールは、第２電気接続ライン上に設置される。第２電気接続ラインおよび／または第２はんだボールは、対応する第１電気接続ライン、第１はんだボール、それぞれについて上述されたのと同じ技法および同じ材料を使用することによって作製されることができ、好ましくは、同時に実装される。

第１接触パッドと第１電子デバイスとの間、第２接触パッドと第２電子デバイスとの間、かつ／または、第１電子デバイス６１と第２電子デバイスとの間の電気接続または電気接続ラインは、上述した第１電気接続ラインについての場合と同じ技法および同じ材料を使用することによって作製されることができる。

たとえば、ＰＶＤなどの堆積プロセス用の上述したフォトリソグラフィ技法は、支持基板を光感応性レジスト層でコーティングするステップと、塗布されたレジスト層をフォトリソグラフィによって構造化するステップと、事前構造化された基板を、対応する材料を含む対応する層でコーティングするステップと、レジスト層をリフトオフするステップとを含む。フォトリソグラフィによって構造化するステップは、マスク露光およびその後の現像を含む。コーティングするステップは、スピン・コーティング、スプレーイング、電着によって、かつ／または、少なくとも１つの光感応性レジスト箔の堆積によって実行されることができる。レジスト層をリフトオフするステップは、レジスト層に塗布された少なくとも１つの層もリフトオフされるように実行される。フォトリソグラフィ技法によるバイアホールまたは凹所の作製は、相応して適用される。

電子パッケージを形成するための上述したコンポーネントの実装、すなわち、単一チップとしての電子パッケージの実装以外に、１つの好ましい実施形態では、実装がウェハ組立体において実施されることができる。したがって、同じタイプの複数のチップが同時に作製される。複数の電子パッケージを備えるウェハ組立体は、ソーイング、ラッピング、サンド・ブラスト、レーザ・カッティング、ダイヤモンド・スクライビング、および／またはスナッピングによって単一チップにダイシングされる。第１の実施形態では、各チップは、第１電子デバイス、空洞、第１電気接触パッド、第１バイアホール、第１電気接続ライン、および第１はんだボールを備える。電子パッケージは、約１０μｍ〜５ｍｍ、好ましくは、約１００μｍ〜１ｍｍの厚さ、および、約１μｍ〜２００μｍ、好ましくは、約１０μｍ〜１００μｍの径を有する。別の実施形態では、各チップは、第１電子デバイス、空洞、第２電子デバイス、第１電気接触パッド、第２電気接触パッド、第１バイアホール、第２バイアホール、第１電気接続ライン、第２電気接続ライン、第１はんだボール、および第２はんだボールを備える。電子パッケージは、約５０μｍ〜２ｍｍ、好ましくは、約１００μｍ〜１ｍｍの厚さ、および、約５００μｍ〜２０ｍｍ、好ましくは、約１ｍｍ〜１０ｍｍの径を有する。

本発明による方法は、パッケージングされた電子デバイスの、また、パッケージングされた電子デバイスおよびその関連コントローラおよび／またはドライバ集積回路の効率的な作製を可能にする。

本発明は、好ましい実施形態に基づき、また、添付図を参照してすぐ後でより詳細に説明される。異なる実施形態の特徴は、互いに組み合わされることができる。図中の同一の参照数字は、同一の、または、類似の部品を示す。

すぐ後で、本発明の、好ましいが例示的な実施形態が、図に関してより詳細に述べられる。

移動可能に実装される第１電子デバイスおよび第２電子デバイスを備える電子パッケージの略側面図である。 第１電子デバイスおよび第２電子デバイスを備えるさらなる電子パッケージの略側面図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 図３．ａ〜３．ｗに示す方法に従って作成される電子パッケージを概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 第１電子デバイスを含む、本発明に従って電子パッケージを作製するプロセス・ステップを側面図で概略的に示す図である。 図５．ａ〜５．ｌに示す方法に従って作成される電子パッケージを概略的に示す図である。

１ 支持基板
１ａ 支持基板の上部面
１ｂ 支持基板の底部面
１ｃ 上部面１ａのセクション
２ レジスト層
２ａ レジスト層２内の凹所
４ 蓋またはカバー
４ａ 蓋４の接触面
５ 接着層
７ 凹所
９ 導電性材料層
１１ 階段
２０ 電子パッケージまたはチップ
２１ 第１はんだボール
２２ 第２はんだボール
３１ 第１電気接続ライン
３２ 第２電気接続ライン
６１ 第１電子デバイス
６２ 第２電子デバイス
７１ 凹所の底部
７２ 凹所７の第１セクション
７３ 凹所７の第２セクション
７５ 空洞
８１ 第１接触パッド９１と第１電子デバイス６１との間の接続
８２ 第２接触パッド９２と第２電子デバイス６２との間の接続
８３ 第１電子デバイス６１と第２電子デバイス６２との間の接続
９１ 第１電気接触パッド
９２ 第２電気接触パッド
１０１ 第１バイアホール
１０２ 第２バイアホール
１０５ 導電性材料充填
１１０ 第１ラップダイ
１１１ 第２ラップダイ
１２０ レジスト層
１２０ａ レジスト層１２０内の凹所
２００ リフトオフ方向
Ｚ ズーム
Ｓ 横断ライン
Ｃ 切断ライン

図は、背面接触の特徴を示す。電子コンポーネント、特に、第１および第２電子デバイスは、支持基板の背面１ｂによって電気的に接触する。

図１および２は、本発明による方法によって作成可能な、または、作成される、第１電子デバイス６１および第２電子デバイス６２を備える電子パッケージ２０の略側面図を示す。電子パッケージ２０は、その上部面１ａに少なくとも１つの凹所７を有する支持基板１を備える。支持基板１は、蓋４に接合され、第１電子デバイス６１を収容する空洞７５と、上部面１ａ上の凹所７に隣接して設置された第２電子デバイス６２のカプセル化部を同時に形成する。第１電子デバイス６１は、第１電気接触パッド９１に接続される。第１電気接触パッド９１は、第１バイアホール１０１および第１バイアホール１０１内に設置された第１電気接続ライン３１を通して支持基板１の底部面１ｂに接続され、第１はんだボール２１によって、たとえば、プリント回路板に接続可能である。第２電子デバイス６２は、第２電気接触パッド９２に接続される。第２電気接触パッド９２は、第２バイアホール１０２および第２バイアホール１０２内に設置された第２電気接続ライン３２を通して支持基板１の底部面１ｂに接続され、第２はんだボール２２によって、たとえば、プリント回路板にさらに接続可能である。図１では、第１電子デバイス６１は、階段１１上に実装される。特に、第１電子デバイス６１は、階段１１上に移動可能に実装される。図２では、図１と対照的に、第１電子デバイス６１は、凹所７の底部７１上に直接、実装される、または、設置され、振動することを可能にされることができない。

１つの作製方法の実施形態は、すぐ後で、図３．ａ〜３．ｗにおいてより詳細に説明される。示される方法は、ウェハ・レベルでの電子コンポーネントのパッケージングを示す。図３．ａ〜３．ｄに従って電子コンポーネントのパッケージングする方法は、ウェハまたは支持基板１を設ける第１ステップを含む。支持基板１は半導体基板である。支持基板１は、約５０μｍ〜５００μｍの厚さ、および、約４"〜１２"の径を有する。図３．ａは、支持基板１の上部面１ａ上の図を示す。図３．ｂは、図３．ａに示すセクションＺのズームを示す。セクション１ｃにおけるウェハの仕切りが示される。電子コンポーネントまたはデバイス、たとえば、第１および／または第２電子デバイス６１、６２それぞれの作製または実装は、これらのセクション１ｃ内で行われる。図３．ｃおよび３．ｄは、横断ラインＳに沿う図３．ｂに示すズームＺの略側面図または略断面図を示す。図示される支持基板１は、上部面１ａおよび底部面１ｂを有する。

図３．ｄ〜３．ｉは、フォトリソグラフィ技法の使用による、接触パッド、たとえば、第１および第２接触パッド９１、９２それぞれの作製を示す。図３．ｄ〜３．ｉは、その上部面１ａに関して基板１を光感応性レジスト層２でコーティングするステップ（図３．ｅ）と、塗布された層２のフォトリソグラフィによる構造化によって凹所２ａを形成するステップ（図３．ｆ）とを含む。さらなるステップでは、基板１の上部面１ａは、電子ビーム蒸着またはスパッタリングのようなＰＶＤプロセスによって、導電性材料、たとえば、Ａｕのような金属の層９でコーティングされる。第１電気接触パッド９１は、支持基板の上部面１ａ上で凹所２ａ内に形成される（図３．ｇ）。レジスト層２は、さらなるステップでリフトオフされ（図３．ｈ）、第１電気接触パッド９１が、上部面１ａ上に固定されて残る（図３．ｉ）。第１電気接触パッド９１間の距離は、実装される第１電子デバイス６１の寸法によって、または、セクション１ｃの仕切りによって決まる。

電子コンポーネントをパッケージングする方法は、さらに、図３．ｊおよび３．ｋに示されるサブトラクティブ・プロセスによって支持基板１の上部面１ａに少なくとも１つの凹所７を形成するステップを含む。凹所７の寸法は、収容すべき第１電子デバイス６１の寸法に適応する。凹所７の寸法は、第１電子デバイス６１が、凹所７内に完全に嵌るように選択される。凹所７の作製は、超音波ラッピングによって実施される。ラップツールまたはラップダイの寸法は、形成される凹所７内に収容される第１電子デバイス６１の寸法によって決まる。本発明の一実施形態では、凹所７は、凹所７の底部７１に１つの階段１１を備える。階段１１の寸法は、支持し、かつ、凹所７の底部７１から離間する第１電子デバイス６１の寸法によって決まる。

凹所７内での階段１１の作製または凹所７および階段１１の作製は、形成する凹所７の寸法および階段１１の寸法に応じて異なる寸法を有する、２つのラップダイ、特に、第１ラップダイ１１０および第２ラップダイ１１１を使用して、２ステップ・プロセスでラッピングすることによって実施される。第１ラッピング・プロセスでは、第１ラップダイ１１０を使用して、階段１１の長さだけ減じられた全凹所７の径に相当する第１凹所セクション７２が作製される。ラッピング・プロセスは、凹所７または凹所セクション７２の所望の深さまで実施される。第２ラッピング・プロセスでは、第２ラップダイ１１１を使用して、凹所７の径が第２凹所セクション７３だけ増やされて、所望の凹所径７になる。別のオプションは、凹所７と階段１１の所望の形状に相当する形状を有するラップダイすなわち第１ラップダイ１１０と第２ラップダイ１１１の組み合わせた形状を使用して１ステップ・プロセスのラッピングに基づく。

電子コンポーネントをパッケージングする方法は、さらなるステップとして、１つの第１電子デバイス６１を凹所７内に実装する、または、設置すること（図３．ｌ）を含む。たとえば、第１電子デバイス６１は、加速度センサに相当する。したがって、第１電子デバイス６１は、接着によって、階段１１上に移動可能に実装される。階段１１は、第１電子デバイス６１を支持し、第１電子デバイス６１を凹所７の底部７１から離間させる。第１電子デバイス６１が、その側面のうちの少なくとも一方の側面だけに関して実装されるため、階段１１は、第１電子デバイス６１が振動することを可能にして、影響を及ぼす加速度が検出される。

第１電子デバイス６１は、材料としてＡｕを含むワイヤ・ボンディングによって第１電気接触パッド９１に電気的に接続される（図３．ｍ）。本発明の方法は、さらに、支持基板１の上部面１ａを蓋４で覆うことを含む（図３．ｎ）。支持基板１は、支持基板１の底部面１ｂ上に設置された、接着層４、特に、接着剤層によって隣接関係で蓋４によって覆われる。この実施形態によれば、蓋４によって覆うことは、第１電子デバイス６１を収容する空洞７５の形成をもたらす。好ましいカバーは、約１０μｍ〜数ｍｍの厚さ、および、覆う支持基板１の径に本質的に相当する径を有するガラス板を備える。したがって、支持基板１の上部面１ａおよび覆い用蓋４の接触面４ａは、接着によって一緒に接合される。接着層５の硬化は、照射によってサポートされることができる。接着層５は、スピン・コーティングによって堆積されることができ、実質的に蓋４の接触面４ａを完全に覆うことができる。接着層５は、約１００ｎｍ〜数十μｍの厚さ、および、蓋４の径に本質的に相当する径を有する。

空洞７５内への第１電子デバイス６１の配置は、以下のプロセス・ステップにおける電子パッケージ２０の簡単なハンドリング、および、たとえば、以下のプロセス・ステップにおいて生成される発生ダストに対する、第１電子デバイス６１の有効な保護を可能にする。

電子コンポーネントをパッケージングする方法は、すぐ後のステップとして、収容された第１電子デバイス６１に対して電気的接触を提供することを含む（図３．ｑ〜３．ｖ）。これは、支持基板１の底部面１ｂ内への第１バイアホール１０１の作製によって達成され、第１バイアホール１０１は、第１電子デバイス６１に接触する第１接触パッド９１に対するアクセスを可能にする。

図示するバイアホール作製は、その底部面１ｂに関して基板１を光感応性レジスト層１２０でコーティングするステップを有するフォトリソグラフィ技法を使用する（図３．ｐ）。塗布されたレジスト層１２０のフォトリソグラフィによる構造化によって、凹所１２０ａが形成される（図３．ｑ）。さらなるステップでは、基板１の底部面１ｂは、選択的エッチング・プロセスで処理され、凹所１２０ａに従ってバイアホール１０１が形成される（図３．ｒ）。対応するバイアホール１０１は、第１電気接触パッド９１に対する直接アクセスを可能にするほどの深さに作製される。残りのレジスト層１２０は、リフトオフ・プロセスで除去される（図３．ｓ）。

支持基板１の底部面１ｂから第１接触パッド９１への電気接続を確立するために、バイアホール１０１は、導電性材料１０５を充填される（図３．ｔ）。第１電気接続ライン３１は、第１接触パッド９１の作製について上述したフォトリソグラフィによる構造化を使用して、Ａｕを含む蒸着プロセスによって作製される（図３．ｕ）。

得られる電子パッケージ２０のさらなる容易な処理、たとえば、電子パッケージのプリント回路板上への実装を可能にするために、第１はんだボール２１が、第１電気接続ライン３１上に設置される（図３．ｖ）。第１はんだボール２１の作製のための好ましい技法は、リフロー技法である。第１接触パッド９１および第１はんだボール２１は、互いに横方向にずれる。第１接触パッド９１の中心と第１はんだボール２１の中心の垂直投影は一致しない。垂直方向は、支持基板１の上部面１ａに垂直な方向に相当する。

図３．ｗは、作製されたウェハ組立体の切断またはダイシングを示す。組立体は、切断ラインＣに沿って切断される。切断ラインは、セクション１ｃ間に配置される。結果得られる電子パッケージ２０は図４に示される。電子パッケージ２０は、約５０μｍ〜２ｍｍの厚さ、および、約５００μｍ〜２０ｍｍの径を有する。電子パッケージ２０は、たとえば、図示されないプリント回路板または別の図示されない回路基板上に実装されることができ、たとえば、電子パッケージ２０がそこで使用されるシステムによる要求に応じて電力入力を提供し、機器出力を受け取る。接続ライン３１が、充填材料１０５の底部面から対応する空洞７５投影の底部面まで、背面１ｂに本質的に平行に延びるため、コンパクトでかつ容量節約型の電子パッケージの設計が使用可能である。

図５．ａ〜５．ｌは、第１および第２電子デバイス６１および６２の実装を含むプロセス・ステップを示すための、本発明の方法のさらなる実施形態を概略的に示す。第２コンポーネントの作製が明示的に説明されない場合、図３．ａ〜３．ｗに述べた第１コンポーネントの作製が、第２コンポーネントにも適用されることができる。たとえば、第２電気接触パッド９２の堆積は、第１電気接触パッド９１の作製と同じ方法で、または、少なくとも類似の方法で実施される。

図５．ａは、凹所７の作製ならびに第１および第２電気接触パッド９１および９２の堆積後の支持基板１を示す。第１電子デバイス６１、たとえば、光学検出器は、凹所７の底部７１に配置される（図５．ｂ）。第２電子デバイス６２は、特に凹所７に隣接して、支持基板１の上部面１ａ上に配置される（図５．ｃ）。本発明の一実施形態では、第２電子デバイス６２は集積回路である。特に、集積回路は、第１電子デバイス６１用のコントローラ集積回路として設けられる。

第１電子デバイス６１と第２電子デバイス６２の電気接続は、図５．ｄに示される。第１電子デバイス６１と第１電気接触パッド９１との電気接続８１は、ワイヤ・ボンディングによって実施される。第２電子デバイス６２と第２電気接触パッド９２との接続８２は、金属ペースティング８２によって実現される。第１電子デバイス６１および第２電子デバイス６２は、金属ペースティングによって同様に形成される接続ライン８３によって電気的に接続される。

電子コンポーネントをパッケージングするための１つのさらなるステップは、支持基板１の上部面１ａを蓋４で覆うことに相当する（図５．ｅおよび図５．ｆ）。支持基板１は、陽極接合によって、隣接関係で蓋４によって覆われる。好ましいカバーまたは蓋４は、ガラス板、または、放射が第１電子デバイス６１によって検出されるために少なくとも透明である板として設けられる。したがって、蓋４によって覆うことは、第１電子デバイス６１を収容する空洞７５と、第２電子デバイス６２のカプセル化部の同時の形成をもたらす。空洞７５内への第１電子デバイス６１の配置および第２電子デバイス６２のカプセル化は、簡単なハンドリング、および、すぐ後の作製ステップで作成される電子パッケージ２０の保護の強化を可能にする。

図５．ｇおよび５．ｊは、収容された第１電子デバイス６１およびカプセル化された第２電子デバイス６２に対して電気接続を設けることを示す。第１および第２バイアホール１０１および１０２のそれぞれの作製は、図５．ｇ〜５．ｉに示され、図３．ｑ〜３．ｓに示した第１バイアホール１０１の作製に相当する。第１バイアホール１０１および第２バイアホール１０２は、第１電気接触パッド９１、第２電気接触パッド９２それぞれに対するアクセスを可能にする。

支持基板１の底部面１ｂから、第１接触パッド９１、第２接触パッド９２それぞれへの電気接続を確立するために、それぞれのバイアホール１０１および１０２は、第１電気接続ライン３１、第２電気接続ライン３２それぞれを設けられる、または、装備する。第１および第２電気接続ライン３１および３２は、第１接触パッド９１の上述した作製に従ってフォトリソグラフィによる構造化によって作製されることができる。それぞれのはんだボール堆積およびウェハ・ダイシング（図５．ｋおよび５．ｌ）は、図３．ｖおよび３．ｗに示すはんだボール堆積およびウェハ・ダイシングに相当する。ダイシング後の作製された電子パッケージ２０は、図６に示される。

第１電子デバイス６１および／または第２電子デバイス６２は、空洞内への収容、蓋の接触面４ａと基板の上部面１ａとの間におけるカプセル化それぞれによって十分に保護されるため、電子デバイス６１および６２の擾乱または損傷は、低減される、または、さらに回避される可能性がある。

電子デバイスのパッケージングおよび電子デバイスとその関連集積回路とのパッケージングの方法が示された。本発明は、本発明の精神または中心的な特徴から逸脱することなく、他の特定の形態で具現化されてもよいことが理解されるであろう。したがって、本例および実施形態、特に、上述した材料は、すべての点で、限定するものではなく、例証するものとして考えられ、本発明は、本明細書に示されている細部には限定されない。方法ステップの上述したシーケンスは、適宜入れ替えることができる。

Claims (30)

1. 電子コンポーネントをパッケージングする方法であって、
   ａ）少なくとも１つの支持基板（１）を設けること、
   ｂ）少なくとも１つの階段（１１）を備える少なくとも１つの凹所（７）を前記支持基板（１）の上部面（１ａ）に形成すること、
   ｃ）少なくとも１つの第１電子デバイス（６１）を前記階段（１１）上に少なくとも部分的に設置して、前記第１電子デバイス（６１）を前記凹所（７）の底部（７１）から離間させること、および、
   ｄ）前記支持基板（１）の前記上部面（１ａ）を少なくとも部分的に蓋（４）で覆うことを含む方法。
2. 前記支持基板（１）の前記上部面（１ａ）を蓋（４）で覆うステップは、前記第１電子デバイス（６１）を収容する空洞を前記凹所（７）と前記蓋（４）によって形成するステップを含む請求項１に記載の方法。
3. 特に前記凹所（７）に隣接して、少なくとも１つの第２電子デバイス（６２）を前記支持基板（１）の前記上部面（１ａ）上に配置することをさらに含む請求項１乃至２のいずれか１項に記載の方法。
4. 電子コンポーネントをパッケージングする方法であって、
   ａ）少なくとも１つの支持基板（１）を設けること、
   ｂ）少なくとも１つの凹所（７）を前記支持基板（１）の上部面（１ａ）に形成すること、
   ｃ）少なくとも１つの第１電子デバイス（６１）を前記凹所（７）内に設置すること、
   ｄ）特に前記凹所（７）に隣接して、少なくとも１つの第２電子デバイス（６２）を前記支持基板（１）の前記上部面（１ａ）上に配置すること、および、
   ｄ）前記支持基板（１）の前記上部面（１ａ）を少なくとも部分的に蓋（４）で覆うことを含む方法。
5. 前記支持基板（１）の前記上部面（１ａ）を蓋（４）で覆うステップは、前記第１電子デバイス（６１）を収容する空洞を前記凹所（７）と前記蓋（４）によって形成し、同時に、前記第２電子デバイス（６２）をカプセル化するステップを含む請求項４に記載の方法。
6. 前記凹所（７）は、前記第１電子デバイス（６１）を支持し、かつ、前記第１電子デバイス（６１）を前記凹所（７）の底部（７１）から離間させるための少なくとも１つの階段（１１）と共に製造される請求項４乃至５のいずれか１項に記載の方法。
7. 前記凹所（７）は、エッチング、ラッピング、および／またはサンド・ブラストによって形成される請求項１乃至６のいずれか１項に記載の方法。
8. 前記第１電子デバイス（６１）は、接着、ろう付け、低温ガラス・モールド、および／またはペースティング、特に、Ａｇペースティングによって実装される請求項１乃至７のいずれか１項に記載の方法。
9. 前記第１電子デバイス（６１）は、少なくとも部分的に移動可能になるように前記階段（１１）上に実装される請求項１乃至８のいずれか１項に記載の方法。
10. 前記第２電子デバイス（６２）は、集積回路として、特に、前記第１電子デバイス（６１）用のドライバおよび／またはコントローラ集積回路として設けられる請求項１乃至９のいずれか１項に記載の方法。
11. 前記蓋（４）を設けるステップは、前記支持基板（１）の前記上部面（１ａ）に少なくとも部分的に接触する構造化または非構造化接触面（４ａ）を有する蓋を設けるステップを含む請求項１乃至１０のいずれか１項に記載の方法。
12. 前記支持基板（１）の前記上部面（１ａ）を蓋（４）で覆うステップは、前記支持基板（１）の前記上部面（１ａ）と前記蓋（４）の前記接触面（４ａ）を一緒に接合させるステップを含む請求項１乃至１１のいずれか１項に記載の方法。
13. 前記支持基板（１）の前記上部面（１ａ）と前記蓋（４）の前記接触面（４ａ）は、陽極接合、低温接合、ろう付け、はんだ付け、ガラス溶融、および／または接着によって一緒に接合される請求項１２に記載の方法。
14. 前記蓋（４）の前記接触面（４ａ）または前記支持基板（１）の前記上部面（１ａ）を少なくとも部分的に少なくとも１つの接着層（５）で覆うステップと、
    前記支持基板（１）と前記蓋（４）を前記少なくとも１つの接着層（５）によって一緒に接合させるステップとをさらに含む請求項１乃至１３のいずれか１項に記載の方法。
15. 前記接着層（５）は、特に前記第１電子デバイス（６１）のエリアおよび／または前記第２電子デバイス（８）のエリアにおいて、少なくとも１つの凹所を備える構造化接着層として設けられる請求項１４に記載の方法。
16. 少なくとも１つの支持基板（１）を設けるステップは、前記支持基板（１）をウェハとして設けるステップをさらに含む請求項１乃至１５のいずれか１項に記載の方法。
17. 前記蓋（４）で覆われた前記支持基板（１）は、単一チップにダイシングされる請求項１６に記載の方法。
18. 前記ダイシングは、ソーイング、ラッピング、サンド・ブラスト、レーザ・カッティング、ダイヤモンド・スクライビング、および／またはスナッピングによって実施される請求項１７に記載の方法。
19. 特に、請求項１乃至１８のいずれか１項に記載の方法によって作成可能な電子パッケージ（２０）であって、
    ａ）少なくとも１つの凹所（７）を上部面（１ａ）に有する少なくとも１つの支持基板（１）であって、前記凹所（７）が少なくとも１つの階段（１１）を備える少なくとも１つの支持基板（１）と、
    ｂ）前記第１電子デバイス（６１）を前記凹所（７）の底部（７１）から離間させる前記階段（１１）上に少なくとも部分的に配置される少なくとも１つの第１電子デバイス（６１）と、
    ｃ）前記支持基板（１）の前記上部面（１ａ）を少なくとも部分的に覆う蓋（４）とを備える電子パッケージ（２０）。
20. 前記第１電子デバイス（６１）を収容し、前記凹所（７）を前記蓋（４）で覆うことによって形成された空洞を備える請求項１９に記載の電子パッケージ（２０）。
21. 特に前記凹所（７）に隣接して、前記支持基板（１）の前記上部面（１ａ）上に配置された少なくとも１つの第２電子デバイス（６２）をさらに備える請求項１乃至２０のいずれか１項に記載の電子パッケージ（２０）。
22. 特に、請求項１乃至２１のいずれか１項に記載の方法によって作成可能な電子パッケージ（２０）であって、
    ａ）少なくとも１つの凹所（７）を上部面（１ａ）に有する少なくとも１つの支持基板（１）と、
    ｂ）前記凹所（７）内に配置された少なくとも１つの第１電子デバイス（６１）と、
    ｃ）特に前記凹所（７）に隣接して、前記支持基板（１）の前記上部面（１ａ）上に配置された少なくとも１つの第２電子デバイス（６２）と、
    ｃ）前記支持基板（１）の前記上部面（１ａ）を少なくとも部分的に覆う蓋（４）とを備える電子パッケージ（２０）。
23. 前記凹所（７）は、少なくとも１つの階段（１１）を備え、前記階段（１１）上に、前記第１電子デバイス（６１）が少なくとも部分的に配置され、また、前記階段（１１）は、前記第１電子デバイス（６１）を前記凹所（７）の底部（７１）から離間させる請求項２２に記載の電子パッケージ（２０）。
24. 前記第１電子デバイス（６１）を収容する空洞と前記第２電子デバイス（６２）のカプセル化部の両方を備え、共に、前記支持基板（１）を前記蓋（４）で覆うことによって形成される請求項２２乃至２３のいずれか１項に記載の電子パッケージ（２０）。
25. 前記第１電子デバイス（６１）は、移動可能に実装されるように前記階段（１１）上に実装される請求項１乃至２４のいずれか１項に記載の電子パッケージ（２０）。
26. 前記第１電子デバイス（６１）は、ＳＡＷフィルタ・デバイス、水晶デバイスまたは熱センサ、圧力センサ、および／または、ジャイロスコープなどのＭＥＭＳデバイス、ならびに／または、知覚機能素子、半導体機能素子、光学機能素子、熱機能素子、および／または機械機能素子を備える請求項１乃至２５のいずれか１項に記載の電子パッケージ（２０）。
27. 前記第２電子デバイス（６２）は、集積回路、特に、前記第１電子デバイス（６１）用のドライバまたはコントローラ集積回路である請求項１乃至２６のいずれか１項に記載の電子パッケージ（２０）。
28. 前記支持基板（１）と前記蓋（４）は、前記蓋（４）の接触面（４ａ）と前記支持基板（１）の前記上部面（１ａ）との間に位置する接着層（５）によって一緒に接合される請求項１乃至２７のいずれか１項に記載の電子パッケージ（２０）。
29. 前記接着層（５）は、前記第１電子デバイス（６１）のエリアおよび／または前記第２電子デバイス（６２）のエリア内に少なくとも１つの第１ギャップを備える請求項２８に記載の電子パッケージ（２０）。
30. 前記蓋（４）は、前記第１電子デバイス（６１）および／または前記第２電子デバイス（６２）を密閉する請求項１乃至２９のいずれか１項に記載の電子パッケージ（２０）。