JP2009534812A - 電源リング及びアース・リングを有するqfnパッケージの製造方法 - Google Patents

電源リング及びアース・リングを有するqfnパッケージの製造方法 Download PDF

Info

Publication number
JP2009534812A
JP2009534812A JP2009500432A JP2009500432A JP2009534812A JP 2009534812 A JP2009534812 A JP 2009534812A JP 2009500432 A JP2009500432 A JP 2009500432A JP 2009500432 A JP2009500432 A JP 2009500432A JP 2009534812 A JP2009534812 A JP 2009534812A
Authority
JP
Japan
Prior art keywords
ring
die pad
package
lead
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009500432A
Other languages
English (en)
Inventor
アントニオ、ロマリコ、エス. サン
スバージョ、アナング
Original Assignee
ユニセム (モーリシャス) ホールディングス リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニセム (モーリシャス) ホールディングス リミテッド filed Critical ユニセム (モーリシャス) ホールディングス リミテッド
Publication of JP2009534812A publication Critical patent/JP2009534812A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49433Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

少なくとも1つの集積回路デバイス34を格納するパッケージ44の製造方法、及びそれによって製造されたパッケージ44である。この方法は、1ダイ・パッド14と、リード20と、ダイ・パッド14を囲み、ダイ・パッド14とリード20との間に配置された少なくとも1つのリング16、18と、少なくとも1つのリング16、18から外側に突出する複数のタイ・バーと、ダイ・パッド14をリング16、18と電気的に相互接続してこれを機械的に支持する少なくとも1つの接続バーとを有するリードフレームを準備するステップと、2少なくとも1つの集積回路デバイス34をダイ・パッド14の第1の面に固着し、少なくとも1つの集積回路デバイス34をリード20及び少なくとも1つのリング16、18と電気的に相互接続する36、38、40ステップと、3リングの反対側の第2の面を成形樹脂の外側に保持しつつ、少なくとも1つの集積回路デバイス34と、ダイ・パッド14の第1の面とリング16、18の第1の面とを前記成形樹脂内に封入するステップと、4ダイ・パッド14をリング16、18から電気的に絶縁するため、少なくとも1つの接続バーを切断するステップと、を含んでいる。

Description

本発明は1つ又は複数の集積回路デバイスを封入するためのパッケージに関し、特にダイ・パッドと、ダイ・パッドを囲む電源リング又はアース・リングの少なくとも1つとを有する外部リードなしのパッケージの製造方法に関する。
リードフレームを使用した半導体パッケージでは、電気信号は少なくとも1つの集積回路デバイス(ダイ)と、印刷配線板等の外部回路との間で導電性リードフレームによって伝送される。リードフレームは、各々が内部リードの端部と、反対側の外部リードの端部とを有する何本かのリードを含んでいる。内部リードの端部はダイ上の入力/出力(I/O)パッドに電気的に相互接続され、外部リードの端部は外部回路に相互接続するための端子をパッケージ本体の外側に備えている。外部リードの端部がパッケージ本体の側壁で終端する場合は、パッケージは「リードなし」パッケージとして知られている。外部リードがパッケージ本体の周縁を越えて延びている場合には、パッケージは「リード付き」と言われる。よく知られているリードなしパッケージの実施例は、方形のパッケージ本体の底部の周縁の周りに配置された4組のリードを有するクワット・フラット・ノーリード(QFN)パッケージと、パッケージ本体の底部の反対側に沿って配置された2組のリードを有するデュアル・フラット・ノーリード(DFN)パッケージとが含まれる。
内部リード端部に対するダイの相互接続は、一般的にはワイヤ・ボンディング、テープ自動ボンディング(TAB)、又はフリップ・チップ・ボンディングを使用して行われる。ワイヤ・ボンディング又はTABボンディングの場合は、内部リード端部はダイから距離を隔てて終端し、直径が小さいワイヤ又は導電性テープによりダイの電気活性面上のI/Oパッドに電気的に相互接続される。ダイは、リードによって囲まれたダイ・パッドにより支持されることができる。フリップ・チップ・ボンディングの場合は、リードフレームの内部リード端部はダイの下に延び、ダイの電気活性面上のI/Oパッドがはんだ接合部などの直接電気接点によって内部リード端部に接触するようにフリップされる。
代表的なQFNパッケージ及びその製造方法は、2005年2月24日に公刊されたPCT国際出願第WO2005/017968 A2号明細書により詳細に開示されている。
あるパッケージ構成では、複数のI/Oパッド、及びこれらのI/Oパッドに関連する集積回路デバイスの電気活性面上の回路は共通の電圧にあり、又は共通のアースに相互接続される。誘電体基板型のパッケージの場合は、これらのI/Oパッドを複数のリードに相互接続するのではなく、1つ又は複数の導電性リングをダイ・パッドの周囲に形成し、これらのリングを共通の電圧バス又は共通のアースとして使用することが知られている。Wenzelらの米国特許第6,812,580号明細書の図1は、2つの環状電源バスを開示している。しかし、これらの電源バスをQFNなどのリードフレームを使用したパッケージ内に形成することは未だ知られていない。例えば、米国特許第6,812,580号の図6は、アースとしてのダイ・パッド、及び信号源としてのリードを示している。
リードフレームを使用したパッケージは熱性能が高い。すなわち、これらは基板を使用するパッケージよりも効率的に集積回路デバイスから熱を逃がす。ダイ・パッドを囲む少なくとも1つの電源バス及び/又はアース・バスを有するリードフレームを使用したパッケージは、現在入手可能なリードなしパッケージよりも向上した熱及び電気特性を有するであろう。この分野ではこのようなパッケージの必要性がなお残されている。
本発明の1つ又は複数の実施例の詳細が添付図面及び以下の説明に記載されている。本発明のその他の特徴、目的、及び利点は説明及び図面、並びに特許請求の範囲によって明らかにされる。
本発明の実施例により、少なくとも1つの集積回路デバイスを格納するパッケージの製造方法が提供される。この方法は、(1)ダイ・パッドと、リードと、ダイ・パッドを囲み、ダイ・パッドとリードとの間に配置された少なくとも1つのリングと、少なくとも1つのリングから外側に突出する複数のタイ・バーと、ダイ・パッドをリングと電気的に相互接続してこれを機械的に支持する少なくとも1つの接続バーとを有するリードフレームを準備するステップと、(2)少なくとも1つの集積回路デバイスをダイ・パッドの第1の面に固着し、少なくとも1つの集積回路デバイスをリード及び少なくとも1つのリングと電気的に相互接続するステップと、(3)リングの反対側の第2の面を成形樹脂の外側に保持しつつ、少なくとも1つの集積回路デバイスと、ダイ・パッドの第1の面とリングの第1の面とを前記成形樹脂内に封入するステップと、(4)ダイ・パッドをリングから電気的に絶縁するため、少なくとも1つの接続バーを切断するステップと、を含んでいる。
本発明の第2の実施例により、少なくとも1つの集積回路デバイスを格納するパッケージが提供される。パッケージは、ダイ・パッドと、複数のリードと、ダイ・パッドを囲み、ダイ・パッドと複数のリードとの間に配置された少なくとも第1のリングとを含み、ダイ・パッドと、複数のリードと、第1のリングの各々が第1の面と、反対側の第2の面とを有している。少なくとも1つの集積回路デバイスがダイ・パッドの第1の面に結合され、少なくとも1つのリングの第1の面及び複数のリードの第1の面と電気的に相互接続されている。成形樹脂は少なくとも1つの集積回路デバイスと、ダイ・パッドの第1の面と、少なくとも1つのリングの第1の面と、複数のリードの第1の面とを封入し、一方、ダイ・パッドの反対側の第2の面と、少なくとも1つのリングの反対側の第2の面と、複数のリードの反対側の第2の面とは成形樹脂内に封入されない。
様々な図面で同様の参照符号は同様の素子を示す。
図1は、本発明によるリードフレーム12のアレイを形成するリードフレーム・マトリクス10の一部の底面平面図を示す。リードフレーム12は、銅又は銅合金などの導電性材料から形成され、ダイ・パドル14、内部リング16、外部リング18、及び複数のリード20を有している。内部16及び外部18のリングの一方は、このリングに電気的に相互接続された集積回路デバイスの全てのI/Oパッドに共通の電圧を供給する電源バスであってよく、また、他方のリングは、このリングに電気的に相互接続された全てのI/Oパッドに共通のアースを供給するアースであってよい。電源バスとアース・リングの両方がある必要はなく、一方又は他方があればよい。さらに、電源リングとアース・リングのいずれか、又は双方が2つ以上あってもよい。
タイ・バー22は外部リング18を支持し、リードフレーム・マトリクス10の隣接するリードフレーム12を機械的且つ電気的に相互接続する。接続バー24は外部リング18を内部リング16に、また内部リング16をダイ・パドル14に電気的且つ機械的に相互接続する。図2はリードフレーム・マトリクスのリードフレームの一部の拡大図を示す。ダイ・パドル14は接続バー24によって内部リング16に電気的に相互接続され、内部リング16によって支持されている。内部リング16は接続バー24’によって外部リング18に電気的に相互接続され、外部リング18によって支持されている。接続バー24及び接続バー24’は千鳥配列され、又は一線に位置合わせされている。
図3Aから3Cの断面図に示すように、リードフレーム12は好ましくはハーフ・エッチ工程で形成される。第1の面26はエッチ・レジスト材料が部分的に塗布され、次いで化学エッチング溶液に浸漬されて、リードフレームに形成される金属シートを一部貫通して深さDまで第1のエッチ・チャンネル28が形成される。完全な電気的及び機械的絶縁が望まれる場合は、第2の面30に部分的にエッチ耐性材料が塗布され、第2の化学エッチングが32で仮想線で示した第2のエッチ・チャンネルが形成され、これは第1の化学エッチ・チャンネル28とともに貫通穴を形成する。
図3Aは、第1の面26がリードフレーム12の底面であり、第1のエッチ・チャンネル28の双方がこの面からの化学エッチングによって形成されるエッチング環境を示す。図4Aを参照すると、次いで集積デバイス34がダイ・パドル14に固着され、第1のリング16、第2のリング18、及びリード20の1つ又は複数に電気的に相互接続される。次いでアセンブリは第1の成形樹脂35で封入される。封入に引き続き、第2のエッチ・チャンネル32が化学エッチング又は図4Bに示すように切断若しくはレーザー切削などの機械的工程によって形成される。次いで、第2のエッチ・チャンネル32に任意選択で図4Cに示すように第2の成形化合物37、又はその他の誘電体が充填される。第2の成形化合物によって環境保護及び外装上の課題が改善され、したがって好ましいが任意選択である。この第2の封入に引き続き、リング16、18はパッケージの表面39で露出される。
図3Bは、第1の面26がリードフレーム12の上面であり、第1のエッチ・チャンネル28が両方ともこの面からのエッチングによって形成されるエッチング環境を示す。図5Aを参照すると、次いで集積デバイス34がダイ・パドル14に固着され、第1のリング16、第2のリング18、及びリード20の1つ又は複数に電気的に相互接続される。次いでアセンブリは第1の成形樹脂35で封入される。封入に引き続き、第2のエッチ・チャンネル32が化学エッチング又は図5Bに示すように切断若しくはレーザー切削などの機械的工程によって形成される。次いで、第2のエッチ・チャンネル32に任意選択で図5Cに示すように第2の成形化合物37、又はその他の誘電体が充填される。この第2の封入に引き続き、リング16、18はパッケージの表面39で露出される。
図3Cは、第1の面26がリードフレーム12のいずれかの面であり、第1のエッチ・チャンネル28がこの面からのエッチングによって形成されるエッチング環境を示す。第2のエッチ・チャンネル32は、反対側の第2の面30からのエッチングによって形成される。図6Aを参照すると、次いで集積デバイス34がダイ・パドル14に固着され、第1のリング16、第2のリング18、及びリード20の1つ又は複数に電気的に相互接続される。次いでアセンブリは第1の成形樹脂35で封入される。封入に引き続き、第3のエッチ・チャンネル41が化学エッチング又は図6Bに示すように切断若しくはレーザー切削などの機械的工程によって形成される。次いで、第3のエッチ・チャンネル41に任意選択で図6Cに示すように第2の成形化合物37、又はその他の誘電体が充填される。この第2の封入に引き続き、リング16、18はパッケージ内に埋め込まれ、パッケージの表面39で露出されない。
図8及び9に示すように、1つ又は複数の集積回路デバイス34は、導電性エポキシ・ダイ接着剤又は適宜のはんだを使用することによってダイ・パドル14に固着される。図示のように単一の集積デバイス34をダイ・パドル14に固着してもよく、或いは複数の集積回路デバイス、又は集積回路デバイスと抵抗器などの受動素子との組合せをシングル・パス又はマルチ・パスのダイ固着工程で固着してもよい。次いで集積回路デバイスはリード20に電気的に相互接続され36、内部リング16に電気的に相互接続され38、外部リング18に電気的に相互接続され40、且つ必要に応じて受動素子(図示せず)の電気的に相互接続される。
次いでリードフレーム・マトリクスが適宜の鋳型内に配置され、集積回路デバイスとリードフレームの第1の面とを封入する成形樹脂が鋳込まれる。一般的には、ダイ・パドルの第2の面、リングの第2の面及びリードの第2の面が、パッケージの側壁と共に共通の表面を形成する。リードフレームに事前メッキが施されていない場合は、露出した第2の表面がこの時点で異なる材料でメッキされ、耐食性と増強されたはんだぬれ性とを付与する。次いで、ダイ・パドル、内部リング及び外部リングを電気的に絶縁するために接続バーが切断される。接続バーの切断は、化学エッチング、ドリル、部分切断及びレーザー切削を含むいずれかの適当な工程で行うことができる。
平坦なパッケージ底面が望ましい場合は、切断領域を封止するために追加の成形樹脂、又はその他の誘電体を使用してもよい。或いは、ラッカーなどのマスキング材料を露出面に塗布して耐食性を付与してもよい。
次いでリードフレーム・マトリクスが分断されて、図7及び9に示すように分離されたパッケージ44が形成される。パッケージ44は1つ又は複数のリング16、18によって囲まれたダイ・パドル14を有している。リングの第1の面26はダイ・パドルの第1の面26’とほぼ同一面上にあり、ワイヤ・ボンディング又はテープ自動ボンディング(TAB)の金属ストリップなどによる電気的相互接続用に利用できる。リングの第2の面30は、パッケージ44の表面46とほぼ同一面上にあり、外部回路へのはんだ付け又はその他の電気的相互接続用に利用できる。
この実施例では、内部16及び外部18のリングは、パッケージ44の内部から表面へと延びる固体金属である、その結果、基板を使用した半導体パッケージと比較して向上した熱及び電気特性を有するパッケージが生ずる。
本発明の1つ又は複数の実施例を記載してきた。しかし、本発明の趣旨及び範囲から離れることなく様々な修正を加えることができることが理解されよう。例えば、DFNパッケージ及び外部リードを有するある種のパッケージは、本明細書に記載のアース・リング及び電源リングと共に形成されることにより利点が得られる。したがって、他の実施例は添付の特許請求の範囲内にある。
本発明のリードフレーム・マトリクスの底面平面図である。 図1のマトリクスのリードフレーム・マトリクスの部分拡大図である。 代替エッチング手順によって達成される異なるリードフレーム構成と共に示す図2の拡大図の断面図である。 代替エッチング手順によって達成される異なるリードフレーム構成と共に示す図2の拡大図の断面図である。 代替エッチング手順によって達成される異なるリードフレーム構成と共に示す図2の拡大図の断面図である。 図3Aのリードフレーム構成の後続の封入及び絶縁を示す断面図である。 図3Aのリードフレーム構成の後続の封入及び絶縁を示す断面図である。 図3Aのリードフレーム構成の後続の封入及び絶縁を示す断面図である。 図3Bのリードフレームの構成の後続の封入及び絶縁を示す断面図である。 図3Bのリードフレームの構成の後続の封入及び絶縁を示す断面図である。 図3Bのリードフレームの構成の後続の封入及び絶縁を示す断面図である。 図3Cのリードフレームの構成の後続の封入及び絶縁を示す断面図である。 図3Cのリードフレームの構成の後続の封入及び絶縁を示す断面図である。 図3Cのリードフレームの構成の後続の封入及び絶縁を示す断面図である。 本発明のQFNパッケージの底部透視図である。 本発明のQFNパッケージの上部透視図である。 本発明のQFNパッケージの断面図である。

Claims (20)

  1. 1つ又は複数の集積回路デバイス(34)を封入するためのパッケージ(44)で使用するのに適したリードフレーム(12)を製造する方法であって、
    第1に金属シートをその第1の面(26)から部分的に化学エッチングして、ダイ・パッド(14)と、リード(20)と、前記ダイ・パッド(14)を囲み、前記ダイ・パッド(14)と前記リード(20)との間に配置された少なくとも1つのリング(16、18)と、前記少なくとも1つのリング(16、18)から外側に突出する複数のタイ・バー(22)とを含むリードフレーム機構を形成するステップを特徴とする方法。
  2. 第1のリング(16)が前記ダイ・パッド(14)を囲んで形成され、第2のリング(18)が前記第1のリング(16)を囲んで形成され、前記複数のタイ・バー(22)が前記第2のリング(18)から外側に突出し、接続バー(24)の第1のアレイが前記ダイ・パッド(14)を前記第1のリング(16)と電気的に相互接続してこれを機械的に支持し、接続バー(24’)の第2のアレイが前記第1のリング(16)を前記第2のリング(18)と電気的に相互接続してこれを機械的に支持することを特徴とする請求項1に記載の方法。
  3. 配列内に形成された前記接続バー(24)の第1のアレイの前記部材と、前記接続バー(24’)の第2のアレイの部材とが、千鳥配列、一線配列及びそれらの組合せからなる群から選択されることを特徴とする請求項2に記載の方法。
  4. 少なくとも1つの接続バー(24)が、前記複数のタイ・バー(22)の少なくとも1つによって前記ダイ・パッド(14)と前記少なくとも1つのリング(16、18)とを電気的に相互接続し、これを機械的に支持することを保ちつつ、前記金属シートをその反対側の第2の面(30)から、前記リード(20)を電気的に絶縁するために必要な深さ未満の深さまで第2の部分的な化学エッチングする追加ステップがあることを特徴とする請求項2に記載の方法。
  5. 少なくとも1つの集積回路デバイス(34)を格納するためのパッケージ(44)を製造する方法であって、
    ダイ・パッド(14)と、リード(20)と、前記ダイ・パッド(14)を囲み、前記ダイ・パッド(14)と前記リード(20)との間に配置された少なくとも1つのリング(16、18)と、前記少なくとも1つのリング(16、18)から外側に突出する複数のタイ・バー(22)と、前記ダイ・パッド(14)を前記リング(16、18)と電気的に相互接続してこれを機械的に支持する少なくとも1つの接続バー(24)とを有するリードフレーム(12)を準備するステップと、
    前記少なくとも1つの集積回路デバイス(34)を前記ダイ・パッド(14)の第1の面に固着し、前記少なくとも1つの集積回路デバイス(34)を前記リード(20)及び前記少なくとも1つのリング(16、18)と電気的に相互接続する(36、38、40)ステップと、
    前記リング(16、18)の反対側の第2の面を成形樹脂(35)の外側に保持しつつ、前記少なくとも1つの集積回路デバイス(34)と、前記ダイ・パッド(14)の前記第1の面と前記リング(16、18)の第1の面とを前記成形樹脂(35)内に封入するステップと、
    前記ダイ・パッド(14)を前記リング(16、18)から電気的に絶縁するため、前記少なくとも1つの接続バー(24)を切断するステップと、を特徴とする方法。
  6. 前記ダイ・パッド(14)の反対側の第2の面と、前記リング(16、18)の前記反対側の第2の面とが前記切断ステップの前にメッキされることを特徴とする請求項5に記載の方法。
  7. 第1のリング(16)が前記ダイ・パッド(14)を囲んで形成され、且つ第2のリング(18)が前記第1のリング(16)を囲んで形成され、前記複数のタイ・バー(22)が前記第2のリング(18)から外側に突出し、接続バー(24)の第1のアレイが前記ダイ・パッド(14)を前記第1のリング(16)と電気的に相互接続し、これを機械的に支持し、接続バー(24’)の第2のアレイが前記第1のリング(16)を前記第2のリング(18)と電気的に相互接続し、これを機械的に支持することを特徴とする請求項5に記載の方法。
  8. 前記ダイ・パッド(14)の反対側の第2の面と、前記第1のリング(16)の前記反対側の第2の面と、前記第2のリング(18)とが、前記切断ステップの前にメッキされることを特徴とする請求項7に記載の方法。
  9. 成形樹脂(37)が、前記切断ステップ中に除去される前記パッケージ(44)の一部に配置されることを特徴とする請求項5に記載の方法。
  10. 前記切断ステップ中に除去される前記パッケージ(44)の部分にラッカーが塗布されることを特徴とする請求項5に記載の方法。
  11. 前記リードフレーム(12)がリードフレームのアレイ(10)の部材として備えられ、前記部材が前記封入ステップの後に、しかし前記切断ステップの前に分断されることを特徴とする請求項5に記載の方法。
  12. 前記リードフレームがリードフレーム(12)のアレイの部材として備えられ、前記部材が前記切断ステップの後に分断されることを特徴とする請求項5に記載の方法。
  13. 少なくとも1つの集積回路デバイス(34)を格納するパッケージ(44)であって、
    ダイ・パッド(14)と、複数のリード(20)と、前記ダイ・パッド(14)を囲み、前記ダイ・パッド(14)と前記複数のリード(20)との間に配置された少なくとも第1のリング(16、18)との各々が第1の面と、反対側の第2の面とを有し、
    前記少なくとも第1の集積回路デバイス(34)が前記ダイ・パッド(14)の前記第1の面に結合され、前記少なくとも1つのリング(16、18)の前記第1の面及び前記複数のリード(20)の前記第1の面と電気的に相互接続され、
    成形樹脂(35)が前記少なくとも1つの集積回路デバイス(34)と、前記ダイ・パッド(14)の前記第1の面と、前記少なくとも1つのリング(16、18)の前記第1の面と、前記複数のリード(20)の前記第1の面とを封入し、一方、前記ダイ・パッド(14)の前記反対側の第2の面と、前記少なくとも1つのリング(16、18)の前記反対側の第2の面と、前記複数のリード(20)の前記反対側の第2の面とは前記成形樹脂(35)内に封入されないことを特徴とするパッケージ(44)。
  14. 請求項13に記載のパッケージ(44)であって、前記反対側の第2の面が前記パッケージの側壁(46)と共通の表面を形成することを特徴とするパッケージ(44)。
  15. 前記反対側の第2の面に異なる材料が塗布されることを特徴とする請求項14に記載のパッケージ(44)。
  16. 第2のリング(18)が前記第1のリング(16)と前記複数のリード(20)との間に配置されることを特徴とする請求項13に記載のパッケージ(44)。
  17. 請求項16に記載のパッケージ(44)であって、前記反対側の第2の面が前記パッケージの側壁(46)と共通の表面を形成することを特徴とするパッケージ(44)。
  18. 前記反対側の第2の面に異なる材料が塗布されることを特徴とする請求項17に記載のパッケージ(44)。
  19. 前記第1のリング(16)と前記第2のリング(18)の少なくとも1つが所望の電位を有することを特徴とする請求項17に記載のパッケージ(44)。
  20. 前記第1のリング(16)と前記第2のリング(18)の少なくとも1つが電気的にアースされることを特徴とする請求項17に記載のパッケージ(44)。
JP2009500432A 2006-03-14 2007-03-13 電源リング及びアース・リングを有するqfnパッケージの製造方法 Pending JP2009534812A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US78225506P 2006-03-14 2006-03-14
US11/714,390 US7816186B2 (en) 2006-03-14 2007-03-06 Method for making QFN package with power and ground rings
PCT/US2007/006312 WO2007106487A2 (en) 2006-03-14 2007-03-13 Methods of making qfn package with power and ground rings

Publications (1)

Publication Number Publication Date
JP2009534812A true JP2009534812A (ja) 2009-09-24

Family

ID=38510054

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009500432A Pending JP2009534812A (ja) 2006-03-14 2007-03-13 電源リング及びアース・リングを有するqfnパッケージの製造方法

Country Status (5)

Country Link
US (1) US7816186B2 (ja)
EP (1) EP1994551A4 (ja)
JP (1) JP2009534812A (ja)
TW (1) TWI351067B (ja)
WO (1) WO2007106487A2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7554179B2 (en) * 2005-02-08 2009-06-30 Stats Chippac Ltd. Multi-leadframe semiconductor package and method of manufacture
US7977774B2 (en) * 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7838974B2 (en) * 2007-09-13 2010-11-23 National Semiconductor Corporation Intergrated circuit packaging with improved die bonding
US7737537B2 (en) * 2007-12-12 2010-06-15 Infineon Technologies Ag Electronic device
US8067821B1 (en) * 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US8618674B2 (en) * 2008-09-25 2013-12-31 Infineon Technologies Ag Semiconductor device including a sintered insulation material
JP5404083B2 (ja) * 2009-02-10 2014-01-29 株式会社東芝 半導体装置
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
US8203201B2 (en) * 2010-03-26 2012-06-19 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
US8017447B1 (en) * 2010-08-03 2011-09-13 Linear Technology Corporation Laser process for side plating of terminals
CN102044445B (zh) * 2010-10-26 2013-02-20 日月光封装测试(上海)有限公司 无外引脚半导体封装构造的导线架制造方法
DE102011112659B4 (de) 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
US20130161804A1 (en) * 2011-12-21 2013-06-27 Clifford R. Fishley Integrated circuit (ic) leadframe design
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
JP6164895B2 (ja) * 2013-04-02 2017-07-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI566357B (zh) * 2014-01-03 2017-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法暨其承載結構與其製法
TW201539674A (zh) * 2014-04-10 2015-10-16 Chipmos Technologies Inc 四方扁平無引腳封裝及其製造方法
US9704785B2 (en) 2015-01-14 2017-07-11 Mediatek Inc. Semiconductor package with die paddle
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
KR20210058165A (ko) * 2019-11-13 2021-05-24 삼성전자주식회사 반도체 패키지
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
EP3879569A1 (en) * 2020-03-11 2021-09-15 Nexperia B.V. A leadless semiconductor package and method of manufacture

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764484A (en) * 1996-11-15 1998-06-09 Olin Corporation Ground ring for a metal electronic package
US5877551A (en) * 1996-11-18 1999-03-02 Olin Corporation Semiconductor package having a ground or power ring and a metal substrate
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム,樹脂封止型半導体装置及びその製造方法
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
KR100359304B1 (ko) * 2000-08-25 2002-10-31 삼성전자 주식회사 주변 링 패드를 갖는 리드 프레임 및 이를 포함하는반도체 칩 패키지
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6630373B2 (en) * 2002-02-26 2003-10-07 St Assembly Test Service Ltd. Ground plane for exposed package
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2004071801A (ja) * 2002-08-06 2004-03-04 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP4159431B2 (ja) * 2002-11-15 2008-10-01 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI250632B (en) * 2003-05-28 2006-03-01 Siliconware Precision Industries Co Ltd Ground-enhancing semiconductor package and lead frame
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
US6882035B2 (en) * 2003-07-09 2005-04-19 Agilent Technologies, Inc. Die package
US7563648B2 (en) 2003-08-14 2009-07-21 Unisem (Mauritius) Holdings Limited Semiconductor device package and method for manufacturing same
TWI250622B (en) * 2003-09-10 2006-03-01 Siliconware Precision Industries Co Ltd Semiconductor package having high quantity of I/O connections and method for making the same

Also Published As

Publication number Publication date
TWI351067B (en) 2011-10-21
WO2007106487A3 (en) 2008-07-31
US20070215990A1 (en) 2007-09-20
EP1994551A2 (en) 2008-11-26
EP1994551A4 (en) 2010-03-10
US7816186B2 (en) 2010-10-19
WO2007106487A2 (en) 2007-09-20
TW200741924A (en) 2007-11-01

Similar Documents

Publication Publication Date Title
JP2009534812A (ja) 電源リング及びアース・リングを有するqfnパッケージの製造方法
US10438873B2 (en) Semiconductor chip package having heat dissipating structure
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
US8350369B2 (en) High power semiconductor package
US7504733B2 (en) Semiconductor die package
KR100723454B1 (ko) 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
US8487424B2 (en) Routable array metal integrated circuit package fabricated using partial etching process
US9117815B2 (en) Method of fabricating a packaged semiconductor
US8105881B2 (en) Method of fabricating chip package structure
US7692276B2 (en) Thermally enhanced ball grid array package formed in strip with one-piece die-attached exposed heat spreader
US20240096759A1 (en) Smds integration on qfn by 3d stacked solution
US20140103505A1 (en) Die down integrated circuit package with integrated heat spreader and leads
US20120306064A1 (en) Chip package
US20090206459A1 (en) Quad flat non-leaded package structure
US8785253B2 (en) Leadframe for IC package and method of manufacture
JP4975615B2 (ja) 集積回路装置パッケージ用切り欠きヒート・スラグ
JP2006049694A (ja) 二重ゲージ・リードフレーム
CN112216658A (zh) 具有适应各种管芯尺寸的引线框架的半导体器件
US9190355B2 (en) Multi-use substrate for integrated circuit
US11916090B2 (en) Tapeless leadframe package with exposed integrated circuit die
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
KR20000026099A (ko) 칩크기 반도체 패키지와 그 제조방법
CN110610919A (zh) 一种引线框架、制作方法及封装结构
KR20070032468A (ko) 패드 재배열에 의한 반도체 패키지 및 그 제조방법
JPH0982840A (ja) Pbga半導体装置

Legal Events

Date Code Title Description
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20090727