JP4975615B2 - 集積回路装置パッケージ用切り欠きヒート・スラグ - Google Patents

集積回路装置パッケージ用切り欠きヒート・スラグ Download PDF

Info

Publication number
JP4975615B2
JP4975615B2 JP2007512693A JP2007512693A JP4975615B2 JP 4975615 B2 JP4975615 B2 JP 4975615B2 JP 2007512693 A JP2007512693 A JP 2007512693A JP 2007512693 A JP2007512693 A JP 2007512693A JP 4975615 B2 JP4975615 B2 JP 4975615B2
Authority
JP
Japan
Prior art keywords
heat slug
substrate
dimension
opening
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007512693A
Other languages
English (en)
Other versions
JP2007537589A (ja
Inventor
シア‐シュン、シェン
グオ‐ウェン、ペン
ケア‐シェン、シー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2007537589A publication Critical patent/JP2007537589A/ja
Application granted granted Critical
Publication of JP4975615B2 publication Critical patent/JP4975615B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は半導体処理に関する。さらに、特に、この発明は高性能パッケージへのモールド・コンパウンドによる集積回路（ＩＣ）の封入に関する。
電子業界は、半導体技術の発達に頼りながら、より高機能の装置をさらに密集した領域に実現している。多くの用途において、より高機能の装置を実現するには、単一シリコンウエハ内に多くの電子装置を集積する必要がある。シリコンウエハの所定領域毎の電子装置数が増えるに従い、製造プロセスがより複雑になる。
種々の原理原則による各種用途向けの多くの半導体装置が製造されている。そのようなシリコンによる半導体装置には、ｐチャネルＭＯＳ（ＰＭＯＳ）、ｎチャネルＭＯＳ（ＮＭＯＳ）、そして、相補型ＭＯＳ（ＣＭＯＳ）トランジスタ、バイポーラトランジスタ、ＢｉＣＭＯＳトランジスタのような金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）が屡々含まれる。そのようなＭＯＳＦＥＴ装置は導電ゲートとシリコンのような基板との間に絶縁材料を含み、従って、これら装置は通常ＩＧＦＥＴ（絶縁ゲートとシリコンのような基板との間に絶縁材料を含み、従って、これら装置は通常ＩＧＦＥＴ（絶縁ゲートＦＥＴ）と呼ばれる。
これら半導体装置の各々は、通常、多くの活性装置が形成されている半導体基板を含む。ある活性装置の特定構造は装置の種類により変わりうる。例えば、ＭＯＳトランジスタでは、活性装置は、通常、ソース及びドレイン領域とこれら領域間の電流を変えるゲート領域とを含む。
さらに、そのような装置は、例えば、ＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラ等の多くのウエハ製造プロセスにより製造されるデジタル又はアナログ装置を含むこともある。基板は、超小型電子回路を形成するのに適する、シリコン、ガリウムヒ素（ＧａＡｓ）、その他の基板でもよい。
“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ Ｈａｖｉｎｇ ａｎ Ｅｘｐｏｓｅｄ Ｈｅａｔ Ｓｐｒｅａｄｅｒ”という名称のＨｕａｎｇらの米国特許６，５５２，４２８Ｂ１は半導体パッケージに関し、そして、特に、熱拡散を効果的に行うための熱拡散手段を有するボール・グリッド・アレー（ＢＧＡ）に関する。
“Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｆｌｉｐ−Ｃｈｉｐ ＩＣ Ｐａｃｋａｇｅｓ ｗｉｔｈ Ｈｅａｔ Ｓｐｒｅａｄｅｒｓ ｉｎ Ｓｔｒｉｐ Ｆｏｒｍａｔ”という名称のＬｉｂｒｅｓの米国特許６，４３２，７４９Ｂ１は、一般的に、プラスティックに封入された集積回路を製造する方法に関し、そして、特に、熱拡散手段を有するフリップチップ装置に関する。
“Ｔｈｅｒｍａｌｌｙ Ｅｎｈａｎｃｅｄ ＢＧＡ Ｐａｃｋａｇｅ”という名称のＴａｏらの米国特許６，１９１，３６０Ｂ１は、一般的に、封入されたＢＧＡに関し、そして、特に、チップと共に封入された熱伝導部材を有するフリップチップ・パッケージングに関する。この引例並びに上記各引例はこの引用によりその全体がこの開示に組み込まれる。
ある技術においては、ＩＣ製造の重要な点は完成されたダイのパッケージング並びに十分な冷却にある。あるパッケージ・タイプ、例えば、高性能ボール・グリッド・アレー（ＨＢＧＡ）では、これらのパッケージは大電力用途用に設計される。大電力を消費するには活性ＩＣ装置を十分に冷却する必要がある。冷却が不十分だと信頼性が低下することになる。ヒート・スラグを用いることにより冷却が行える。ヒート・スラグはＩＣ装置上部に置かれ、パッケージ基板に固定される。そして、装置ダイとヒート・スラグとの間にモールド・コンパウンドが充填される。モールド・コンパウンドが装置ダイを封入し、ヒート・スラグのパッケージ基板への付着を助長する。
モールド・プロセスの間に、ストレスがヒート・スラグ並びにヒート・スラグとパッケージ基板との付着部分に加わり、亀裂が生じることがある。この亀裂により、装置封入又はシールがダメージを受け又は悪化し、それに応じて外部不純物がＩＣ装置内部に侵入して、装置のボンディングパッドからＨＢＧＡのパッド・ランドへの電気的接続が絶たれることがある。そのような破損により歩留まりが低下しコストが上昇することになる。このような欠点を解消すべくヒート・スラグが必要となる。
実施形態の一例では、半導体パッケージ構造が基板を備える。この基板が導電トレースを有し、トレースがパッド・ランドを有する。集積回路装置ＩＣが基板上に搭載される。ＩＣがボンド・パッドと、トレースに接続されたパッド・ランドにＩＣボンド・パッドを接続する複数の導電ワイヤとを有する。所定高さを有するヒート・スラグが基板表面に配置される。ヒート・スラグは複数の固定脚部を含む。固定脚部がヒート・スラグを基板に対して機械的に取り付ける。ヒート・スラグは、さらに、ＩＣ装置を収容する空洞と、ＩＣ装置を取り囲む複数の第一寸法の開口と、第一寸法開口より大きい第二寸法の開口とを含む。第二寸法の開口がモールド・コンパウンドのヒート・スラグの空洞内への導入を促す。
実施形態の他の例では、集積回路ダイ（ＩＣ）を基板にボンディングする方法がある。この方法はＩＣを基板上に載置することを含む。ＩＣを基板上に載置した後、ＩＣが取り付けられる。ＩＣが基板にワイヤ・ボンディングされる。ＩＣ上方にヒート・スラグが配置され、ヒート・スラグが基板に取り付けられる。ヒート・スラグは、基板に対して機械的に取り付けるための複数の固定脚部と、ＩＣ装置を収容する空洞と、ＩＣ装置を取り囲む複数の第一寸法の開口と、第一寸法開口より大きい第二寸法の開口とを含む。第二寸法の開口がモールド・コンパウンドのヒート・スラグの空洞内への導入を促す。ヒート・スラグが基板に取り付けられた後、モールド・コンパウンドがヒート・スラグの第二寸法開口内に注入される。
上記本発明の概要は、本発明の各開示された実施形態又はすべてのアスペクトを表すものではない。他のアスペクト並びに実施形態の例が図面と以下の詳細な記載とによりもたらされる。
本発明は、添付図面と共に以下に詳細に記載された本発明の様々な実施形態を考慮することによりさらに完全に理解されるであろう。
本発明は、ＨＢＧＡパッケージへのＩＣ装置のパッケージングに伴う問題を解消するのに有効なものとして見いだされた。ある基板例では、開口１１５からモールド・コンパウンドが充填される際に、従来のヒート・スラグ（図１Ａ参照）が非常に大きなストレスを受けることがある。（モールド１４０により導かれた）モールド・コンパウンドを充填する圧力により、ヒート・スラグ１２０の一つ又はそれ以上の固定脚部１１０が基板１００を剥がしてしまうことがある。プロセスの一例では、これら固定脚部１１０は基板１００上に接着される。
図１Ｂに示されるように、（モールド１４０により導かれた）モールド・コンパウンド１５が、ポート１１５を介して、ヒート・スラグ１２０により覆われたＩＣ装置１３０に適切に行き渡らないことがある。基板１００上にはランド１５０があり、ここから、モールド・コンパウンドがヒート・スラグ１２０そしてモールド１４０に流れ始める。一つ又は複数のボンド・ワイヤへのストレスによりモールド・コンパウンド１５が不適切に流れることがある。このプロセスの後工程でソルダー・ボールが固定されると、これらのストレス自体が、固定脚部１１０又はボンド・ワイヤ１２５の破壊となって現れることがある。あるプロセスの例では、ＳＡＣ４０５（ＳｎＡｇ４．０、Ｃｕ０．５）により成るリードフリーのソルダー・ボールを用いることにより、リードを基にした性質を有する従来のソルダー・ボールより固定温度が高くなる。
図２Ａを参照する。本発明の実施形態の一例では、高性能ボール・グリッド・アレー（ＨＢＧＡ）基板２００がその上に固定されたヒート・スラグを有する。単一のワイヤ・ボンド２２５が見られる。ＨＢＧＡのリード数は一例では３８８本ある。勿論、これらの数は搭載されるＩＣ装置に応じて増加することもある。しかし、他の例では、ＨＢＧＡはパッケージされたＩＣ装置への電気的接続をもたらす１０００又はそれ以上にもなるボンド・ワイヤを有するものもある。三つの固定脚部２１０がある。一つの固定脚部２１０には切り欠き２５５が設けられている。脚部２１０下部の基板２００内の対応する貫通孔によりヒート・スラグ２００のための取り付け位置が決められても良い。基板２００上にはランド２５０があり、ここから、モールド・コンパウンドがヒート・スラグ２２０そしてモールド２４０に流れ始める。図２Ｂを参照する。この切り欠き２５５により、（モールド２４０により導かれた）モールド・コンパウンド２５が、三つのポート２１５を介して、ヒート・スラグ２２０により覆われたＩＣ装置２３０により行き渡りやすくなる。ボンド・ワイヤ２２５及びＩＣ装置２３０にかかるストレスが低下する。ボンド・ワイヤ２２５がボンド・パッド２４５においてＩＣ２３０をパッド・ランド２６５に接続する。基板２００内の導電トレース２３５を通じてパッド・ランド２６５がボール・グリッド・アレーのボール２０５に接続され、ＩＣから基板２００外部への電気的接続をもたらす。
実施形態の他の例では、ヒート・スラグの切り欠き近傍にさらなる固定脚部が含まれてもよい。図２Ｃを参照する。ヒート・スラグ２２０の切り欠き近傍の固定脚部２７０によって、さらにヒート・スラグ２２０が基板２００に取り付けられても良い。基板２００上において、ヒート・スラグ２２０が取り付けられるように、固定脚部２１０，２７０下部の対応位置が決められても良い。
実施形態の他の例では、切り欠き２５５（図２Ａ）と対向するさらなる切り欠きを含んでも良い。そのような形態は封入中のモールド・コンパウンドの流れをさらに促進する。
図３はプロセスの一例を示し、ここでは、図２Ａ，２Ｂに見られる実施形態の例が用いられてもよい。基板３１０上に集積回路ダイが載置される。パッケージングに適するプロセスにより集積回路ダイが基板３２０上に取り付けられる。集積回路ダイは基板３３０にワイヤ・ボンディングされる。本発明の実施形態によるヒートスラグが基板３４０に取り付けられる。ヒート・スラグ上に置かれたモールドを介して、ヒート・スラグ３５０内の貫通孔にモールド・コンパウンドが注入される。モールド・コンパウンドがヒート・スラグを取り囲み、ヒート・スラグにより形成された空洞内において、ワイヤ・ボンディングされたダイが封入される。
幾つかの特定の実施形態の例を用いて本発明が説明されたが、特許請求の範囲に規定された本発明の精神並びに範囲から逸脱せずに様々な変更がなされることが当業者には明らかとなる。
（従来技術）従来のヒート・スラグの上面を示す図である。 図１Ａのヒート・スラグの断面図である。 本発明によるヒート・スラグの実施形態の上面を示す図である。 図２Ａのヒート・スラグの断面図である。 図２Ａのヒート・スラグと類似であるが、さらなる固定脚部を有するヒート・スラグの例を示す図である。 ヒート・スラグを有するＩＣのパッケージング・プロセスの例を示す図である。

Claims (3)

  1. 複数のパッド・ランドを有する複数の導電トレースを有する基板と、
    前記基板上に固定され、複数のボンド・パッドを有する集積回路装置（ＩＣ装置）と、
    前記複数の導電トレースに接続された前記複数のパッド・ランドと前記複数のボンド・パッドとを接続する複数の導電ワイヤと、
    前記基板の表面上の所定高さを有するヒート・スラグであって、底部と上部とを備え、前記底部は前記ヒート・スラグを前記基板に対して機械的に取り付けるための複数の固定脚部を含み、前記上部は前記ＩＣ装置を収容する空洞を含む、ヒート・スラグと、
    前記ヒート・スラグに設けられ、前記ＩＣ装置を取り囲む複数の第一寸法の開口と、
    前記ヒート・スラグに設けられ、前記第一寸法の開口より大きく、モールド・コンパウンドの前記ヒート・スラグの前記空洞内への導入を促す第二寸法の開口と、
    を備え、
    前記第二寸法の開口は、前記複数の第一寸法の開口よりも、前記基板上のランドに近く、前記ランドは、前記モールド・コンパウンドの前記ヒート・スラグの前記空洞内への導入の間に、前記ヒート・スラグの前記空洞内へ前記モールド・コンパウンドを流れ始めさせるものである、
    半導体パッケージ構造。
  2. 複数のパッド・ランドを有する複数の導電トレースを有する基板と、
    前記基板上に固定され、複数のボンド・パッドを有する集積回路装置（ＩＣ装置）と、
    前記複数の導電トレースに接続された前記複数パッド・ランドと前記複数のボンド・パッドとを接続する複数の導電ワイヤと、
    前記基板の表面上の所定高さを有するヒート・スラグであって、底部と上部とを備え、前記底部は前記ヒート・スラグを前記基板に対して機械的に取り付けるための複数の固定脚部を含み、前記複数の固定脚部は、前記第二寸法の開口の近傍に複数の固定脚部を含み、前記上部は前記ＩＣ装置を収容する空洞を含む、ヒート・スラグと、
    前記ヒート・スラグに設けられ、前記ＩＣ装置を取り囲む複数の第一寸法の開口と、
    前記ヒート・スラグに設けられ、前記第一寸法の開口より大きく、モールド・コンパウンドの前記ヒート・スラグの前記空洞内への導入を促す第二寸法の開口と、
    を有し、
    前記第二寸法の開口は、前記複数の第一寸法の開口よりも、前記基板上のランドに近く、前記ランドは、前記モールド・コンパウンドの前記ヒート・スラグの前記空洞内への導入の間に、前記ヒート・スラグの前記空洞内へ前記モールド・コンパウンドを流れ始めさせるものである、
    基板における積回路装置が固定される側とは反対側に複数の外部接続用のボールが設けられた、高性能ボール・グリッド・アレー（ＨＢＧＡ）パッケージ構造。
  3. 集積回路装置（ＩＣ装置）を基板にボンディングする方法であって、
    前記ＩＣ装置を前記基板上に載置し、
    前記ＩＣ装置を前記基板に取り付け、
    前記ＩＣ装置と前記基板をワイヤ・ボンディングし、
    前記ＩＣ装置の上方にヒート・スラグを配置し、該ヒート・スラグを前記基板に取り付け、
    前記ヒート・スラグは、底部と上部とを備え、
    前記底部は前記ヒート・スラグを前記基板に対して機械的に取り付けるための複数の固定脚部を含み、
    前記上部は前記ＩＣ装置を収容する空洞を含み、
    前記ヒート・スラグは、前記ＩＣ装置を取り囲む複数の第一寸法の開口と、前記第一寸法の開口より大きく、モールド・コンパウンドの前記ヒート・スラグの前記空洞内への導入を促す第二の寸法の開口と、を有するものであり、
    前記ヒート・スラグの前記第二寸法の開口にモールド・コンパウンドを注入し、前記第二寸法の開口は、前記複数の第一寸法の開口よりも、前記基板上のランドに近く、前記ランドにより、前記モールド・コンパウンドの前記ヒート・スラグの前記空洞内への導入の間に、前記ヒート・スラグの空洞内へ前記モールド・コンパウンドを流れ始めさせる、
    方法。
JP2007512693A 2004-05-11 2005-05-10 集積回路装置パッケージ用切り欠きヒート・スラグ Active JP4975615B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US57025104P 2004-05-11 2004-05-11
US60/570,251 2004-05-11
PCT/IB2005/051531 WO2005109498A2 (en) 2004-05-11 2005-05-10 Cut-out heat slug for integrated circuit device packaging

Publications (2)

Publication Number Publication Date
JP2007537589A JP2007537589A (ja) 2007-12-20
JP4975615B2 true JP4975615B2 (ja) 2012-07-11

Family

ID=34967095

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007512693A Active JP4975615B2 (ja) 2004-05-11 2005-05-10 集積回路装置パッケージ用切り欠きヒート・スラグ

Country Status (5)

Country Link
US (2) US7656029B2 (ja)
JP (1) JP4975615B2 (ja)
KR (1) KR101148676B1 (ja)
TW (1) TWI374525B (ja)
WO (1) WO2005109498A2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI374525B (en) * 2004-05-11 2012-10-11 Taiwan Semiconductor Mfg Cut-out heat slug for integrated circuit device packaging
US20130206843A1 (en) * 2012-02-14 2013-08-15 Texas Instruments Incorporated Integrated circuit package
KR200471385Y1 (ko) 2012-09-21 2014-02-20 주식회사 휘닉스소재 반도체 패키지용 히트슬러그

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03101038A (ja) 1989-09-13 1991-04-25 Fujitsu Ltd 集束イオンビーム走査装置
JPH03101038U (ja) * 1990-01-31 1991-10-22
JP3120575B2 (ja) * 1992-06-29 2000-12-25 富士電機株式会社 半導体装置
JPH07321246A (ja) * 1994-05-19 1995-12-08 Shinko Electric Ind Co Ltd 半導体装置
JPH08139223A (ja) * 1994-11-09 1996-05-31 Mitsubishi Electric Corp 半導体装置
JPH11163229A (ja) * 1997-11-26 1999-06-18 Hitachi Ltd 半導体装置およびその製造方法
TW418511B (en) 1998-10-12 2001-01-11 Siliconware Precision Industries Co Ltd Packaged device of exposed heat sink
JP3241669B2 (ja) 1998-11-09 2001-12-25 埼玉日本電気株式会社 Ｉｃパッケージの補強構造
US6191360B1 (en) 1999-04-26 2001-02-20 Advanced Semiconductor Engineering, Inc. Thermally enhanced BGA package
US6432749B1 (en) 1999-08-24 2002-08-13 Texas Instruments Incorporated Method of fabricating flip chip IC packages with heat spreaders in strip format
TW465806U (en) 1999-08-25 2001-11-21 Orient Semiconductor Elect Ltd Improved positioning structure of BGA plastic packaged heat sink and integrated circuit chip surface
JP2001102495A (ja) * 1999-09-28 2001-04-13 Toshiba Corp 半導体装置
DE10038120A1 (de) * 2000-08-04 2001-10-18 Infineon Technologies Ag Systemträger zum Verpacken von Halbleiterchips zu elektronischen Bauteilen und Verfahren zur Herstellung von Systemträgern und elektronischen Bauteilen
TW465804U (en) 2000-09-28 2001-11-21 Advanced Semiconductor Eng Fixing device for wire bonding station in packaging process
JP2002151633A (ja) * 2000-11-08 2002-05-24 Citizen Watch Co Ltd 樹脂封止型半導体装置
SG94734A1 (en) * 2001-01-15 2003-03-18 Chuen Khiang Wang Packaging of a microchip device
TW559337U (en) * 2001-12-07 2003-10-21 Siliconware Precision Industries Co Ltd Semiconductor packaging apparatus having heat dissipation structure
US7161092B2 (en) * 2002-04-15 2007-01-09 Visteon Global Technologies, Inc. Apparatus and method for protecting an electronic circuit
TW571406B (en) * 2002-08-23 2004-01-11 Via Tech Inc High performance thermally enhanced package and method of fabricating the same
CN100380636C (zh) * 2002-09-30 2008-04-09 先进互连技术有限公司 用于整体成型组件的热增强封装及其制造方法
JP3101038U (ja) * 2003-10-16 2004-06-03 立衛科技股▲ふん▼有限公司 半導体パッケージの放熱板
TWI374525B (en) * 2004-05-11 2012-10-11 Taiwan Semiconductor Mfg Cut-out heat slug for integrated circuit device packaging
TWI237882B (en) * 2004-05-11 2005-08-11 Via Tech Inc Stacked multi-chip package
US6969640B1 (en) * 2004-09-02 2005-11-29 Stats Chippac Ltd. Air pocket resistant semiconductor package system
US20070200210A1 (en) * 2006-02-28 2007-08-30 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in integrated circuit (IC) packages
US8022512B2 (en) * 2006-02-28 2011-09-20 Unisem (Mauritus) Holdings Limited No lead package with heat spreader
US9013035B2 (en) * 2006-06-20 2015-04-21 Broadcom Corporation Thermal improvement for hotspots on dies in integrated circuit packages

Also Published As

Publication number Publication date
US20080258296A1 (en) 2008-10-23
TWI374525B (en) 2012-10-11
WO2005109498A3 (en) 2006-09-08
US7656029B2 (en) 2010-02-02
JP2007537589A (ja) 2007-12-20
US8222731B2 (en) 2012-07-17
WO2005109498A2 (en) 2005-11-17
TW200625574A (en) 2006-07-16
US20100096742A1 (en) 2010-04-22
KR20070010056A (ko) 2007-01-19
KR101148676B1 (ko) 2012-05-23

Similar Documents

Publication Publication Date Title
US8049313B2 (en) Heat spreader for semiconductor package
US7202561B2 (en) Semiconductor package with heat dissipating structure and method of manufacturing the same
US7348218B2 (en) Semiconductor packages and methods of manufacturing thereof
US7482204B2 (en) Chip packaging process
US7492043B2 (en) Power module flip chip package
US7306974B2 (en) Microelectronic devices and methods for manufacturing and operating packaged microelectronic device assemblies
US20120074546A1 (en) Multi-chip Semiconductor Packages and Assembly Thereof
US8018072B1 (en) Semiconductor package having a heat spreader with an exposed exterion surface and a top mold gate
US7498203B2 (en) Thermally enhanced BGA package with ground ring
JP2009534812A (ja) 電源リング及びアース・リングを有するｑｆｎパッケージの製造方法
US9093486B2 (en) Molded leadframe substrate semiconductor package
US20090039485A1 (en) Thermally enhanced ball grid array package formed in strip with one-piece die-attached exposed heat spreader
US8643172B2 (en) Heat spreader for center gate molding
JPH04293259A (ja) 半導体装置およびその製造方法
CN213601865U (zh) 半导体封装件
US7361995B2 (en) Molded high density electronic packaging structure for high performance applications
US6373125B1 (en) Chip scale package with direct attachment of chip to lead frame
JP4975615B2 (ja) 集積回路装置パッケージ用切り欠きヒート・スラグ
US20080083981A1 (en) Thermally Enhanced BGA Packages and Methods
US20070090533A1 (en) Closed loop thermally enhanced flip chip BGA
US20110059579A1 (en) Method of forming tape ball grid array package
US6822337B2 (en) Window-type ball grid array semiconductor package
WO2008114094A1 (en) Thin profile packaging with exposed die attach adhesive
TWI553799B (zh) 半導體封裝結構
KR100891649B1 (ko) 반도체 패키지 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080509

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080703

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110314

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110412

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110810

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20111013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120411

R150 Certificate of patent or registration of utility model

Ref document number: 4975615

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150420

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250