JP2009529247A - 集積回路およびその形成方法（標準的直交回路のためのハイブリッド配向構造） - Google Patents

集積回路およびその形成方法（標準的直交回路のためのハイブリッド配向構造） Download PDF

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Abstract

【課題】 標準的直交回路のためのハイブリッド配向構造のためのデバイス及び方法を提供する。
【解決手段】 本発明の実施形態の集積回路は、第１結晶配向を有する第１領域及び第２結晶配向を有する第２領域を含むハイブリッド配向基板（６００）を備える。第１領域の第１結晶配向は、第２領域の第２結晶配向に平行でも垂直でもない。集積回路は、第１領域上の第１型デバイス（６２０）及び第２領域上の第２型デバイス（６３０）をさらに備え、ここで第１型デバイス（６２０）は、第２型デバイス（６３０）に平行又は垂直であり、第１型デバイス（６２０）は、互いに直交する第１電流（６２１）及び第２電流（６２２）を含み、第１（６２１）及び第２（６２２）電流のキャリア移動度は互いに等しい。具体的には、第１型デバイスはｐ型電界効果トランジスタ（ＰＦＥＴ）を含み、第２型デバイスはｎ型電界効果トランジスタ（ＮＦＥＴ）を含む。
【選択図】 図３

Description

本明細書の実施形態は、標準的直交回路のためのハイブリッド配向構造（スキーム）に関するデバイス、方法などを提示する。
従来の（１００）基板、換言すれば＜００１＞群の配向を有する任意の基板に比べて、＜１１０＞方向に電流方向を有する（１１０）シリコン基板上では、正孔移動度が２倍を超えることが知られている。しかし、電子移動度は、（１００）基板上で最大となる。キャリア移動度の表面配向への依存性の利点を十分に利用するために、ＣＭＯＳデバイスは、異なる結晶配向を有するハイブリッド基板上に作成されるが、これは（１００）表面配向のシリコン上のＮＦＥＴと（１１０）表面配向上のＰＦＥＴとを有し、ＮＦＥＴ及びＰＦＥＴの電流は両方とも＜１１０＞方向になるように選択される。１．２ｎｍほどにも薄い物理的ゲート酸化物厚を有する９０ｎｍ技術を用いた高性能ＣＭＯＳデバイスが示されている。著しいＰＦＥＴの性能向上が達成されている。しかし、集積回路が複数の配向を有するＰＦＥＴを備えること、例えば、幾つかのＰＦＥＴが集積回路内の他のＰＦＥＴに直交するように配向することが望まれる場合、従来の＜００１＞方向基板を用いると、異なる配向を有するＰＦＥＴは、実質的に異なる性能特性を有することになる。
従って、同等の高性能を有する複数の配向を有するＰＦＥＴを含む集積回路に対する必要性がある。
本明細書の実施形態は、標準的直交回路（orthogonal circuit）のためのハイブリッド配向構造（スキーム）に関するデバイス、方法などを提示する。本発明の実施形態の集積回路は、第１結晶配向を有する第１領域及び第２結晶配向を有する第２領域を含むハイブリッド配向基板を備える。第１結晶配向は（１１０）表面であり、それらのソース・ドレイン方向が（−１ １ √２）又は（１ −１ √２）方向となるように位置調整されたポリシリコン・ゲートを有する。ここで、２つのゲート配向は互いに直交し、同じ電流方向を有する。第２結晶配向は、（１１０）及び（１−１０）のポリシリコン・ゲート配向を有する（００１）表面である。第１領域の第１結晶配向は、第２領域の第２結晶配向に平行でも垂直でもない。集積回路は、第１領域上の第１型デバイス及び第２領域上の第２型デバイス（それぞれは、ポリシリコン・ゲートを備える）をさらに備え、ここで第１型デバイスは第２型デバイスに平行又は垂直である。具体的には、第１型デバイスはｐ型電界効果トランジスタ（ＰＦＥＴ）を含み、第２型デバイスはｎ型電界効果トランジスタ（ＮＦＥＴ）を含む。
第１領域内において、直交ゲートは、第１型デバイスが第１方向電流と第２方向電流とを含むように構築され、ここで第１電流は第２電流に直交する。第１電流の第１キャリア移動度は、第２電流の第２キャリア移動度に等しい。第２領域の直交ゲートは、第２型デバイスも第１方向電流と第２方向電流とを含むように構築され、これらの電流は等しいキャリア移動度を有する。
本明細書の実施形態は集積回路を形成する方法をさらに含み、この方法は、第１結晶配向を有する第１ウェハを、第２結晶配向を有する第２ウェハに、第１結晶配向が第２結晶配向に平行でも垂直でもないように貼付する。次に、本方法は、第１ウェハ内に開口部をエッチング形成し、その開口部を通して第２ウェハを成長させて第１ウェハ内に第２ウェハ領域を形成する。次いで本方法は、第１ウェハ領域上に第１型デバイスを形成し、第２ウェハ領域上に第２型デバイスを形成する。具体的には、第１及び第２型デバイスの形成は、ＰＦＥＴ及びＮＦＥＴを形成するステップを含む。
さらに、第２型デバイスは、第１型デバイスに平行又は垂直に形成される。第１ウェハを貼付するとき、第１ウェハは第２ウェハに、第１型デバイスが第１電流と、第１電流に直交する第２電流とを含むような角度で貼付する。さらに、本方法は、それぞれ第１キャリア移動度、及び第１キャリア移動度と等しい第２キャリア移動度を有する、第１電流及び第２電流を有する第１型デバイスを形成する。さらに、本方法は、やはり同じキャリア移動度を有する第１及び第２電流を有する第２型デバイスを形成する。
従って、２つの面内直交方向電流は同じ移動度を有する。それらは、（１ １ √２）及び（１ １ −√２）方向にある。（１ １ √２）方向における電流の移動度の直接的測定方法はないが、正孔移動度値が＜１１０＞（１００）と＜１１０＞（１１０）の方向の正孔移動度値の間にあることを示唆することは理にかなっている。従って、従来技術の２つの直交方向に対する大きく非対称な１５７％及び７０％の利得の代わりに、本明細書の実施形態は、両方向において約１１０％の利得を得る。このことは、直交するように設計された回路を統合するのに重要な構造的好機を与える。
本発明のこれら及び他の態様及び目的は、以下の説明及び添付の図面と共に検討するとき、より良く認識され理解されるであろう。しかし、以下の説明は、本発明の実施形態及びその多くの特定の詳細を示すが、例証のために与えられ限定のためではないことを理解されたい。本発明の範囲内で多くの改変及び変更を本発明の趣旨を逸脱することなく施すことができ、本発明は全てのそのような変更を含む。
本発明は、図面に関する以下の詳細な説明によってより良く理解されるであろう。
本発明並びにその様々な特徴及び有利な詳細が、添付の図面に示され以下の説明で詳述される非限定的な実施形態に関連してさらに十分に説明される。図面に示された特徴は、必ずしも一定の尺度で描かれてはいないことに注意されたい。周知の構成要素及び加工処理技術は、本発明を不必要に不明瞭にしないように省略される。ここで用いられる実施例は、単に、本発明を実施することができる方法の理解を促進すること、そして当業者が本発明を実施することをさらに可能にすることを意図したものである。従って、これらの実施例は本発明の範囲を限定するものと解釈されるべきではない。
本発明の実施形態は、同じ移動度を有する２つの面内直交電流をもたらす。電流の移動度の直接的測定方法はないが、正孔移動度値が＜１１０＞（１００）及び＜１１０＞（１１０）方向の正孔移動度値の間にあることを示唆することは理にかなっている。従って、従来技術の２つの直交する方向に対する大きく非対称な１５７％及び７０％の利得の代わりに、本明細書の実施形態は、両方向において約１１０％の利得を得る。これは、直交するように設計された回路を統合するのに重要な構造的好機を与える。統合のために最適化する必要がある多くのプロセス・ノブ（knob）に関する大きな懸案事項がある。後退（fall back）が、ＮＦＥＴ及びＰＦＥＴの両方に対する従来の＜００１＞表面デバイスに戻ることであれば、２つの直交デバイスの比率は根本的に変化し、回路設計は失敗する可能性がある。
最良の正孔及び電子移動度の利点を高めるためにハイブリッド配向構造（スキーム）が提案された（Ｙａｎｇ他，ＩＥＤＭ２００２）。図１、図２に示すように、電子移動度は（１００）ウェハ表面上で最大であり、一方正孔移動度は（１１０）表面上で最大となる。
より具体的には、実線は（１１０）ウェハ表面上のキャリア移動度を表し；点線は（１１１）ウェハ表面上のキャリア移動度を表し、破線は（１００）ウェハ表面上のキャリア移動度を表す。従って、Ｙａｎｇは、ｎ型電界効果トランジスタ（ＮＦＥＴ）が（１００）表面上に形成され、一方ｐ型電界効果トランジスタ（ＰＦＥＴ）が（１１０）表面上に形成される図３、図４の構造体を提案したが、その製造プロセスは図５乃至図１０に示す。具体的には、図３は（１１０）シリコン・オン・インシュレータ２４上のＰＦＥＴ２０及び（１００）シリコン・ハンドル・ウェハ２５上のＮＦＥＴ２１を示し、ここでＳＴＩ部材２８は（１００）シリコン・ハンドル（処理）ウェハ２５の上部にある。さらに、図４は、（１００）シリコン・オン・インシュレータ２６上のＮＦＥＴ２２及び（１１０）シリコン・ハンドル・ウェハ２７上のＰＦＥＴ２３を示し、ここでＳＴＩ部材２８が（１１０）シリコン・ハンドル・ウェハ２７の上部にある。
Figure 2009529247
図５は、薄い酸化物及び窒化物の堆積を示し、ここで埋込酸化物層（ＢＯＸ）３０２をシリコン・ハンドル・ウェハ３００上に形成し、シリコン・オン・インシュレータ３０４をＢＯＸ３０２上に形成し、窒化物層３０６をシリコン・オン・インシュレータ３０４上に形成する。次に、窒化物層３０６、シリコン・オン・インシュレータ３０４、及びＢＯＸ３０２の中央部分を除去してギャップ３０７を形成し、ここでスペーサ３０８をギャップ３０７の中に形成する（図６）。次に、シリコン・ハンドル・ウェハ３００を、ギャップ３０７を通してエピタキシャルに成長させ、次いで化学機械的研磨を行う（図７）。図８に示すように、窒化物層３０６を除去する。
次に、標準的な浅いトレンチ分離を、シリコン・オン・インシュレータ３０４とシリコン・ハンドル・ウェハ３００のエピタキシャル成長部分との間に形成する。スペーサ３０８もまた除去する（図９）。次に、ゲート及びスペーサ・デバイス３１０をシリコン・オン・インシュレータ３０４とシリコン・ハンドル・ウェハ３００のエピタキシャル成長部分との上に形成する（図１０）。
図１１の（Ａ）及び（Ｂ）は、ＮＦＥＴ（１００）及びＰＦＥＴ（１１０）表面におけるゲートの配向を示す。図１１（Ｃ）は、ゲート、ソース、及びドレイン領域の平面図を示す。ＮＦＥＴの（１００）表面上で電流は＜１１０＞方向である。（１１０）表面上で正孔移動度は＜１１０＞方向で最大となる（図１１（Ｄ））。Ｙａｎｇは、最大利得を得るためにゲートを（１１０）方向に整列させることを提案している。しかし、それは最良の移動度利得を有するが、回路設計を複雑にする。これは、＜１１０＞方向に直交するＰＦＥＴデバイスが、＜１００＞方向のチャネル電流を有することになるためである。これは２つのデバイスを異なるものにする。ＳＲＡＭ及び他の論理回路において、これは、回路設計に複雑な付加的な層をもたらし、ゲート配向を制限する。
ここで図１２を参照すると、本発明の実施形態は、ノッチ６１０、ＰＦＥＴ６２０、及びＮＦＥＴ６３０を有するハイブリッド配向基板６００を備える。基板６００は、ＰＦＥＴ６２０が（１１０）シリコン・オン・インシュレータ（即ち、（１１０）結晶配向表面）上にあり、ＮＦＥＴ６３０が（１００）シリコン・エピタキシャル層（即ち、（１００）結晶配向表面）上にあるＡ型構造体か、又は、ＮＦＥＴ６３０が（１００）シリコン・オン・インシュレータ上にあり、ＰＦＥＴ６２０が（１１０）シリコン・エピタキシャル層上にあるＢ型構造体のいずれかを表すことができる（図３及び図４参照）。
各々のＰＦＥＴ６２０及び各々のＮＦＥＴ６３０は、ソース、ドレイン、チャネル、及びゲート（図示せず）を備える。随意にエクステンション領域を用いることができる。ソース及びドレインは基板６００内の高濃度ドープ領域であり、ここで多数キャリアはソースを通してチャネルに流入し、ドレインを通して外部に流出する。チャネルは、ソースとドレインを接続する高導電性領域であり、チャネルの導電性はゲートによって制御される。
ＰＦＥＴ６２０は異なるゲート配向を含み、そして電流６２１及び６２２を含み、ＮＦＥＴ６３０は、異なるゲート配向を含み、そして電流６３１及び６３２を含む。具体的には、電流６２１は＜１ −１ √２＞方向に配向され、電流６２２は＜−１ １ √２＞方向に配向される。電流６２１は電流６２２に直交する。
基板６００は、ウェハ・ボンディングによる層転写技術によって形成する。最初に、Ａ型では（１１０）配向又はＢ型では（１００）配向を有する酸化シリコン基板内に水素を注入する。次にウェハは、異なる表面配向を有するハンドル・ウェハにフリップ接続する。次いで２段階加熱処理を実施して、水素注入ウェハを分割し、結合を強化する。最後に、頂部のＳＯＩ（シリコン・オン・インシュレータ）層を研磨して、所望の厚さ、例えば約５０ｎｍまで薄くする。
ハイブリッド基板上のＣＭＯＳ製造のプロセス・フローを、図５乃至図１０に示す。１つの付加的なリソグラフィ段階を標準的なＣＭＯＳプロセスに加え、これを用いてＳＯＩ及び埋込酸化物層をエッチング貫通し、ハンドル・ウェハの表面を露出させる。開口領域は、Ａ型基板の場合にはＮＦＥＴ６３０用であり、Ｂ型に対してはＰＦＥＴ６２０用である。スペーサ形成後、エピタキシャル・シリコンを、急速熱化学気相堆積法により開口部を通して選択的に成長させる。エピタキシの特性のために、このエピタキシャル・シリコンは、ハンドル・ウェハと同じ結晶配向になる。（１００）及び（１１０）ハンドル・ウェハの両方からの無欠陥シリコン・エピタキシャル層が達成された。ＳＯＩ層から成長したエピタキシャル・シリコンとハンドル・ウェハの間の欠陥のある界面が、スペーサがない場合に生じることになるが、これは改良されたプロセスによって解消することができる。選択的エピタキシによるファセット（面)からの潜在的問題点を防ぐために、エピタキシャル・シリコン厚は、エピタキシ層の表面全体が薄い窒化物の上面の完全に上になるように調節する。その後、過剰なシリコンを化学機械的研磨（ＣＭＰ）により薄い窒化物にまで研磨し、ＳＯＩ表面のレベルまでエッチング・バックする。ＮＦＥＴ（又はＰＦＥＴ）領域内のシリコン・エピタキシに用いられるこの付加的なリソグラフィ段階は、大きなブロックの段階（限界寸法よりも数倍大きな）であり、４５ｎｍ技術ノードを超えてスケール調整することが可能である。
薄い窒化物及び酸化物を除去した後、ＣＭＯＳ製造は継続し（両型のデバイスを含む）、浅いトレンチ分離、ウェル注入、ゲート酸化物及びポリシリコン・ゲート形成、スペーサ（酸化物又は窒化物或いはそれらの複数組合せ）形成、接合部形成（ハロ領域、エクステンション領域、ソース／ドレイン、など）のための注入、シリサイド形成（Ｎｉ、Ｃｏ、Ｐｔ、ＮｉＰｔ、ＮｉＰｔＲｅ、Ｐｄ、Ｔｉ、及び他の２又は３相のシリサイドとすることができる）及び金属コンタクト（Ｗ、Ｃｕ、など）が含まれる。ゲート・スタックは、複数の配向のＰＦＥＴにパターン化され、＜１ −１ √２＞方向（即ち、電流６２１）の第１電流、及び＜−１ １ √２＞方向（即ち、電流６２２）の第２電流を有する。
従って、本明細書の実施形態は、第１結晶配向を有する第１領域と第２結晶配向を有する第２領域とを含むハイブリッド配向基板６００を備える集積回路を提示する。第１領域の第１結晶配向は、第２領域の第２結晶配向に平行でもなく垂直でもない。例えば、上述のように、第１領域は（１１０）シリコン・オン・インシュレータ上（Ａ型）又は（１１０）シリコン・エピタキシャル層上（Ｂ型）にある。さらに、第２の領域は（１００）シリコン・エピタキシャル層上（Ａ型）又は（１００）シリコン・オン・インシュレータ上（Ｂ型）にある。バルクの２重ＳＯＩ及びダイレクト・シリコン・ボンディングと上記ＨＯＴ(ハイブリッド配向技術)の組合せは、本発明の実施形態に含まれる。
この集積回路は、第１領域上の第１型デバイスと第２領域上の第２型デバイスとをさらに含み、ここで第１型デバイスは、第２型デバイスに平行又は垂直である。より具体的には、第１型デバイスはＰＦＥＴ６２０を含み、第２型デバイスはＮＦＥＴ６３０を含む。上述のように、各々のＰＦＥＴ６２０及び各々のＮＦＥＴ６３０は、ソース、ドレイン、チャネル、及びゲートを備える。ソース及びドレインは基板６００内の高濃度ドープ領域であり、そこで多数キャリアはソースを通してチャネルに流入し、ドレインを通して外部に流出する。チャネルは、ソースとドレインを接続する高導電性領域であり、チャネルの導電性はゲートによって制御される。
このように、本明細書の実施形態は、最良の正孔及び電子移動度の利点を高める。上述のように、図１、図２に示すように、電子移動度は＜００１＞ウェハ表面上で最大であり、正孔移動度は＜１１０＞表面上で最大となる。本発明の実施形態は、＜１１０＞表面上のＰＦＥＴ６２０と＜００１＞表面上のＮＦＥＴ６３０とを備える。
さらに、第１型デバイスは、第１電流及び第２電流を含み、ここで第１電流は第２の電流に直交し、第１電流の第１キャリア移動度は、第２電流の第２のキャリア移動度に等しい。
本明細書の実施形態は集積回路を形成する方法をさらに含み、その方法は、第１結晶配向を有する第１ウェハ（例えば、（１１０）シリコン・オン・インシュレータ）を、第２結晶配向を有する第２ウェハ（例えば、（１００）シリコン・エピタキシャル層）に、第１結晶配向が第２結晶配向に平行でも垂直でもないように貼付する。上述のように、２段階加熱処理を実施して、水素注入ウェハ（即ち、第１ウェハ）を分割して結合を強化する。異なる活性化エネルギのために、（１１０）ウェハは、高い分割温度を必要とする。上部ＳＯＩ（シリコン・オン・インシュレータ）層は研磨して所望の厚さ、例えば約５０ｎｍまで薄くする。
次に、本方法は、第１のウェハ内に開口部をエッチング形成し、この開口部を通して第２ウェハを成長させて第１ウェハ内に第２ウェハ領域を形成する。上述のように、選択的エピタキシによるファセット(面)からの潜在的問題を防ぐために、エピタキシャル・シリコン厚は、エピタキシ層の表面全体が薄い窒化物の上面の完全に上となるように調節する。次に、過剰なシリコンを化学機械的研磨（ＣＭＰ）により薄い窒化物まで研磨し、ＳＯＩ表面のレベルまでエッチング・バックする。ＮＦＥＴ（又はＰＦＥＴ）領域内のシリコン・エピタキシに用いられた付加的なリソグラフィ段階は、大きなブロックの段階（限界寸法よりも数倍大きな）であり、４５ｎｍ技術ノードを超えてスケール調整することが可能である。
次に本方法は、第１ウェハ上に第１型デバイスを形成し、第２ウェハ領域上に第２型デバイスを形成し、ここで第２型デバイスは、第１型デバイスに平行又は垂直に形成される。具体的には、第１及び第２型デバイスの形成は、ＰＦＥＴ６２０及びＮＦＥＴ６３０を形成するステップを含む。上述のように、各々のＰＦＥＴ６２０及び各々のＮＦＥＴ６３０は、ソース、ドレイン、チャネル及びゲートを備える。
さらに、第１ウェハを貼付するとき、第１ウェハは、第１型デバイスが第１電流及び第２電流を含み、第１電流が第２電流に直交するような角度で第２ウェハに貼付する。例えば、電流６２１は＜１ −１ √２＞方向に配向するように形成し、電流６２２は＜−１ １ √２＞方向に配向するように形成する。さらに、第１電流の第１キャリア移動度は、第２電流の第２キャリア移動度に等しい。従って、上述のように、本明細書の実施形態は、最良の正孔及び電子移動度の利点を高め、ここで電子移動度は＜００１＞ウェハ表面において最大であり、一方正孔移動度は＜１１０＞表面において最大となる。
図１３は、集積回路を形成する方法の流れ図を示す。項目８００において、本方法は、第１結晶配向を有する第１ウェハを、第２結晶配向を有する第２ウェハに、第１結晶配向が第２結晶配向に平行でも垂直でもないように貼付するステップで始まる。上述のように、Ａ型では（１１０）結晶配向又はＢ型では（１００）結晶配向を有する酸化シリコン基板内に水素を注入する。次に、ウェハ（即ち、第１ウェハ）は、異なる表面配向を有するハンドル・ウェハ（即ち、第２ウェハ）にフリップ結合する。
次に、本方法は、第１ウェハ内に開口部をエッチング形成し（項目８１０）、その開口部を通して第２ウェハを成長させて第１ウェハ内に第２ウェハ領域を形成する（項目８２０）。上述のように、１つの付加的なリソグラフィ段階を標準的なＣＭＯＳプロセスに加え、これを用いてＳＯＩ及び埋込酸化物層をエッチング貫通し、ハンドル・ウェハの表面を露出させる。開口領域は、Ａ型基板の場合はＮＦＥＴ６３０用であり、Ｂ型ではＰＦＥＴ６２０用である。スペーサ形成後に、エピタキシャル・シリコンを、急速熱化学気相堆積法により開口部を通して選択的に成長させる。エピタキシの特性のために、このエピタキシャル・シリコンはハンドル・ウェハと同じ結晶配向になる。（１１０）シリコンの成長速度は、（１００）シリコンよりも遅い。ＳＯＩ層から成長したエピタキシャル・シリコンとハンドル・ウェハの間の欠陥のある界面がスペーサがない場合に生じるが、これは改良されたプロセスによって解消することができる。
このステップに続いて、第１型デバイスを第１ウェハ領域上に形成し（項目８３０）、第２型デバイスを第２ウェハ領域上に形成し（項目８４０）、ここで第２型デバイスは、第１型デバイスに平行又は垂直に形成される（項目８４２）。第１型デバイスを形成するステップ及び第２型デバイスを形成するステップは、トランジスタ、具体的には、ＰＦＥＴ６２０及びＮＦＥＴ６３０を形成するステップを含む。上述のように、各々のＰＦＥＴ６２０及び各々のＮＦＥＴ６３０は、ソース、ドレイン、チャネル及びゲートを備える。ソース及びドレインは、基板６００内の高濃度ドープ領域であり、多数キャリアはソースを通してチャネルに流入し、ドレインを通して外部に流出する。チャネルは、ソースとドレインを接続する高導電性領域であり、チャネルの導電性はゲートによって制御される。
さらに、第１ウェハを貼付するステップの際に、第１ウェハは、第１型デバイスが第１電流及び第２電流を含み、第１電流が第２電流に直交するような角度で第２ウェハに貼付する。例えば、電流６２１は＜１ −１ √２＞方向に配向するように形成され、電流６２２は＜−１ １ √２＞方向に配向するように形成される。さらに、第１電流の第１キャリア移動度は、第２電流の第２キャリア移動度に等しい。
従って、２つの面内直交方向の電流は同じ移動度を有する。電流の移動度の直接的測定方法はないが、正孔移動度値が、＜１１０＞（１００）及び＜１１０＞（１１０）方向の正孔移動度値の間にあることを示唆することは理にかなっている。従って、従来技術の２つの直交する方向に対する大きく非対称な１５７％及び７０％の利得の代わりに、本明細書の実施形態は、両方向において約１１０％の利得を得る。これは、直交するように設計された回路を統合するのに重要な構造的好機を与える。統合のために最適化することが必要な多くのプロセス・ノブに関する懸案事項がある。後退（fall back）が、ＮＦＥＴ及びＰＦＥＴの両方における＜００１＞表面デバイスに戻ることであれば、２つの直交デバイスの比率は根本的に変化し、回路設計は失敗する可能性がある。
特定の実施形態に関する前述の説明は、本発明の一般的本質を十分に示すことになるので、他者は、最新の知識を適用することによって、それら特定の実施形態を、一般的構想から逸脱することなく容易に変更するか又は様々な用途に適合させることが可能であり、従って、そのような適合物及び変更物は、開示された実施形態の等価物の意味及び範囲内に包含されるべきであることが意図されている。本明細書に用いられた用語又は述語は、説明のためのものであり限定のためのものではないことを理解されたい。従って、本発明は好ましい実施形態に関して説明されたが、当業者であれば、添付の特許請求項の趣旨及び範囲内の変更により実施することが可能であることを理解するであろう。
表面配向に対するキャリア移動度の依存性を示すグラフである。 表面配向に対するキャリア移動度の依存性を示すグラフである。 ハイブリッド配向技術を用いた半導体デバイスを示す図である。 ハイブリッド配向技術を用いた半導体デバイスを示す図である。 ハイブリッド配向技術を用いた半導体デバイスを形成する方法のステップを示す図である。 ハイブリッド配向技術を用いた半導体デバイスを形成する方法のステップを示す図である。 ハイブリッド配向技術を用いた半導体デバイスを形成する方法のステップを示す図である。 ハイブリッド配向技術を用いた半導体デバイスを形成する方法のステップを示す図である。 ハイブリッド配向技術を用いた半導体デバイスを形成する方法のステップを示す図である。 ハイブリッド配向技術を用いた半導体デバイスを形成する方法のステップを示す図である。 ハイブリッド配向技術を用いた半導体デバイスの表面及び電流方向を示す図である。 本発明の集積回路を示す図である。 本発明の方法を示す流れ図である。
符号の説明
２０、２３：ＰＦＥＴ
２１、２２：ＮＦＥＴ
２４、２６、３０４：シリコン・オン・インシュレータ
２５、２７、３００：シリコン・ハンドル・ウェハ
２８：ＳＴＩ部材
３０２：埋め込み酸化物層（ＢＯＸ）
３０６：窒化物層
３０７：ギャップ
３０８：スペーサ
３１０：ゲート及びスペーサ・デバイス
６００：ハイブリッド配向基板
６１０：ノッチ
６２０：ＰＦＥＴ
６３０：ＮＦＥＴ
６２１、６２２、６３１、６３２：電流

Claims (20)

  1. 第１結晶配向を有する第１領域及び第２結晶配向を有する第２領域を含むハイブリッド配向基板（６００）と、
    前記第１領域上の第１型デバイス（６２０）と、
    前記第２領域上の第２型デバイス（６３０）と
    を備え
    前記第１型デバイス（６２０）は、第１電流（６２１）及び第２電流（６２２）を含み、
    前記第１電流（６２１）は前記第２電流（６２２）に直交し、
    前記第１電流（６２１）の第１キャリア移動度は、前記第２電流（６２２）の第２キャリア移動度に等しい、
    集積回路。
  2. 前記第１型デバイス（６２０）及び前記第２型デバイス（６３０）はトランジスタを含む、請求項１に記載の集積回路。
  3. 前記第１型デバイス（６２０）はｐ型電界効果トランジスタを含み、前記第２型デバイス（６３０）はｎ型電界効果トランジスタを含む、請求項２に記載の集積回路。
  4. 前記第１結晶配向は、前記第２結晶配向に対して平行及び垂直のうちの１つ以外である、請求項１に記載の集積回路。
  5. 第１結晶配向を有する第１領域及び第２結晶配向を有する第２領域を含むハイブリッド配向基板と、
    前記第１領域上の第１型デバイス（６２０）と、
    前記第２領域上の第２型デバイス（６３０）と
    を備え
    前記第１結晶配向は、前記第２結晶配向に対して平行及び垂直のうちの１つ以外である、
    集積回路。
  6. 前記第１型デバイス（６２０）及び前記第２型デバイス（６３０）はトランジスタを含む、請求項５に記載の集積回路。
  7. 前記第１型デバイス（６２０）はｐ型電界効果トランジスタを含み、前記第２型デバイス（６３０）はｎ型電界効果トランジスタを含む、請求項６に記載の集積回路。
  8. 前記第１型デバイス（６２０）は、前記第２型デバイス（６３０）に対して平行及び垂直のうちの１つである、請求項５に記載の集積回路。
  9. 前記第１結晶配向と前記第２結晶配向の間の角度は、前記第１型デバイス（６２０）が第１電流（６２１）及び第２電流（６２２）を含み、前記第１電流（６２１）が前記第２電流（６２２）に直交するような角度である、請求項５に記載の集積回路。
  10. 前記第１型デバイス（６２０）は、第１電流（６２１）及び第２電流（６２２）を含み、前記第１電流（６２１）の第１キャリア移動度は、前記第２電流（６２２）の第２キャリア移動度に等しい、請求項５に記載の集積回路。
  11. 集積回路を形成する方法であって、
    第１結晶配向を有する第１ウェハ（３０４）を、第２結晶配向を有する第２ウェハ（３００）に、前記第１結晶配向が前記第２結晶配向に対して平行及び垂直のうちの１つ以外となるように貼付するステップと、
    前記第１ウェハ（３０４）内に開口部（３０７）をエッチング形成するステップと、
    前記開口部（３０７）を通して前記第２ウェハ（３００）を成長させて前記第１ウェハ（３０４）内に第２ウェハ領域を形成するステップと、
    前記第１ウェハ（３０４）上に第１型デバイス（６２０）を形成するステップと、
    前記第２ウェハ領域上に第２型デバイス（６３０）を形成するステップと
    を含む方法。
  12. 前記第１型デバイス（６２０）を前記形成するステップ及び前記第２型デバイス（６３０）を前記形成するステップは、トランジスタを形成するステップを含む、請求項１１に記載の方法。
  13. 前記第１型デバイス（６２０）を前記形成するステップ及び前記第２型デバイス（６３０）を前記形成するステップは、ｐ型電界効果トランジスタ及びｎ型電界効果トランジスタを形成するステップを含む、請求項１２に記載の方法。
  14. 前記第２型デバイス（６３０）を前記形成するステップは、前記第１型デバイス（６２０）に対して平行及び垂直のうちの１つである前記第２型デバイス（６３０）を形成するステップを含む、請求項１１に記載の方法。
  15. 前記第１ウェハ（３０４）を前記貼付するステップは、前記第１型デバイス（６２０）が第１電流（６２１）及び第２電流（６２２）を含み、前記第１電流（６２１）が前記第２電流（６２２）に直交するような角度で、前記第１ウェハ（３０４）を前記第２ウェハ（３００）に貼付するステップを含む、請求項１１に記載の方法。
  16. 前記第１型デバイス（６２０）を前記形成するステップは、第１電流（６２１）及び第２電流（６２２）を含む前記第１型デバイス（６２０）を形成するステップを含み、
    前記第１電流（６２１）の第１キャリア移動度は、前記第２電流（６２２）の第２キャリア移動度に等しい、
    請求項１１に記載の方法。
  17. 集積回路を形成する方法であって、
    第１結晶配向を有する第１ウェハ（３０４）を、第２結晶配向を有する第２ウェハ（３００）に、前記第１結晶配向が前記第２結晶配向に対して平行及び垂直のうちの１つ以外となるように貼付するステップと、
    前記第１ウェハ（３０４）内に開口部（３０７）をエッチング形成するステップと、
    前記開口部（３０７）を通して前記第２ウェハ（３００）を成長させて前記第１ウェハ（３０４）内に第２ウェハ領域を形成するステップと、
    前記第１ウェハ（３０４）上に第１型デバイス（６２０）を形成するステップと、
    前記第２ウェハ領域上に第２型デバイス（６３０）を形成するステップと
    を含み、
    前記第１ウェハ（３０４）を前記貼付するステップは、前記第１型デバイス（６２０）が第１電流（６２１）及び第２電流（６２２）を含み、前記第１電流（６２１）が前記第２電流（６２２）に直交するような角度で、前記第１ウェハ（３０４）を前記第２ウェハ（３０４）に貼付するステップを含む、
    方法。
  18. 前記第１型デバイス（６２０）を前記形成するステップ及び前記第２型デバイス（６３０）を前記形成するステップは、ｐ型電界効果トランジスタ及びｎ型電界効果トランジスタを形成するステップを含む、請求項１７に記載の方法。
  19. 前記第２型デバイス（６３０）を前記形成するステップは、前記第１型デバイス（６２０）に対して平行及び垂直のうちの１つである前記第２型デバイス（６３０）を形成するステップを含む、請求項１７に記載の方法。
  20. 前記第１型デバイス（６２０）を前記形成するステップは、第１電流（６２１）及び第２電流（６２２）を含む前記第１型デバイス（６２０）を形成するステップを含み、前記第１電流（６２１）の第１キャリア移動度は、前記第２電流（６２２）の第２キャリア移動度に等しい、請求項１７に記載の方法。
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