JP2009523320A - Ｍｏｓデバイスおよびｍｏｓデバイスの製造方法 - Google Patents

Ｍｏｓデバイスおよびｍｏｓデバイスの製造方法 Download PDF

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Abstract

本発明は、多数の積重された半導体領域を有する突起部またはフィン構造を備える三次元積層フィン型金属酸化物半導体（ＳＦ−ＭＯＳ）デバイスを提供するもので、第２半導体領域が分離領域によって第１半導体領域から分離されている。ゲート分離層が少なくとも突起部の側壁に延在し、ゲート電極がゲート分離層に延在する。ゲート電極は複数のゲート領域を備え、各ゲート領域が他の半導体領域にわたって延在する。これにより、各ゲート領域が他の半導体領域の伝導チャネルに影響を与え、その結果ＳＦ−ＭＯＳデバイスの性能を最適化し得る他の自由度を付加する。本発明は、さらに本発明に係るＳＦ−ＭＯＳデバイスを製造する方法を提供する。

Description

本発明はＭＯＳデバイスおよびＭＯＳデバイスの製造方法に関する。
非特許文献１には、三次元積層フィン相補型金属酸化物半導体（ＳＦ−ＣＭＯＳ）デバイスが開示されている。当該ＳＦ−ＣＭＯＳデバイスは、ｐ型ＭＯＳ（ＰＭＯＳ）デバイス上に単一フィン構造もしくは突起部で積層したｎ型ＭＯＳ（ＮＭＯＳ）デバイスを備える。ゲート電極は、突起部に及ぶゲート酸化物層にわたって延在する。該ゲート電極は、ＮＭＯＳデバイスとＰＭＯＳデバイスによって共有され、伝導チャネルや電流路をＮＭＯＳデバイスとＰＭＯＳデバイスに突起部の各側壁で導入することを可能にする。ゲート電極がＮＭＯＳデバイスとＰＭＯＳデバイスによって共有されるために、ＳＦ−ＣＭＯＳデバイスの性能を最適化したり、さらに向上させたりするのが困難である。たとえば、ＳＦ−ＣＭＯＳデバイスにおけるＮＭＯＳデバイスとＰＭＯＳデバイスのオン状態電流およびオフ状態電流の最適比を達成するのは難しい。
フィリップＣ．Ｈ．チャン、外３名（Philip C.H.Chan,Xusheng Wu, Shengdong Zhang, Chuguang Feng, Mansun Chan）著、固体状態集積回路技術に関する国際会議で発行、「二重層ＳＯＩ材料を用いる三次元積層フィン型ＣＭＯＳ集積回路」、(中国)、２００４年１０月１８−２１日
本発明の目的は、優れた性能を有するＭＯＳデバイスを提供することにある。本発明は、請求項１に記載のＭＯＳデバイスを提供する。有利な態様は、従属請求項によって定義されている。
本発明に係るＭＯＳデバイスは、半導体基板上に側壁を有する突起部を備える。該突起部は、複数の積層半導体領域を備え、この場合第２半導体領域を分離領域によって第１半導体領域から分離する。ゲート分離層が、少なくとも突起部の側壁の一面に延在し、ゲート電極が該ゲート分離層にわたって延在する。ゲート電極は、複数のゲート領域を備え、この場合各ゲート領域が他の半導体領域にわたって延在する。各ゲート領域は別の半導体領域の伝導チャネルに影響を与え、それによってＭＯＳデバイスの性能を向上させることのできる自由度が付加される。
本発明に係るＭＯＳデバイスの一実施態様では、ゲート領域の少なくとも１つが、他のゲート領域の仕事関数値と異なる値の仕事関数を有する。材料の仕事関数はフェルミ準位でのエネルギーと自由電子エネルギー（または真空準位）とのエネルギー差、言い換えればその材料内で電子をフェルミ準位から真空準位へ移動するのに必要なエネルギーである。他のゲート領域に用いる材料の仕事関数値と異なる値の仕事関数を有する材料をゲート領域の一つに適用することにより自由度を導入してＭＯＳデバイスの性能を向上させることができる。
本発明に係るＭＯＳデバイスの別の実施態様では、突起部は、複数の積層半導体領域上にさらにハードマスク領域を備える。当該ハードマスク領域は、フォトリソグラフ技法によって画成され、ある領域がたとえばエッチング処理によって除去されるのを防止する。この実施態様は、突起部の上面、ひいては複数の積層半導体領域の上面に延在するゲート領域の影響を減じ、その結果伝導チャネルが複数の積層半導体領域の上面上にも存在するのを防ぐことにより伝導チャネルが各半導体領域の側壁だけに存在するのを確実にする。
本発明に係るＭＯＳデバイスの一実施態様は、ＰＭＯＳデバイスおよびＮＭＯＳデバイスを備え、この場合突起部が第１半導体領域、分離領域および第２半導体領域の積層体を備える。さらに、ゲート電極は、第１半導体領域に延在する第１ゲート領域と、第２半導体領域に延在する第２ゲート領域とを備える。このようにしてＣＭＯＳデバイスが得られ、この場合第１および第２半導体領域の伝導チャネルが第１および第２ゲート領域それぞれによって影響を受け、それによって自由度を付加してＣＭＯＳデバイスの性能、例えばオン状態電流とオフ状態電流との比を向上させることができる。
好適な実施態様においては、第１半導体領域および第１ゲート領域がＮＭＯＳデバイスを形成し、第２半導体領域および第２ゲート領域がＰＭＯＳデバイスを形成する。この実施態様においては、ＰＭＯＳデバイスの電流容量を増大する。その理由は、伝導チャネルが第２半導体領域の上面にも存在し、そのため第２半導体領域の側壁の伝導チャネルに加えてＰＭＯＳデバイスの全電流に寄与するからである。
他の好適な実施態様においては、第１半導体領域および第１ゲート領域がＰＭＯＳデバイスを形成し、第２半導体領域および第２ゲート領域がＮＭＯＳデバイスを形成する。本実施態様において第２半導体領域に存在するハードマスク領域は、伝導チャネルが第２半導体領域の上面で生起するのを防止し、ＮＭＯＳおよびＰＭＯＳデバイス間の相違を最小にする。この実施態様に好適なゲート材料は、第１ゲート領域用の白金シリサイドと、第２ゲート領域用の炭化タンタルとを備える。
本発明に係るＣＭＯＳデバイスの製造方法は、
側壁を有し、第１半導体領域、分離領域および第２半導体領域の積層体を備える突起部を半導体基板上に形成し；
少なくとも前記突起部の側壁に延在するゲート分離層を形成し；
突起部に延在する第１ゲート領域を形成し；
第２分離領域に延在する第１ゲート領域の一部を選択的に除去して第１ゲート領域を第１半導体領域に延在させ；
第２半導体領域に延在する第２ゲート領域を形成する工程とを備える。
第１ゲート領域の一部を選択的に除去することにより、２つの異なるゲート領域を備えるゲート電極が作成される。
これらおよび他の本発明の特徴を、さらに明らかにし、図面を参照しつつ説明する。
図面は一定の縮尺で描かれていない。一般に、図面中の同一構成要素は同じ参照番号によって示す。
図１はＭＯＳデバイス、この場合シリコン基板１上にあるたとえば二酸化ケイ素のような分離層２上の三次元積層フィン型ＭＯＳ（ＳＦ−ＭＯＳ）デバイス１０を示す。ＳＦ−ＭＯＳデバイス１０は、第１シリコン領域３、第１二酸化ケイ素領域４、第２シリコン領域５、第２二酸化ケイ素領域１１、第３シリコン領域１２および窒化物ハードマスク領域６の積層体からなる突起部またはフィン構造を備える。第１、第２および第３シリコン領域３，５，１２は、約３５ｎｍよりも小さい突起部の幅に対して低くドープされた領域であるのが好ましい。しかし、突起部の幅が正確なフィンＦＥＴデバイス動作を可能とするに極端に大きくなりすぎる場合には、より高いドーピングレベルを適用してもよい。たとえば二酸化ケイ素のようなゲート酸化物層８が突起部に延在する。第１ゲート領域１３が第１シリコン領域３と二酸化ケイ素領域４の一部にわたって延在する。第２ゲート領域１４が第２シリコン領域５と、第１ゲート領域１３が延在しない第１二酸化ケイ素領域４の残部にわたって延在し、かつ第１ゲート領域１３と直接電気接触状態にある。第３ゲート領域１５がハードマスク領域６と、第３シリコン領域１２と、第２ゲート領域１４が延在しない第２二酸化ケイ素領域１１の残部にわたって延在し、かつ第２ゲート領域１４と直接電気接触状態にある。本実施態様におけるＳＦ−ＭＯＳデバイス１０は、３つの異なるＭＯＳデバイス、すなわち第１シリコン領域３および第１ゲート領域１３を備える第１ＭＯＳデバイスと、第２シリコン領域５および第２ゲート領域１４を備える第２ＭＯＳデバイスと、第３シリコン領域１２および第３ゲート領域１５を備える第３ＭＯＳデバイスとからなる。シリコン領域３、５、１２が低くドープされた場合、各ＭＯＳデバイスに対するゲート材料の仕事関数の影響は、シリコン領域３、５、１２が高いドーピングレベルを有する場合よりも大きい。したがって、各ゲート領域の仕事関数は、各ＭＯＳデバイスがｐ型であるかｎ型であるかで、シリコン領域３、５、１２のドーピングレベルに応じた仕事関数の影響の大きさを決定する。仕事関数値が４．５ｅＶを超える場合には、対応するＭＯＳデバイスはｐ型となり、仕事関数値が４．５ｅＶを下回る場合には、対応するＭＯＳデバイスはｎ型となる。４．５ｅＶを超える仕事関数のゲート材料の例（ＰＭＯＳデバイス）は、ＰｔＳｉ（４．９ｅＶ）、ＭｏＯｘ（５．０ｅＶ）、ＴｉＮ（４．８ｅＶ）およびＴｉＳｉｘ（４．６ｅＶ）である。４．５ｅＶを下回る仕事関数のゲート材料の例（ＮＭＯＳデバイス）は、ＴａＣ（４．２ｅＶ）およびＴａＮｘ（４．３ｅＶ）である。適切なゲート材料を各ゲート領域１３、１４、１５に適用することにより、ＮＭＯＳデバイスとＰＭＯＳデバイスとの任意の組み合わせ、たとえば３つのＮＭＯＳデバイスの組み合わせ、または１つのＰＭＯＳデバイスと２つのＮＭＯＳデバイスとの組み合わせを実現し得る。さらに、相違する仕事関数、従って相違するしきい電圧を有するＰＭＯＳデバイスを得ることが可能である。同様に、相違するしきい電圧を有するＮＭＯＳデバイスを作製することができる。第１、第２及び第３ゲート領域１３、１４、１５の仕事関数における相違は、ＳＦ−ＭＯＳデバイス１０の最適化、たとえば異なった又は同一の仕事関数値のゲート領域をそれぞれ有する第１、第２、第３ＭＯＳデバイスを備えるＳＦ−ＭＯＳデバイス１０のオン状態電流とオフ状態電流の比の最適化が可能である。分離領域および半導体領域に用いる材料を別々に選択し得ることに注目すべきである。
図２〜９は、本発明に係るＳＦ−ＭＯＳデバイスの一実施態様、本例ではＳＦ−ＣＭＯＳデバイス３０を作製する方法の断面図を示す。該方法はシリコン基板１から始め、図２に示すように、分離層２、たとえば二酸化ケイ素がその上に延在する。分離層２上には、従来の方法を用いて、第１シリコン領域３、二酸化ケイ素領域４、第２シリコン領域５およびハードマスク領域６、本例では窒化ケイ素を備える積層体が形成される。シリコン領域３、５は、低くドープされた領域であることが好ましく、ドーピングレベルを突起部７の幅によって決めることができる。
図３に示すように、従来のリソグラフおよびエッチング技術を施すことによりハードマスク領域６の一部を除去する。ハードマスク領域６の残部が、作製すべき突起部７を画成する。
図４は、第２シリコン領域５、二酸化ケイ素領域４および第１シリコン領域３の露出部分を各々エッチングすることによる突起部７の形成を示す。突起部７の形成中に二酸化ケイ素をエッチング除去する一方、ハードマスク領域６をエッチング除去すべきでないので、ハードマスク領域６は窒化ケイ素材料からなる。他の適当な絶縁材料をハードマスク領域６および二酸化ケイ素領域４に適用し得ること明らかである。この段階で従来技術を用いてハードマスク領域６を任意に除去してもよい。これは、第２シリコン領域５に表面伝導チャネルを提供する。
次いで、図５に示すように、ゲート酸化物層８を突起部７上に形成する。本例においては、二酸化ケイ素の熱成長を適用してゲート酸化物層８を形成するので、ゲート酸化物層８が窒化ケイ素ハードマスク領域６上に形成されない。その後、たとえば化学機械平坦化法（ＣＭＰ）のような従来の平坦化技術を用いることによって、突起部７に延在する平坦化ゲート領域２３を形成する。平坦化ゲート領域２３は、たとえばＰｔＳｉ、ＭｏＯｘ、ＴｉＮ、ＴｉＳｉｘ、ＴａＣ、ＴａＮｘ、又はまたはゲート材料として適切な他の任意の材料からなる。この段階で、第１、第２シリコン領域３、５双方の伝導チャネルに同時に影響を与える１つのゲート領域、本例では平坦化ゲート領域２３を備えるＳＦ−ＣＭＯＳデバイスが形成される。
次工程を図６に示し、これは従来のリソグラフおよびエッチング技術を用いる窒化ケイ素のような第２ハードマスク領域２０の形成からなる。
次いで、平坦化ゲート領域２３の一部を除去するエッチング技術を適用して、図７に示すように、第１シリコン領域３にわたって延在するが、第２シリコン領域５に延在しないように第１ゲート領域１３を形成する。従って、第２ハードマスク領域２０が、平坦化ゲート領域２３を部分的に除去する領域を画成する。このようにして形成した第１ゲート領域１３は、二酸化ケイ素領域４の第１部分にも延在することとなる。
図８に示すように、第２ゲート領域１５を露出したゲート酸化物層８および露出した第１ゲート領域１３上に形成する。第２ゲート領域１５の形成は、スパッタリングまたは化学気相成長法（ＣＶＤ法）によって行うことができる。また、第２ゲート領域１５は、たとえばＰｔＳｉ、ＭｏＯｘ、ＴｉＮ、ＴｉＳｉｘ、ＴａＣ、ＴａＮｘ、又はゲート材料として適切な他の任意材料からなる。
最後に第２ハードマスク領域２０を除去し、図９に示すようなＳＦ−ＣＭＯＳデバイスが得られる。
要約すると、本発明は、複数の積層された半導体領域を有する突起部またはフィン構造を備える三次元積層フィン型金属酸化物半導体（ＳＦ−ＭＯＳ）デバイスを提供するもので、この場合第２半導体領域を分離領域によって第１半導体領域から分離する。ゲート分離層が少なくとも突起部の側壁に延在し、ゲート電極が前記ゲート分離層に延在する。ゲート電極は複数のゲート領域を備え、各ゲート領域が他の半導体領域に延在する。このようにして、各ゲート領域が他の半導体領域の伝導チャネルに影響を及ぼし、その結果ＳＦ−ＭＯＳデバイスの性能を最適化し得るような他の自由度を付加する。本発明は、さらに本発明に係るＳＦ−ＭＯＳデバイスの製造方法を提供する。
上述した実施態様が本発明の限定よりむしろ例を示し、そして当業者が請求の範囲から逸脱することなく多くの代替態様を設計することができることに留意すべきである。請求の範囲において、カッコ内に位置するいかなる引用符号も請求の範囲を限定するものとして解釈すべきではない。「備える」の語句は、請求の範囲に列挙したもの以外の要素または工程の存在を除外しない。要素に先行する「１つ（aまたはan）」の語句は、複数のその要素の存在を除外しない。
図１は、本発明のＭＯＳデバイスの一実施態様の断面図である。 図２は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。 図３は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。 図４は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。 図５は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。 図６は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。 図７は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。 図８は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。 図９は、本発明のＭＯＳデバイスの一実施態様の作製に関わる一連の工程を示した断面図である。
符号の説明
１： シリコン基板
２： 分離層
３： 第１シリコン領域
４： 第１二酸化ケイ素領域
５： 第２シリコン領域
６： 窒化物ハードマスク領域
７： 突起部
８： ゲート酸化物層
１０： 三次元積層フィン型ＭＯＳ（ＳＦ−ＭＯＳ）
１１： 第２二酸化ケイ素領域
１２： 第３シリコン領域
１３： 第１ゲート領域
１４： 第２ゲート領域
１５： 第３ゲート領域
２０： 第２ハードマスク領域
２３： 平坦化ゲート領域
３０： ＳＦ−ＣＭＯＳデバイス

Claims (8)

  1. 半導体基板上で、側壁を有する突起部を備え、かつ複数の積層された半導体領域を備え、第２半導体領域が分離領域によって第１半導体領域から分離されてなるＭＯＳデバイスにおいて、
    該ＭＯＳデバイスが、さらに少なくとも前記突起部の側壁に延在するゲート分離層と、該ゲート分離層に延在するゲート電極とを備え、
    該ゲート電極が複数のゲート領域を備え、各ゲート領域が他の半導体領域に延在することを特徴とするＭＯＳデバイス。
  2. 前記ゲート領域の少なくとも１つが、他のゲート領域の仕事関数値と異なる値の仕事関数を有する請求項１に記載のＭＯＳデバイス。
  3. 前記突起部が、さらに前記複数の積層された半導体領域上にハードマスク領域を備える請求項１に記載のＭＯＳデバイス。
  4. ＰＭＯＳデバイスおよびＮＭＯＳデバイスを備え、前記突起部が第１半導体領域、分離領域および第２半導体領域の積層体からなり、前記ゲート電極が、第１半導体領域に延在する第１ゲート領域と、第２半導体領域に延在する第２ゲート領域とを備える請求項１に記載のＭＯＳデバイス。
  5. 前記第１ゲート領域および前記第１半導体領域がＮＭＯＳデバイスを形成し、前記第２ゲート領域および前記第２半導体領域がＰＭＯＳデバイスを形成する請求項４に記載のＭＯＳデバイス。
  6. 前記第１ゲート領域および前記第１半導体領域がＰＭＯＳデバイスを形成し、前記第２ゲート領域および前記第２半導体領域がＮＭＯＳデバイスを形成する請求項３または４に記載のＭＯＳデバイス。
  7. 前記第１ゲート領域が白金シリサイドからなり、第２ゲート領域が炭化タンタルからなる請求項６に記載のＭＯＳデバイス。
  8. 請求項１に記載のＭＯＳデバイスを製造するに当たり、
    側壁を有し、第１半導体領域、分離領域および第２半導体領域の積層体を備える突起部を半導体基板上に形成し；
    少なくとも前記突起部の側壁に延在するゲート分離層を形成し；
    突起部に延在する第１ゲート領域を形成し；
    第２分離領域に延在する第１ゲート領域の一部を選択的に除去して第１ゲート領域を第１半導体領域に延在させ；
    第２半導体領域に延在する第２ゲート領域を形成する工程とを備えることを特徴とするＭＯＳデバイスの製造方法。
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