CN104916587A - 用于高密度集成电路设计的半导体器件及其制备方法 - Google Patents
用于高密度集成电路设计的半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN104916587A CN104916587A CN201510226989.2A CN201510226989A CN104916587A CN 104916587 A CN104916587 A CN 104916587A CN 201510226989 A CN201510226989 A CN 201510226989A CN 104916587 A CN104916587 A CN 104916587A
- Authority
- CN
- China
- Prior art keywords
- layer
- fin structure
- semiconductor
- gate dielectric
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000010276 construction Methods 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000002210 silicon-based material Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- MKPXGEVFQSIKGE-UHFFFAOYSA-N [Mg].[Si] Chemical compound [Mg].[Si] MKPXGEVFQSIKGE-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 133
- 238000005516 engineering process Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 239000000203 mixture Substances 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- -1 state oxide Chemical compound 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 238000001953 recrystallisation Methods 0.000 description 3
- LRFWQIXVIBAANF-UHFFFAOYSA-M [O-2].[O-2].[O-2].[OH-].O.[Ba+2].[Ta+5] Chemical compound [O-2].[O-2].[O-2].[OH-].O.[Ba+2].[Ta+5] LRFWQIXVIBAANF-UHFFFAOYSA-M 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 2
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002346 layers by function Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000013138 pruning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明涉及一种用于高密度集成电路设计的半导体器件及其制备方法。本发明在多层半导体层上刻蚀多层鳍结构。该多层鳍结构包括至少两个半导体层；各半导体层之间通过第二绝缘层隔离，各半导体层包括源区、漏区及沟道区。最后在多层鳍结构表面形成栅极层。多层鳍结构中的每个半导体层的源区、漏区及沟道区与该多层鳍结构表面的栅极层都将形成一个鳍式场效应晶体管，从而形成多个垂直堆叠且共享该栅极层的鳍式场效应晶体管。该半导体器件具有3D结构，且具有与传统的平面场效应晶体管类似的版图和构造，易于与传统的平面场效应晶体管制造工艺集成，可用于实现高度集成和紧凑的3D电路，为高性能、等比例缩小能力强的3D集成电路提供了基石。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种用于高密度集成电路设计的半导体器件及其制备方法。
背景技术
三维集成电路(3D-IC)被认为是嵌入更高密度、更高性能电路的应用中，非常有前景的电路集成结构。这种多层集成电路将具有SOI器件的所有优势，特别是随着它的单元面积减小，它的电路密度将提高，总互连长度也因为应用纵向互连而被缩短，这将使得RC延迟减小、功耗降低。实现3D-IC的方法就是像三明治结构一样将功能层堆叠，并在功能层之间用绝缘层隔离。但是，这样的方法为改进3D技术带来了很多挑战。首先，最主要的问题是，如何在绝缘层上生产高质量的单晶硅，以便得到第二层及次层。虽然国际上有报道过激光重结晶(laser re-crystallization)、选择性横向过生长外延层(selectivelateral overgrowth epitaxy)等方法，但这些方法不仅复杂，还可能导致位错缺陷。近年，有用锗、镍横向诱导重结晶的方法，但它不仅受到晶粒限制，还引入金属污染；另外，附着技术(bounding technology)可以为第二层级次活性层提供单晶硅，但是，附着条件(bounding conditions)和校准要求(alignment requirements)限制了该技术在3D-IC上的实际应用。其次，热预算限制(thermal budget restrictions)是另一个重要挑战。在底层器件形成之后的高热工艺步骤，将会对已形成的器件性能造成不良影响，最明显的是沟道变短、甚至穿通。这些都严重影响并限制着底层器件的尺寸，也导致底层器件和顶层器件的不对称。最后，即使有高质量的硅层、优良的热工艺，器件的活性层制造也面临着传统平面设计的尺寸限制。
发明内容
本发明所要解决的技术问题是，提供一种用于高密度集成电路设计的半导体器件及其制备方法，以解决现有3D集成电路中晶体管性能低的缺陷。本发明是这样实现的：
一种用于高密度集成电路设计的半导体器件，在第一方向上包括衬底层、在所述衬底层上形成的第一绝缘层以及在所述第一绝缘层上形成的多层鳍结构；所述多层鳍结构包括至少两个半导体层，各半导体层之间通过第二绝缘层隔离；
各半导体层包括源区、漏区以及连接所述源区与漏区的沟道区；
各半导体层的源区、漏区及沟道区的位置分别在第一方向上对应；
所述多层鳍结构的与所述沟道区对应的表面形成有栅电介质层；
所述栅电介质层的表面形成有栅极层。
进一步地，当所述半导体器件采用硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层为所述多层鳍结构顶面的残余掩膜；当所述半导体器件采用非硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层由该多层鳍结构侧面的栅电介质层延伸而成。
进一步地，所述第二绝缘层为埋氧层。
进一步地，所述半导体层为硅、锗或镁硅材料；所述栅极层采用n+掺杂或p+掺杂的多晶硅。
一种用于高密度集成电路设计的半导体器件的制备方法，包括如下步骤：
制备多层结构；所述多层结构在第一方向上包括衬底层、在所述衬底层上形成的第一绝缘层、在所述第一绝缘层上形成的多层半导体结构；所述多层半导体结构包括至少两个半导体层；各半导体层之间通过第二绝缘层隔离；
对所述多层半导体结构进行掩膜及刻蚀，使其形成至少一个多层鳍结构；所述多层鳍结构的各半导体层包括源区、漏区以及连接所述源区与漏区的沟道区；各半导体层的源区、漏区及沟道区的位置分别在第一方向上对应；
在所述多层鳍结构的与所述沟道区对应的表面形成栅电介质层；
在所述栅电介质层的表面形成栅极层。
进一步地，当所述半导体器件采用硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层为所述多层鳍结构顶面的残余掩膜；当所述半导体器件采用非硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层由该多层鳍结构侧面的栅电介质层延伸而成。
进一步地，所述第二绝缘层为埋氧层。
进一步地，所述半导体层采用硅、锗或镁硅材料；所述栅极层采用n+掺杂或p+掺杂的多晶硅。
进一步地，所述多层鳍结构侧面的栅电介质层由各半导体层的侧面氧化形成。
进一步地，所述栅极层为在第一绝缘层上通过化学汽相淀积方式形成的多晶硅淀积。
与现有技术相比，本发明制备的半导体器件吸收了鳍式场效应晶体管的所有优点，具有良好的短沟道效应，同时，其具有3D结构，且具有与传统的平面场效应晶体管类似的版图和构造，易于与传统的平面场效应晶体管制造工艺集成，可用于实现高度集成和紧凑的3D电路，为高性能、等比例缩小能力强的3D集成电路提供了基石，解决了现存3D集成电路中多晶硅、重结晶硅的晶体管性能低的缺陷。
附图说明
图1：制备本发明半导体器件所需的多层结构的剖面示意图；
图2：带有掩膜的多层结构的剖面示意图；
图3a：未形成栅极层时的半导体器件的俯视示意图；
图3b：未形成栅极层时的半导体器件的剖面示意图；
图4：形成栅极层后的半导体器件的剖面示意图；
图5：形成栅极层后的半导体器件的俯视示意图；
图6：本发明半导体器件的源、漏区杂质注入示意图；
图7：带有栅极层的一个多层鳍结构的立体结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。
图3a为未形成栅极层510时的半导体器件的俯视示意图，图3b为图3a中沿A-A’线的剖面示意图。结合图3b所示，本发明用于高密度集成电路设计的半导体器件在第一方向上包括衬底层110、在衬底层110上的第一绝缘层120以及在第一绝缘层120上的多层鳍结构。如图3a及图7所示，该多层鳍结构包括至少两个半导体层130，各半导体层130之间通过第二绝缘层140隔离，各半导体层130包括源区320、漏区330以及连接源区320与漏区330的沟道区310。由图7可看出，各半导体层130的源区320、漏区330及沟道区310的位置分别在第一方向上对应。图4所示为形成栅极层510后的半导体器件的剖面示意图，其剖面同样沿A-A’线。结合图4及图7所示，该多层鳍结构的与沟道区310对应的表面(包括两侧面及顶面)还形成有栅电介质层410，栅电介质层410的表面形成有栅极层510。
衬底层110可采用单晶硅或多晶硅材料。
第一绝缘层120可采用硅氧化材料或其他电介质材料，其厚度在到之间。
半导体层130可采用硅材料，如单晶硅或多晶硅材料，也可采用其他半导体材料，如锗或镁硅、锗硅等复合半导体材料，半导体层130的厚度在到之间。
第二绝缘层140可采用硅氧化材料，如通过双氧注入的方式在衬底层110中形成的埋氧层，也可采用其他电介质材料。第二绝缘层140的厚度在到之间。
多层鳍结构的与沟道区310对应的表面包括该多层鳍结构的侧面和顶面。如果采用硬掩膜210刻蚀方法制备该半导体器件，则该多层鳍结构顶面的栅电介质层410可由该多层鳍结构顶面的残余掩膜210形成(如图4所示)，如果采用非硬掩膜210刻蚀方法制备该半导体器件，则该多层鳍结构顶面的栅电介质层410可由该多层鳍结构侧面的栅电介质层410延伸而成。该多层鳍结构侧面的栅电介质层410可由半导体层130的侧面氧化形成。不管采用什么掩膜210方式，该多层鳍结构的表面(包括顶面和侧面)的栅电介质层410都可直接采用硅氧化物、铪氧化物、铝氧化物、铪铝氧化物、镐氧化物、镐硅氧化物、钽氧化物、态氧化物、氮硅化物、钡氧化物、钡锆氧化物、钡钽氧化物等材料形成，多层鳍结构侧面的栅电介质层410的厚度在到之间，多层鳍结构顶面的栅电介质层410的厚度大于其侧面的栅电介质层410的厚度。
栅极层510可采用锗、锗硅化合物、镍、钼、钨、镧及其他金属等，也可采用采用n+掺杂或p+掺杂的多晶硅，其厚度在到之间。
该半导体器件的制备方法如下：
步骤1、制备多层结构。如图1所示，该多层结构在第一方向上包括衬底层110、在衬底层110上形成的第一绝缘层120、在第一绝缘层120上形成的多层半导体结构。该多层半导体结构包括至少两个半导体层130；各半导体层130之间通过第二绝缘层140隔离。图1示出的是一个包含两层半导体层130的多层结构，根据前述说明，该多层结构可包括多于两个的半导体层130。
衬底层110采用单晶硅或多晶硅材料，也可采用其他半导体材料。可通过双氧注入的SIMOX技术在衬底中形成若干埋氧层，将各埋氧层分别作为第一绝缘层120和各第二绝缘层140，各埋氧层之间的部分作为各半导体层130，最小一层埋氧层下方的衬底作为衬底层110。顶层的半导体层130可通过外延技术增加其厚度。另外，该多层结构还可通过水粘合(water-bonding)技术形成，每层的厚度可通过改变粘合材料的原始参数加以调节。第一绝缘层120和第二绝缘层140可由通过双氧注入的SIMOX技术在衬底层110中形成埋氧层形成，也可以通过热氧化、淀积或相关化学方法如气相沉积的方法在衬底层110上形成。各半导体层130可由前述通过双氧注入的SIMOX技术所形成的各埋氧层之间的部分形成，也可通过淀积的方法在其下方的那一层上形成。
步骤2、对多层半导体结构进行掩膜及刻蚀，使其形成至少一个多层鳍结构。结合图3a及图7所示，该多层鳍结构的各半导体层130包括源区320、漏区330以及连接源区320与漏区330的沟道区310，各半导体层130的源区320、漏区330及沟道区310的位置分别在第一方向上对应。
图2所示为带有掩膜210的多层结构的剖面示意图。掩膜210可由氮化硅、硅、硅氧化合物材料、用于多层鳍结构刻蚀的其他适宜材料形成。掩膜210板设在顶部的半导体层130上，用于后续对多层半导体结构进行刻蚀，使其形成至少一个多层鳍结构。掩膜210可由任何传统方式的光掩膜210淀积和雕琢(deposited and pattened)形成，比如侧墙(a spacer method)及修剪(trimmingmethod)等。如图3b及图4所示，刻蚀时，从顶层的半导体层130到最底层的半导体层130之间的各层都将被刻蚀，且第一绝缘层120也将被刻蚀一部分，即被刻蚀的终点将停留在第一绝缘层120中的某一深度位置。刻蚀之后，掩膜210板将会被移除，除非该掩膜210是硬掩膜210。如图3a所示，随着刻蚀的完成，各半导体层130的源区320、漏区330及沟道区310相应形成，各半导体层130的源区320、漏区330及沟道区310被各半导体层130之间的第二绝缘层140隔离。各半导体层130及第二绝缘层140被刻蚀后，形成多层鳍结构。结合图3a及图7所示，该多层鳍结构的各半导体层130的源区320、漏区330分别位于半导体层130的两端，沟道区310位于半导体层130中部位置。在图3b中，该多层鳍结构顶部还有残余的掩膜210，其可作为后续所形成的栅电介质层410的一部分，也可去除。
步骤3、在多层鳍结构的与沟道区310对应的表面形成栅电介质层410。
步骤4、在栅电介质层410的表面形成栅极层510。
步骤3、4可结合图4及图7所示，栅电介质层410形成于多层鳍结构的与沟道区310对应的表面，可通过对暴露在该表面的半导体层130热氧化得到，厚度大约在到之间。栅电介质层410也可采用铪氧化物、铝氧化物、铪铝氧化物、镐氧化物、镐硅氧化物、钽氧化物、态氧化物、氮硅化物、钡氧化物、钡锆氧化物、钡钽氧化物等其他高电介系数材料形成。多层鳍结构的与沟道区310对应的表面包括该多层鳍结构的侧面和顶面。多层鳍结构顶面的栅电介质层410还可采用如下两种方式形成：
1、如果采用硬掩膜210刻蚀方法制备该半导体器件，该多层鳍结构顶面的栅电介质层410可由该多层鳍结构顶面的残余掩膜210形成，图4所示即为这种情况。
2、如果采用非硬掩膜210刻蚀方法制备该半导体器件，则该多层鳍结构顶面的栅电介质层410可由该多层鳍结构侧面的栅电介质层410延伸而成。
栅电介质层410形成之后，再在栅电介质层410表面形成栅极层510。栅极层510的厚度在到之间，可通过在第一绝缘层120上通过化学汽相淀积(CVD)方式形成多晶硅淀积，将该多晶硅淀积作为栅极层510。
图5所示为形成栅极层510后的半导体器件的俯视示意图，图6所示为图5中B-B’线剖面展示的注入杂质示意图。上述各步骤完成后，该具有多层鳍结构的半导体器件就制备完成了。图6中各半导体层130的两端分别为源区320和漏区330，中间为沟道区310，各半导体层130的源区320、漏区330及沟道区310分别在第一方向上对应。后续使用该半导体器件时，只需要将杂质分别注入各半导体层130的源区320及漏区330。如将n型杂质和p型杂质分别注入各半导体层130的源区320及漏区330。注入剂量和能量将由特定的器件和电路要求决定。侧墙隔离可选择用来优先注入源区320或漏区330。如注入完源区320后，用侧墙隔离技术注入漏区330，以控制源极及漏极的位置。这样，如图7所示，一个多层鳍结构中的每个半导体层130的源区320、漏区330及沟道区310与该多层鳍结构表面的栅电介质层410及栅极层510都将形成一个鳍式场效应晶体管(FINFET)，从而形成多个垂直堆叠的鳍式场效应晶体管。栅极层510如“Π”型结构跨在该多层鳍结构的与沟道区310对应的表面，该多个垂直堆叠的鳍式场效应晶体管共享该栅极层510。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种用于高密度集成电路设计的半导体器件，其特征在于，在第一方向上包括衬底层、在所述衬底层上形成的第一绝缘层以及在所述第一绝缘层上形成的多层鳍结构；所述多层鳍结构包括至少两个半导体层，各半导体层之间通过第二绝缘层隔离；
各半导体层包括源区、漏区以及连接所述源区与漏区的沟道区；
各半导体层的源区、漏区及沟道区的位置分别在第一方向上对应；
所述多层鳍结构的与所述沟道区对应的表面形成有栅电介质层；
所述栅电介质层的表面形成有栅极层。
2.如权利要求1所述的半导体器件，其特征在于，当所述半导体器件采用硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层为所述多层鳍结构顶面的残余掩膜；当所述半导体器件采用非硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层由该多层鳍结构侧面的栅电介质层延伸而成。
3.如权利要求1所述的半导体器件，其特征在于，所述第二绝缘层为埋氧层。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体层为硅、锗或镁硅材料；所述栅极层采用n+掺杂或p+掺杂的多晶硅。
5.一种用于高密度集成电路设计的半导体器件的制备方法，其特征在于，包括如下步骤：
制备多层结构；所述多层结构在第一方向上包括衬底层、在所述衬底层上形成的第一绝缘层、在所述第一绝缘层上形成的多层半导体结构；所述多层半导体结构包括至少两个半导体层；各半导体层之间通过第二绝缘层隔离；
对所述多层半导体结构进行掩膜及刻蚀，使其形成至少一个多层鳍结构；所述多层鳍结构的各半导体层包括源区、漏区以及连接所述源区与漏区的沟道区；各半导体层的源区、漏区及沟道区的位置分别在第一方向上对应；
在所述多层鳍结构的与所述沟道区对应的表面形成栅电介质层；
在所述栅电介质层的表面形成栅极层。
6.如权利要求5所述的制备方法，其特征在于，当所述半导体器件采用硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层为所述多层鳍结构顶面的残余掩膜；当所述半导体器件采用非硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层由该多层鳍结构侧面的栅电介质层延伸而成。
7.如权利要求5所述的制备方法，其特征在于，所述第二绝缘层为埋氧层。
8.如权利要求5所述的制备方法，其特征在于，所述半导体层采用硅、锗或镁硅材料；所述栅极层采用n+掺杂或p+掺杂的多晶硅。
9.如权利要求5所述的制备方法，其特征在于，所述多层鳍结构侧面的栅电介质层由各半导体层的侧面氧化形成。
10.如权利要求5所述的制备方法，其特征在于，所述栅极层为在第一绝缘层上通过化学汽相淀积方式形成的多晶硅淀积。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510226989.2A CN104916587A (zh) | 2015-05-06 | 2015-05-06 | 用于高密度集成电路设计的半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510226989.2A CN104916587A (zh) | 2015-05-06 | 2015-05-06 | 用于高密度集成电路设计的半导体器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104916587A true CN104916587A (zh) | 2015-09-16 |
Family
ID=54085551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510226989.2A Pending CN104916587A (zh) | 2015-05-06 | 2015-05-06 | 用于高密度集成电路设计的半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104916587A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107452793A (zh) * | 2016-06-01 | 2017-12-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070126035A1 (en) * | 2004-10-21 | 2007-06-07 | Commissariat A L'energie Atomique | Field-effect microelectronic device, capable of forming one or several transistor channels |
| US20080224258A1 (en) * | 2006-11-06 | 2008-09-18 | International Business Machines Corporation | Semiconductor structue with multiple fins having different channel region heights and method of forming the semiconductor structure |
| CN101375399A (zh) * | 2006-01-30 | 2009-02-25 | Nxp股份有限公司 | Mos器件和制造mos器件的方法 |
| US20110272745A1 (en) * | 2006-09-21 | 2011-11-10 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
| US20120273747A1 (en) * | 2011-04-28 | 2012-11-01 | Saitoh Masumi | Semiconductor device and method of manufacturing the same |
-
2015
- 2015-05-06 CN CN201510226989.2A patent/CN104916587A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070126035A1 (en) * | 2004-10-21 | 2007-06-07 | Commissariat A L'energie Atomique | Field-effect microelectronic device, capable of forming one or several transistor channels |
| CN101375399A (zh) * | 2006-01-30 | 2009-02-25 | Nxp股份有限公司 | Mos器件和制造mos器件的方法 |
| US20110272745A1 (en) * | 2006-09-21 | 2011-11-10 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
| US20080224258A1 (en) * | 2006-11-06 | 2008-09-18 | International Business Machines Corporation | Semiconductor structue with multiple fins having different channel region heights and method of forming the semiconductor structure |
| US20120273747A1 (en) * | 2011-04-28 | 2012-11-01 | Saitoh Masumi | Semiconductor device and method of manufacturing the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107452793A (zh) * | 2016-06-01 | 2017-12-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN107452793B (zh) * | 2016-06-01 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10388792B2 (en) | FinFET with rounded source/drain profile | |
| KR102099743B1 (ko) | Fet 및 fet 형성 방법 | |
| US9224737B2 (en) | Dual epitaxial process for a finFET device | |
| TWI761346B (zh) | 半導體裝置與其形成方法 | |
| US11430878B2 (en) | Method for fabricating semiconductor device | |
| CN102593130B (zh) | 半导体器件及其制造方法 | |
| CN107342324A (zh) | 半导体器件 | |
| CN104051266A (zh) | 用于鳍式场效应晶体管的鳍形状及其形成方法 | |
| TW201917897A (zh) | 半導體結構與其形成方法 | |
| KR20130140523A (ko) | ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법 | |
| CN105493239A (zh) | Ⅲ-Ⅴ器件在Si晶片上的集成 | |
| JP2013065672A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR20190003295A (ko) | 반도체 디바이스 및 방법 | |
| KR20150054497A (ko) | 반도체 장치 제조 방법 | |
| US20220122972A1 (en) | Dummy Fins and Methods of Forming Thereof | |
| KR20190003297A (ko) | 반도체 디바이스의 소정 형상의 소스/드레인 에피택셜 층을 형성하는 방법 | |
| CN104332410A (zh) | 一种鳍式场效应晶体管的制造方法 | |
| CN103681329B (zh) | 半导体器件及其制造方法 | |
| CN104916587A (zh) | 用于高密度集成电路设计的半导体器件及其制备方法 | |
| CN105405890B (zh) | 包括带电荷体侧墙的半导体器件及其制造方法 | |
| KR100549579B1 (ko) | 셀 트랜지스터의 제조 방법 | |
| US11056392B2 (en) | FinFET devices having gate stacks with protruding parts and method of forming the same | |
| US20190312032A1 (en) | Semiconductor device | |
| CN110416297A (zh) | N型鳍式场效应晶体管及其形成方法 | |
| US20090242974A1 (en) | Semiconductor device and method for fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20181204 |