JP2009510852A - マルチバンド回路 - Google Patents

Abstract

本発明は、アンテナ側において共通の経路（ＲＸ，ＴＸ）に統合されている信号分岐（ＲＸ１，ＲＸ２；ＴＸ１，ＴＸ２）を備えた信号経路を有するマルチバンド回路に関する。第１の信号分岐（ＲＸ１，ＴＸ１）は第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）を有し、この第１の回路は第１の周波数帯域（ＦＢ１）において透過性であり、また第２の信号分岐（ＲＸ２，ＴＸ２）は第２の回路（Ｆ２１，ＭＡ２１；Ｆ２２，ＭＡ２２）を有し、この第２の回路は第２の周波数帯域（ＦＢ２）において透過性であり、ＨＦ信号を阻止周波数（ｆ_notch）においてアースに案内し、したがって第１の信号分岐（ＲＸ１，ＴＸ１）のアンテナ側の入力側を阻止する。

Description

刊行物US 5880649からは、信号を２つの異なる周波数帯域に分離することに適している、ダイプレクサを備えた回路が公知である。

解決すべき課題は、１つのモジュールにおいて廉価でスペースを節約して実現することができるマルチバンド回路を提供することである。

第１の有利な実施形態によれば、アンテナ側において共通の経路に統合される第１の信号分岐および第２の信号分岐を有する信号経路を備えたマルチバンド回路が提供される。第１の信号分岐は第１の周波数帯域において透過性である第１の回路を有し、第２の信号分岐は第２の周波数帯域において透過性であり、またＨＦ信号を阻止周波数、有利にはノッチ周波数においてＨＦ的にアースに案内する第２の信号分岐を有する。第２の回路によって２つの信号分岐のアンテナ側の入力側においては、阻止帯域に対応付けられている周波数においてアースへのＨＦ短絡が生じ、これによって第１の信号分岐の隣接チャネル選択性を著しく改善することができる。

第１の信号分岐についての吸収回路として機能し、且つこの信号分岐の伝達特性においてノッチを生じさせる回路は、この信号分岐に接続されているアースへの横断分岐内に配置されているのではなく、第２の信号分岐内に配置されている。このノッチによって第１の回路ないし第１の経路の伝達関数において側縁を生じさせることができるか、場合によっては既存の側縁をさらに急峻にすることができる。

第１の回路がＨＦ信号を別の阻止周波数、有利にはノッチ周波数においてアースに案内し、したがってＨＦ信号のための第１の信号分岐および第２の信号分岐のアンテナ側の入力側を別の阻止周波数において短絡させることができる。このノッチによって第２の回路ないし第２の経路の伝達関数において側縁を生じさせることができるか、場合によっては既存の側縁をさらに急峻にすることができる。

１つのヴァリエーションにおいて第１の回路はアンテナ側に配置されている第１の適合回路網（第１のローパスフィルタ）を有し、第２の回路はアンテナ側に配置されている第２の適合回路網（第２のローパスフィルタ）を有し、これらの適合回路網は直接的に相互に導電的に接続されており、且つ共通の経路と接続されている。

第２の有利な実施形態によれば、アンテナ側において共通の経路に統合されている信号分岐を有するマルチバンド回路が提供され、第１の信号分岐は第１の周波数帯域において透過性であり、第２の信号分岐は第２の周波数帯域において透過性である。第１の信号分岐内には第１の適合回路網（第１のローパスフィルタ）が配置されており、第２の信号分岐内には第２の適合回路網（第２のローパスフィルタ）が配置されており、これらの適合回路網は（アンテナ側において）直接的に相互に導電的に接続されており、且つ共通の経路と接続されている。第２の信号分岐内には有利には第２のローパスフィルタを有する第２の回路が配置されており、この回路はＨＦ信号を阻止周波数においてアースに案内し、したがってこの阻止周波数においては第１（および第２）の信号分岐のアンテナ側の入力側においてアースへのＨＦ短絡を生じさせる。

第１の信号分岐内にも、第１の適合回路網ないしローパスフィルタを有する第１の回路が配置されており、この回路はＨＦ信号を別の阻止周波数においてアースに案内し、したがってこの阻止周波数においては第２の信号分岐のアンテナ側の入力側においてアースへのＨＦ短絡が生じる。

以下では、第１および第２の有利な実施形態によるマルチバンド回路の有利なヴァリエーションを説明する。

第１の信号分岐および第２の信号分岐の伝達特性ないし第１の回路または第２の回路の伝達特性は共通の経路におけるこの分岐の接続ノードと第１の回路ないし第２の回路の出力側との間において測定される。

信号分岐は入力側において信号経路の共通の経路に接続されており、出力側において電気的なゲートの信号端子にそれぞれ接続されている。

信号経路は送信経路または受信経路であり、２つの信号分岐は送信分岐ないし受信分岐である。信号経路は送受信経路であり、信号分岐は送信分岐および受信分岐を表す。

マルチバンド回路は有利には少なくとも２つの信号分岐、例えば受信分岐および送信分岐を有する。これらの信号分岐はアンテナスイッチを用いてアンテナに案内されているアンテナ経路に接続される。第２の信号経路は有利には第１の信号経路と同様に、すなわち２つの信号分岐を有するように構成されている。

第１の回路は第３のフィルタ、ローパス、バンドパスまたは別のハイパスフィルタを有することができ、この第３のフィルタはアンテナから見てこの回路の第１のアンテナ適合回路網ないしローパスフィルタの後段に接続されている。第２の回路は第４のフィルタ、例えばローパスまたはバンドパスを有することができ、この第４のフィルタはアンテナから見て第２のアンテナ適合回路網ないしローパスフィルタの後段に接続されている。

第１の適合回路網および第２の適合回路網から成る、信号経路の分岐部に配置されている部分回路は、第１の信号分岐内に配置されているローパスと第２の信号分岐内に配置されているハイパスから成る、通常の場合帯域分離に使用されるダイプレクサで代替される。

第１の信号分岐および第２の信号分岐に接続されている電気的なノードには、アースへの少なくとも１つの横断分岐を接続することができる。有利にはこの横断分岐内にキャパシタンスが配置されている。この横断分岐を、第１の信号分岐内に配置されている適合回路網／ＴＰＦにも、第２の信号分岐内に配置されている適合回路網／ＴＰＦにも対応付けることができる。適合回路網は例えば直列分岐内のインダクタンスまたは線路部分を備えたπ素子および横断分岐内のキャパシタンスである。しかしながら適合回路網を線路部分によって形成することもできる。

有利なヴァリエーションにおいては、第２の信号分岐内に配置されている適合回路網と、この適合回路網の後段に接続されており、第２の周波数帯域外、殊に第１の帯域においてアースに対するキャパシタンスとして機能する第４のフィルタは、第２の回路の阻止周波数において共振周波数を有し、且つこのノッチ周波数においてＨＦ信号をアースへと案内する、アースに対する吸収回路を形成する。

第２の周波数帯域は有利には、第１の周波数帯域よりも少なくとも１オクターブ高い。

第２の回路の阻止周波数は第１の周波数帯域と第２の周波数帯域の間にある。しかしながらこの阻止周波数は比較的低い第１の周波数を下回っていてもよい、もしくは比較的高い周波数を上回っていてもよい。このことは第１の回路の阻止周波数に関しても当てはまる。

第１の回路は第３のフィルタとしてハイパスを有することができ、このハイパスをアンテナから見て、アンテナ側の適合回路網の後段に接続することができる。第２の回路の阻止周波数は有利にはこのハイパスの通過領域内に配置されている。第１の回路は択一的に第３のフィルタとしてローパスを有することができ、このローパスはアンテナ側の適合回路網の後段に接続されている。第２の回路の阻止周波数は有利にはこのローパスの通過領域内に配置されている。

１つのヴァリエーションにおいて第１の回路は第３のフィルタとしてバンドパスを有することができ、このバンドパスをアンテナから見て、アンテナ側の適合回路網の後段に接続することができる。第２の回路の阻止周波数は有利にはこのバンドパスの通過帯域を上回る帯域または下回る帯域内に配置されている。

第１の回路および第２の回路は有利には集中的なＬＣ素子、必要に応じて線路部分を有する。しかしながら第１の回路および第２の回路は原理的に線路、殊に変換線路から実現することができる。

第３のフィルタおよび第４のフィルタは有利には、比較的低い挿入減衰、例えば通過領域において最大で１．５ｄＢの挿入減衰を有することを特徴とする。第３のフィルタは阻止領域において比較的低い、例えば２０ｄＢよりも少ない抑制を有することができる。このことは、例えば第１の周波数帯域において伝送すべき信号の第１の調波または第２の調波を抑制するためには十分でない。第２の回路によって第１の信号分岐の伝達特性においてこの阻止領域における抑制を例えば少なくとも１５ｄＢだけ改善することができる。

本発明によるマルチバンド回路を多層基板を含む電気的なモジュールに集積することができ、この電気的なモジュールは小型であり、また有利には表面実装に適している。多層基板は金属化平面およびこれらの金属化平面の間に配置されている誘電層、例えばセラミック層を有する。殊にマルチバンド回路の集中的なＬＣ素子を基板において導体路および導電面として実現することができる。

誘電層の相対的な誘電定数ε_rが比較的低い、例えば１５よりも小さい、１つのヴァリエーションにおいては、ε_r＜１０である場合には有利である。

以下では、概略的で縮尺通りでない図面に基づきマルチバンド回路を説明する。ここで、
図１は、上述のマルチバンド回路を備えたフロントエンド回路を有する、ＷＬＡＮ回路の代替回路図を示す。
図２は、第１の信号分岐内に配置されている第１の回路および第２の信号分岐内に配置されている第２の回路を有するマルチバンド回路を備えたフロントエンド回路を示し、第１の回路および第２の回路はそれぞれＬＣ素子により実現されている。
図３Ａは、受信経路の第１の回路内に配置されているハイパスの代替回路図を示す。
図３Ｂは、受信経路の第１の信号分岐内に配置されている、図３Ａによるハイパスが集積されている多層モジュールを示す。
図３Ｃは、送信経路の第１の回路内に配置されているハイパスの代替回路図を示す。
図４は、送信経路の第１の信号分岐内に配置されている、図３Ａによるハイパスが集積されている多層モジュールを示す。
図５Ａは、第２の回路内に配置されているバンドパスの代替回路図を示す。
図５Ｂは、受信経路の第２の信号分岐内に配置されている、図５Ａによるバンドパスが集積されている多層モジュールを示す。
図６は、送信経路の第２の信号分岐内に配置されている、図５Ａによるバンドパスが集積されている多層モジュールを示す。
図７Ａは、送信経路または受信経路の第１の信号分岐および第２の信号分岐においてアンテナ側に配置されている適合回路網の代替回路図を示す。
図７Ｂは、受信経路の信号分岐内に配置されている、図７Ａによる適合回路網が集積されている多層モジュールを示す。
図８は、送信経路の信号分岐内に配置されている、図７Ａによる適合回路網が集積されている多層モジュールを示す。
図９Ａは、受信経路または送信経路の第１の信号分岐内に配置されているハイパスの伝達関数を示す。
図９Ｂは、受信経路または送信経路の第２の信号分岐内に配置されているバンドパスの伝達関数を示す。
図９Ｃは、第１の回路および第２の回路の伝達関数を示す。

図１は、ＷＬＡＮ回路の代替回路図を示す。ＷＬＡＮ回路はフロントエンド回路ＦＥを有し、このフロントエンド回路ＦＥは異なる周波数帯域で伝送される信号を相互に分離し、また１つの帯域の送信信号と受信信号を相互に分離する。少なくとも２つの周波数帯域でのデータ伝送（ＨＦ信号の送信および受信）はアンテナＡＮＴ１およびＡＮＴ２を用いて行われ、これらのアンテナＡＮＴ１，ＡＮＴ２はアンテナスイッチＳＷを介してＴＸ（送信経路）およびＲＸ（受信経路）に交互に導通接続される。

送信経路ＴＸは２つの信号分岐、つまり第１の信号分岐ＴＸ１および第２の信号分岐ＴＸ２に分岐されている。受信経路ＲＸも同様に２つの信号分岐、つまり第１の信号分岐ＲＸ１および第２の信号分岐ＲＸ２に分岐されている。

２つの第１の信号分岐ＲＸ１，ＴＸ１において第１の周波数帯域ＦＢ１の信号が伝送され、２つの第２の信号分岐ＲＸ２，ＴＸ２において第２の周波数帯域ＦＢ２の信号が伝送される。第１の周波数帯域（約２．５ＧＨｚの中間周波数を有する）の送信信号は第１の信号分岐ＴＸ１において伝送される。もしくはこの帯域の受信信号は第１の信号分岐ＲＸ１において伝送される。第２の周波数帯域（約５ＧＨｚの中間周波数を有する）の送信信号は第２の信号分岐ＴＸ２において伝送される。もしくはこの帯域の受信信号は第２の信号分岐ＲＸ２において伝送される。

それぞれの第１の信号分岐ＲＸ１，ＴＸ１内には第１の回路が配置されており、この第１の回路は適合回路網、ここではＭＡ１１ないしＭＡ１２およびフィルタＦ１１ないしＦ１２を含む。それぞれの第２の信号分岐ＲＸ２，ＴＸ２内には第２の回路が配置されており、この第２の回路は適合回路網、ここではＭＡ２１ないしＭＡ２２とフィルタＦ２１ないしＦ２２を含む。

第１の回路内に配置されている適合回路網ＭＡ１１，ＭＡ１２は第１の周波数帯域ＦＢ１を上回る周波数領域では阻止される。第２の回路内に配置されている適合回路網ＭＡ２１，ＭＡ２２は第２の周波数帯域ＦＢ２を上回る周波数領域では阻止される。

第１の回路および第２の回路の伝達特性曲線が図９Ｃに示されている。第１の信号分岐内に配置されている第３のフィルタＦ１１，Ｆ１２の典型的な伝達特性曲線が図９Ａに示されており、第２の信号分岐内に配置されている第４のフィルタＦ２１，Ｆ２２の典型的な伝達特性曲線が図９Ｂに示されている。

図１および図２に示されているヴァリエーションにおいて第３のフィルタＦ１１，Ｆ１２はハイパスであり、第４のフィルタＦ２１，Ｆ２２はバンドパスである。

アンテナスイッチＳＷは有利には「ダイバシティスイッチ」ないしＤＰＤＴスイッチ（Double Pole Double Through Switch）である。このアンテナスイッチＳＷは例えばＧａＡｓベースの電界効果トランジスタを包含することができる。

受信経路ＲＸの信号分岐ＲＸ１，ＲＸ２においてはフロントエンド回路の外側に低ノイズの増幅器ＬＮＡ、別のフィルタ、ここではバンドパスフィルタおよびバラン回路Ｂａｌがそれぞれ配置されている。送信経路ＲＸの信号分岐ＴＸ１，ＴＸ２においてフロントエンド回路の外側に電力増幅器ＰＡ、別のフィルタ、ここではバンドパスフィルタおよびバラン回路Ｂａｌがそれぞれ配置されている。

バラン回路Ｂａｌにより、ＷＬＡＮ−ＩＣ ＲＦＩＣを備えたインタフェースにおいて不平衡経路ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２の均衡が保たれる。

図１に示されている全てのフィルタ、適合回路網およびバラン回路は有利には導体路部分および導電面として構成されている集中的なＬＣ素子を包含することができる。しかしながらこのＬＣ素子は少なくとも１つの離散的なインダクタンスまたはキャパシタンスを有していても良い。フィルタの内の少なくとも幾つか、殊にバンドパスフィルタをフィルタチップとして使用することができる。

フロントエンド回路ＦＥを有利にはＳＭＤ実装に適している小型のモジュールにおいて実現することは有利である。小型のモジュール内に図１に示した回路の増幅器ＬＮＡ、ＰＡ、別のフィルタおよびバラン回路を集積することもできる。殊に、例えばこの回路のＬＣ素子のような受動的な構成要素は基板内の集積に適しており、この基板は有利なヴァリエーションにおいてはチップのための支持体として使用される。殊にチップとは以下の構成要素と解される：アンテナスイッチＳＷおよび増幅器ＬＮＡ，ＰＡのような半導体チップまたはフィルタチップ。

さらに基板上に離散的な構成素子ないしチップとして使用可能なインダクタンスおよびキャパシタンスを配置することができる。これらのキャパシタンスは例えばアンテナ経路内に配置されているＤＣ減結合のためのキャパシタンスでよい。このキャパシタンスは図２に示されている。

バラン回路は有利には基板において例えばＬＣ素子により実現されている。しかしながらこれらのバラン回路を基板上に実装可能なチップとして使用することもできる。全てのチップがベアダイ（Bare-Dies）またはケーシングされたチップでよい。チップをボンディングワイヤまたはバンプを用いて基板と接続することができる。

電気的なモジュールはＬＧＡ端子を有することができる。基板上に配置されている構成要素は有利には射出成形材料によってカプセル化されており、したがって環境的な影響から保護されている。

モジュールは有利には送信セクションおよび受信機能を有し、それらの間では１つのヴァリエーションにおいて一連のスルーコンタクトが配置されている。スルーコンタクトはアースに接続されており、２つのセクションの間の絶縁を改善する。スルーコンタクトを基板上に配置されているチップ、例えばアンテナスイッチチップに接続することができ、またヒートシンクとして使用することができる。

図２には、集中的なＬＣ素子により実現されているフロントエンド回路が示されている。

適合回路網ＭＡ１１，ＭＡ１２，ＭＡ２１，ＭＡ２２はそれぞれπ素子を有し、このπ素子はローパスとして機能する（図７Ａを参照されたい）。適合回路網ＭＡ１１はキャパシタンスＣ１０およびＣ１１ならびにインダクタンスＬ１１を有し、適合回路網ＭＡ２１はキャパシタンスＣ１０およびＣ２１ならびにインダクタンスＬ２１を有し、適合回路網ＭＡ１２はキャパシタンスＣ２０およびＣ１２ならびにインダクタンスＬ１２を有し、適合回路網ＭＡ２２はキャパシタンスＣ２０およびＣ２２ならびにインダクタンスＬ２２を有する。すなわち、共通の信号経路ＲＸないしＴＸとアースとの間に配置されているキャパシタンスＣ１０ないしＣ２０は２つの適合回路網ＭＡ１１およびＭＡ２１ないしＭＡ１２およびＭＡ１２において機能する。

第１の信号分岐ＲＸ１，ＴＸ１内に配置されており、ここではローパスとして設計されている適合回路網ＭＡ１１，ＭＡ１２の限界周波数は有利には、第１の周波数帯域を上回る信号が減衰されるように選定されている。第２の信号分岐ＲＸ２，ＴＸ２内に配置されており、ここではローパスとして設計されている適合回路網ＭＡ２１，ＭＡ２２の限界周波数は有利には、第２の周波数帯域を上回る信号が減衰されるように選定されている。

例えば２．５ＧＨｚに関して設計されている第３のフィルタＦ１１は高次のハイパスであり、第１の周波数帯域を通過させる。インダクタンスＬ１およびキャパシタンスＣ４，Ｃ６は第１の振動回路を形成する。インダクタンスＬ２およびキャパシタンスＣ５，Ｃ７は第２の振動回路を形成する。異なる振動回路内に配置されているインダクタンスＬ１，Ｌ２（図３Ａを参照されたい）は磁気的に結合されている。キャパシタンスＣ１，Ｃ２，Ｃ３は信号経路内に配置されている。

フィルタＦ１２はフィルタＦ１１と同様に機能するが、インダクタンスＬ１とＬ２との間の結合は磁気的ではなく、共通のインダクタンスＬ３によって実現されている（図３Ｃを参照されたい）。この回路の実現形態は図４に示されている。キャパシタンスＣ４およびＣ５は導電面４３２，４４２および４５２によって形成されている。面４４２はスルーコンタクトを用いてアース面４９１と接続されている。スルーコンタクトおよび面４４２の寄生インダクタンスは図３Ｃに示したアースへのインダクタンスＬ３と共に生じる。

第１の信号経路ＴＸ１，ＲＸ１は第１のノッチを有し、このノッチは図９Ａに示されている伝達特性における通過帯域の左側にある。２つのフィルタＦ１１およびＦ１２においては、結合されたインダクタンスＬ１およびＬ２ならびにキャパシタンスＣ２を含む回路によって、付加的なノッチが信号経路の伝達特性の阻止領域において生じ、このことはフィルタの隣接チャネル選択性を著しく改善する。両方のノッチの周波数は異なっていても良い。しかしながらそれらの周波数は実質的に一致していても良い。

５ＧＨｚに関して設計されている第４のフィルタＦ２１，Ｆ２２はバンドパスであり、これらのバンドパスは第２の周波数帯域を通過させる。第４のフィルタＦ２１ないしＦ２２の入力側および出力側はキャパシタンスＣ３によりて容量的に結合されている。インダクタンスＬ１，Ｌ３およびキャパシタンスＣ４は第１の並列振動回路を形成する。インダクタンスＬ２，Ｌ３およびキャパシタンスＣ５は第２の並列振動回路を形成する。これらの並列振動回路は共通のインダクタンスＬ３（図５Ａを参照されたい）を介して電気的に接続されている。インダクタンスＬ３は有利には小さく、またこのインダクタンスＬ３を１つのヴァリエーションにおいては非常に短い線路として実現することができる。インダクタンスＬ１，Ｌ２およびキャパシタンスＣ１，Ｃ２は信号経路内に配置されている。

このフィルタにおいては信号が２つのローパスに分配される。一方のローパスはコンデンサＣ３によって形成され、他方のローパスは回路の残りの部分によって形成される。出力側では２つのローパスが再び統合される。２つのローパスの信号は２つの異なる周波数（それぞれの信号経路の通過帯域の左と右）の出力側において同一の振幅および１８０°の位相差を有するので図９Ｂによるフィルタの伝達関数においては２つのノッチが存在する。

部分回路Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２２またはＭＡ１１／ＭＡ２１，ＭＡ１２／ＭＡ２２の入力側には参照符号ＩＮが付されており、出力側には参照符号ＯＵＴが付されている。

第２の帯域ＦＢ２に関して設計されている第４のフィルタＦ２１，Ｆ２２は第１の周波数帯域ＦＢ１においてキャパシタンスとして機能する。このキャパシタンスと第４のフィルタＦ２１，Ｆ２２に接続されているπ素子、すなわち適合回路網ＭＡ２１，ＭＡ２２とは一緒にアースに対する振動回路を形成し、この振動回路は共振周波数、すなわち阻止周波数ｆ_notchにおいて低インピーダンスを有し、したがってＨＦ信号はこの周波数においてアースに案内される。このことは、第２の回路Ｆ２１／ＭＡ２１，Ｆ２２／ＭＡ２２はノッチフィルタのように機能することを意味する。

π素子を原理的には線路部分またはインダクタンスに置換することができる。

第２の回路Ｆ２１／ＭＡ２１ないしＦ２２／ＭＡ２２によって、第１の回路Ｆ１１／ＭＡ１１ないしＦ１２／ＭＡ１２の伝達関数１’において比較的急峻な右側の側縁ＦＬが生じる（図９Ｃを参照されたい）。伝達関数１’の左側の側縁は第３のフィルタＦ１１ないしＦ１２の伝達関数１によって生じる（図９Ａを参照されたい）。

これに対して、伝達関数２’はここで図示されているヴァリエーションにおいては第１の回路Ｆ１１／ＭＡ１１ないしＦ１２／ＭＡ１２によって実質的に影響を受けていない。

図３Ｂは、受信経路ＲＸ１内に配置されている第３のフィルタＦ１１を多層基板において実現するための可能性を示す。

基板は有利にはセラミック層を有するＬＴＣＣ基板であり、これらのセラミック層はそれぞれ金属化平面の間に配置されている。

キャパシタンスＣ１は多相キャパシタンスであり、この多相キャパシタンスは導電面３７１と、異なる平面内に配置されており、相互に導電的に接続されている導電面３６１および３８１との間に形成されている。キャパシタンスＣ３も同様に導電面３７２，３６２および３８２の間に形成されている。キャパシタンスＣ２は導電面３５１と３６２との間に形成されている。インダクタンスＬ１は重なって配置されている導体路３３１および３４１によって実現されている。インダクタンスＬ２は重なって配置されている導体路３３２および３４２によって実現されている。

キャパシタンスＣ６は導電面３８１と３９１との間に形成されており、キャパシタンスＣ７は導電面３８２と３９１との間に形成されている。

導電面３２１および３０１は導電的に相互に接続されている。キャパシタンスＣ４は導電面３２１，３０１および３１１の間に形成されており、キャパシタンスＣ５は導電面３２１，３０１および３１２の間に形成されている。

多層キャパシタンスとしてのキャパシタンス、ここではキャパシタンスＣ１，Ｃ３，Ｃ５およびＣ７の構成は、これによって所定のキャパシタンス値を実現するためにただ１つの比較的小さい基本面のみが必要とされるという利点を有する。

同一のインダクタンスの重なって配置されている巻き線は容量的に相互に結合されている。ここでは、金属化平面の製造に起因する相対的な変動にもかかわらずその伝達関数が相互に一定に維持されることが重要である。この関係において有利には、導体路として実現されており、相互に重なって配置されている同一のインダクタンスの巻き線３４１および３３１ないし３３２および３４２においては導体路が異なる平面において相互に異なる幅を有するように構成されている。したがって製造公差エラーを補償調整することができる。この理由からまた有利には、相互に重なって配置されており、キャパシタンスを形成する導電面は相互に異なる面積を有するように構成されているので、重畳面は製造公差エラーにもかかわらず一定に維持される。

インダクタンスＬ１，Ｌ２の同一の平面内に配置されている部分は相互に並列に延在する部分を有し、これらの部分は僅かな間隔、例えばこの部分の２倍の幅よりも小さい間隔を有する。

誘導的に作用する素子３３１，３４１，３３２および３４２が配置されている金属化平面と、比較的大きい面積の導電面３５１，３２１を含む後続の金属化平面との間には、ただ１つのセラミック層の代わりに少なくとも２つのその種の層が配置されている。したがって、導体路３３１，３４１，３３２および３４２とこれらの面との不所望な容量性結合を低減することができる。

導電面３８１，３８２が配置されている金属化平面と面３９１が配置されている金属化平面との間にも、キャパシタンスＣ６，Ｃ７の比較的小さいキャパシタンス値を生じさせるために２つのセラミック層が設けられている。

図４は、送信経路ＴＸ１内に配置されている第３のフィルタＦ１２を多層基板において実現するための可能性を示す。

キャパシタンスＣ１は面４２１，４２３および４３１の間に形成されている。キャパシタンスＣ３は面４５１，４６１および４７１の間に形成されている。キャパシタンスＣ２は面４３１，４４１，４５１および４６１の間に形成されている。面４４１および４５１は異なる平面に配置されており、相互に導電的に接続されている。

インダクタンスＬ１は導体路４２２および４１１によって形成されており、インダクタンスＬ２は導体路４７２および４８１によって形成されている。キャパシタンスＣ４は面４３２と４４２との間に形成されており、キャパシタンスＣ５は面４５２と４４２との間に形成されている。面４０１，４４２および４９１は相互に導電的に接続されており、アースと接続されている。

キャパシタンスＣ６は面４２１と４０１との間に形成されている。キャパシタンスＣ７は面４９１と４７１との間に形成されている。

アースに接続されている、図３Ｂにおける外側の面３０１および３９１、図４における外側の面４０１および４９１、図５Ｂにおける外側の面５０１および５５１、図６における外側の面６０１および６５１、図７Ｂにおける外側の面７０１および７６１、図８における外側の面８０１および８７１はその間に配置されている金属化平面を覆うために使用される。

図５Ｂは、受信経路ＲＸ２内に配置されている第４のフィルタＦ２１を多層基板において実現するための可能性を示す。

キャパシタンスＣ１は重なって配置されている面５３１と５４１との間に形成されており、キャパシタンスＣ２は面５３２と５４２との間に形成されている。キャパシタンスＣ３は２つの部分キャパシタンスの直列回路として実現されている。第１の部分キャパシタンスは面５３１と５２１との間に形成されており、また第２の部分キャパシタンスは面５２１と５３２との間に形成されている。キャパシタンスＣ４は重なって配置されている面５４１と５５１との間に形成されており、キャパシタンスＣ５は重なって配置されている面５４２と５５１との間に形成されている。

インダクタンスＬ１はスルーコンタクトＤＫ１およびＬ字型の導体路５１１によって形成されている。インダクタンスＬ２はスルーコンタクトＤＫ２およびＬ字型の導体路５１３によって形成されている。インダクタンスＬ３は短い導体路５１２およびスルーコンタクトＤＫ３１，ＤＫ３２によって形成されている。この導体路は部分的に、スルーコンタクトＤＫ３１およびＤＫ３２と接続されている箇所において幅広にされており、製造公差、殊に多層基板を製造する際の位置ずれが補償される。

図６は、送信経路ＴＸ２内に配置されている第４のフィルタＦ２２を多層基板において実現するための可能性を示す。

キャパシタンスＣ１は重なって配置されている面６２１，６３１および６４１の間に形成されている。面６２１および６４１は導電的に相互に接続されている。キャパシタンスＣ２は面６２２，６３２および６４２の間に形成されている。面６２２および６４２は導電的に接続されている。

キャパシタンスＣ３は２つの部分キャパシタンスの直列回路として実現されている。第１の部分キャパシタンスは面６３１と６２３との間に形成されており、第２の部分キャパシタンスは面６３２と６２３との間に形成されている。キャパシタンスＣ４は重なって配置されている面６４１と６５１との間に形成されており、キャパシタンスＣ５は重なって配置されている面６４２と６５１との間に形成されている。

インダクタンスＬ１はスルーコンタクトＤＫ１およびＬ字型の導体路６１１によって形成されている。インダクタンスＬ２はスルーコンタクトＤＫ２およびＬ字型の導体路６１３によって形成されている。インダクタンスＬ３は短い導体路６１２およびスルーコンタクトＤＫ３１，ＤＫ３２によって形成されている。この導体路は部分的に、スルーコンタクトＤＫ３１およびＤＫ３２と接続されている箇所において幅広にされており、製造公差、殊に多層基板を製造する際の位置ずれが補償される。

図７Ｂは、受信経路ＲＸ内に配置されている適合回路網ＭＡ１１およびＭＡ２１を多層基板において実現するための可能性を示す。

キャパシタンスＣ１０は導電面７０１と７１１との間に形成されている。インダクタンスＬ１１は導体路７４１および７２１によって形成されている。インダクタンスＬ２１は導体路７３１および７２２によって形成されている。キャパシタンスＣ２１は面７５１と７６１との間に形成されている。キャパシタンスＣ１１は有利には小さく、したがって無視することができる。このキャパシタンスＣ１１は例えば寄生容量的な結合により、図示されていない導電面の間に形成される可能性がある。

図８は、送信経路ＴＸ内に配置されている適合回路網ＭＡ１１およびＭＡ２１（ないしＭＡ１２およびＭＡ２２）を多層基板において実現するための可能性を示す。

キャパシタンスＣ２０は導電面８０１と８１１との間に形成されている。インダクタンスＬ１２は導体路８４１および８３１によって形成されている。インダクタンスＬ２２は導体路８３２および８４２によって形成されている。キャパシタンスＣ２２は面８５１，８６１および８７１の間に形成されている。面８７１および８５１は導電的に接続されている。キャパシタンスＣ１２をこの場合においては無視することができる。

図３Ｂ，４，５Ｂ，６，７Ｂおよび８には同一の多層基板の種々の領域が示されている。

上述のマルチバンド回路は、図面に示されている実施例ないしそこに示されて構成要素の数に限定されるものではない。マルチバンド回路を２つより多い周波数帯域のために設計することができる。アンテナスイッチＳＷと信号経路の分岐箇所との間の共通の経路ＴＸ，ＲＸには付加的にアンテナ適合回路網、インピーダンス変換器またはフィルタ、例えばローパスを配置することができる。別の信号経路内の別のスイッチまたはデュプレクサを設けることもできる。

上述のマルチバンド回路を備えたフロントエンド回路を有する、ＷＬＡＮ回路の代替回路図を示す。 第１の信号分岐内に配置されている第１の回路および第２の信号分岐内に配置されている第２の回路を有するマルチバンド回路を備えたフロントエンド回路を示し、第１の回路および第２の回路はそれぞれＬＣ素子により実現されている。 受信経路の第１の回路内に配置されているハイパスの代替回路図を示す。 受信経路の第１の信号分岐内に配置されている、図３Ａによるハイパスが集積されている多層モジュールを示す。 送信経路の第１の回路内に配置されているハイパスの代替回路図を示す。 送信経路の第１の信号分岐内に配置されている、図３Ａによるハイパスが集積されている多層モジュールを示す。 第２の回路内に配置されているバンドパスの代替回路図を示す。 受信経路の第２の信号分岐内に配置されている、図５Ａによるバンドパスが集積されている多層モジュールを示す。 送信経路の第２の信号分岐内に配置されている、図５Ａによるバンドパスが集積されている多層モジュールを示す。 送信経路または受信経路の第１の信号分岐および第２の信号分岐においてアンテナ側に配置されている適合回路網の代替回路図を示す。 受信経路の信号分岐内に配置されている、図７Ａによる適合回路網が集積されている多層モジュールを示す。 送信経路の信号分岐内に配置されている、図７Ａによる適合回路網が集積されている多層モジュールを示す。 受信経路または送信経路の第１の信号分岐内に配置されているハイパスの伝達関数を示す。 受信経路または送信経路の第２の信号分岐内に配置されているバンドパスの伝達関数を示す。 第１の回路および第２の回路の伝達関数を示す。

符号の説明

１ フィルタＦ１１またはＦ１２の伝達関数、 ２ フィルタＦ２１またはＦ２２の伝達関数、 １’ 第１の回路ＭＡ１１，Ｆ１１ないしＭＡ１２，Ｆ１２の伝達関数、 ２’ 第２の回路ＭＡ２１，Ｆ２１ないしＭＡ２２，Ｆ２２の伝達関数、 ３０１〜８７１ 導体路、 ＡＮＴ１，ＡＮＴ２ アンテナ、 Ｂａｌ バラン回路、 Ｃ１〜Ｃ７，Ｃ１１〜Ｃ２２ キャパシタンス、 Ｃ１０，Ｃ２０ キャパシタンス、 ＤＫ１，ＤＫ２，ＤＫ３１，ＤＫ３２ スルーコンタクト、 Ｆ１１ 第１の信号分岐ＲＸ１内に配置されている第３のフィルタ、 Ｆ１２ 第１の信号分岐ＴＸ１内に配置されている第３のフィルタ、 Ｆ２１ 第２の信号分岐ＲＸ２内に配置されている第４のフィルタ、 Ｆ２２ 第２の信号分岐ＴＸ２内に配置されている第４のフィルタ、 ＦＢ１ 第１の周波数帯域、 ＦＢ２ 第２の周波数帯域、 ＦＬ 伝達関数１’の右側の側縁、 ｆ_notch 阻止周波数、 ＩＮ 入力側、 Ｌ１〜Ｌ３，Ｌ１１〜Ｌ２２ インダクタンス、 ＬＮＡ 低ノイズの増幅器、 ＭＡ１１ 第１の信号分岐ＲＸ１内に配置されている適合回路網、 ＭＡ１２ 第１の信号分岐ＴＸ１内に配置されている適合回路網、 ＭＡ２１ 第２の信号分岐ＲＸ２内に配置されている適合回路網、 ＭＡ２２ 第２の信号分岐ＴＸ２内に配置されている適合回路網、 ＯＵＴ 出力側、 ＰＡ 電力増幅器、 ＲＦＩＣ ＷＬＡＮデータを処理するための集積回路、 ＲＸ 共通の経路（受信経路）、 ＲＸ１ 第１の信号分岐（受信経路） 、 ＲＸ２ 第２の信号分岐（受信経路）、 ＳＷ アンテナスイッチ、 ＴＸ 共通の経路（送信経路）、 ＴＸ１ 第１の信号分岐（送信経路）、 ＴＸ２ 第２の信号分岐（送信経路）

Claims (21)

1. マルチバンド回路において、
   アンテナ側において共通の経路（ＲＸ，ＴＸ）に統合されている第１の信号分岐（ＲＸ１，ＴＸ１）および第２の信号分岐（ＲＸ２，ＴＸ２）を備えた信号経路を有し、
   前記第１の信号分岐（ＲＸ１，ＴＸ１）は第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）を有し、該第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）は第１の周波数帯域（ＦＢ１）において透過性であり、
   前記第２の信号分岐（ＲＸ２，ＴＸ２）は第２の回路（Ｆ２１，ＭＡ２１；Ｆ２２，ＭＡ２２）を有し、該第２の回路（Ｆ２１，ＭＡ２１；Ｆ２２，ＭＡ２２）は第２の周波数帯域（ＦＢ２）において透過性であり、ＨＦ信号を阻止周波数（ｆ_notch）においてアースに案内し、前記第１の信号分岐（ＲＸ１，ＴＸ１）のアンテナ側の入力側をＨＦ的に前記アースに接続することを特徴とする、マルチバンド回路。
2. マルチバンド回路において
   アンテナ側において共通の経路（ＲＸ，ＴＸ）に統合されている２つの信号分岐（ＲＸ１，ＲＸ２；ＴＸ１，ＴＸ２）を有し、
   第１の信号分岐（ＲＸ１，ＴＸ１）は第１の周波数帯域（ＦＢ１）において透過性であり、第２の信号分岐（ＲＸ２，ＴＸ２）は第２の周波数帯域（ＦＢ２）において透過性であり、
   前記第１の信号分岐（ＲＸ１，ＴＸ１）には第１のローパスフィルタ（ＭＡ１１，ＭＡ１２）が配置されており、前記第２の信号分岐（ＲＸ２，ＴＸ２）には第２のローパスフィルタ（ＭＡ２１，ＭＡ２２）が配置されており、該第１のローパスフィルタ（ＭＡ１１，ＭＡ１２）および該第２のローパスフィルタ（ＭＡ２１，ＭＡ２２）は相互に直接的に導電的に接続されており、且つ前記共通の経路（ＲＸ，ＴＸ）に接続されていることを特徴とする、マルチバンド回路。
3. 前記第２の信号分岐（ＲＸ２，ＴＸ２）には第２の回路（Ｆ２１，ＭＡ２１；Ｆ２２，ＭＡ２２）が配置されており、該第２の回路（Ｆ２１，ＭＡ２１；Ｆ２２，ＭＡ２２）はＨＦ信号を阻止周波数（ｆ_notch）においてアースに案内する、請求項２記載のマルチバンド回路。
4. 前記第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）は第１のローパスフィルタ（ＭＡ１１，ＭＡ１２）を有し、前記第２の回路（Ｆ２１，ＭＡ２１；Ｆ２２，ＭＡ２２）は第２のローパスフィルタ（ＭＡ２１，ＭＡ２２）を有し、該第１のローパスフィルタ（ＭＡ１１，ＭＡ１２）および該第２のローパスフィルタ（ＭＡ２１，ＭＡ２２）は相互に直接的に導電的に接続されており、且つ前記共通の経路（ＲＸ，ＴＸ）に接続されている、請求項１記載のマルチバンド回路。
5. 前記第２の周波数帯域（ＦＢ２）は前記第１の周波数帯域（ＦＢ１）よりも少なくとも１オクターブ高い、請求項１および３記載のマルチバンド回路。
6. 前記第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）は伝達関数（１’）を有し、該伝達関数（１’）においては前記第２の回路（Ｆ２１，ＭＡ２１；Ｆ２２，ＭＡ２２）の前記阻止周波数（ｆ_notch）によって側縁（ＦＬ）が生じる、または所定の側縁がさらに急峻にされる、請求項１および３記載のマルチバンド回路。
7. 前記阻止周波数（ｆ_notch）は前記第１の周波数帯域（ＦＢ１）と前記第２の周波数帯域（ＦＢ２）との間にある、請求項５記載のマルチバンド回路。
8. 前記阻止周波数（ｆ_notch）は前記第１の周波数帯域（ＦＢ１）を下回る、請求項５記載のマルチバンド回路。
9. 前記阻止周波数（ｆ_notch）は前記第２の周波数帯域（ＦＢ２）を上回る、請求項５記載のマルチバンド回路。
10. 前記第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）はハイパス（Ｆ１１）を有し、
    前記阻止周波数（ｆ_notch）は該ハイパス（Ｆ１１）の通過領域内にある、請求項５から９までのいずれか１項記載のマルチバンド回路。
11. 前記第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）は別のローパスを有し、
    前記阻止周波数（ｆ_notch）は該別のローパスの通過領域内にある、請求項５から９までのいずれか１項記載のマルチバンド回路。
12. 前記第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）はバンドパスを有し、
    前記阻止周波数（ｆ_notch）は該バンドパスの通過帯域を上回る、請求項５から９までのいずれか１項記載のマルチバンド回路。
13. 前記第１の回路（Ｆ１１，ＭＡ１１；Ｆ１２，ＭＡ１２）はバンドパスを有し、
    前記阻止周波数（ｆ_notch）は該バンドパスの通過帯域を下回る、請求項５から９までのいずれか１項記載のマルチバンド回路。
14. 前記第１の信号分岐（ＲＸ１，ＴＸ１）および／または前記第２の信号分岐（ＲＸ２，ＴＸ２）に配置されているローパスフィルタ（ＭＡ１１，ＭＡ１２；ＭＡ２１，ＭＡ２２）はアンテナ側に配置されている、請求項２から１３までのいずれか１項記載のマルチバンド回路。
15. 前記第１の信号分岐（ＴＸ１）および前記第２の信号分岐（ＴＸ２）はそれぞれ送信経路である、請求項１から１４までのいずれか１項記載のマルチバンド回路。
16. 前記第１の信号分岐（ＲＸ１）および前記第２の信号分岐（ＲＸ２）はそれぞれ受信経路である、請求項１から１４までのいずれか１項記載のマルチバンド回路。
17. 前記第１の信号分岐（ＲＸ１，ＴＸ１）において、該第１の信号分岐（ＲＸ１，ＴＸ１）内に配置されている前記ローパスフィルタ（ＭＡ１１，ＭＡ１２）の後段には第３のフィルタ（Ｆ１１，Ｆ１２）が接続されており、
    前記第２の信号分岐（ＲＸ２，ＴＸ２）において、該第２の信号分岐（ＲＸ２，ＴＸ２）内に配置されている前記ローパスフィルタ（ＭＡ２１，ＭＡ２２）の後段には第４のフィルタ（Ｆ２１，Ｆ２２）が接続されている、請求項２から１６までのいずれか１項記載のマルチバンド回路。
18. 前記第１の回路および前記第２の回路は集中的なＬＣ素子を有する、請求項１または３から１７までのいずれか１項記載のマルチバンド回路。
19. アンテナ側において共通の経路（ＲＸ，ＴＸ）に統合されている別の第１の信号分岐（ＲＸ１，ＴＸ１）および別の第２の信号分岐（ＲＸ２，ＴＸ２）を備えた別の信号経路を有する、請求項１から１８までのいずれか１項記載のマルチバンド回路。
20. 請求項１８記載のマルチバンド回路と、該マルチバンド回路の集中的なＬＣ素子が集積されている基板とを有することを特徴とする、電気的なモジュール。
21. 前記基板はセラミック層を有する、請求項２０記載のモジュール。

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