JP2009503572A - 遮光体を具備したトランジスタを有する薄膜回路 - Google Patents

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Abstract

薄膜回路は複数の薄膜トランジスタを有し、その各々はソース（72）、ドレイン（70）及びゲート（76）電極から電気的に絶縁された遮光部（60）を有する。遮光部は、第１の、該遮光部がドレイン導体（70）に重なるドレイン重なり部分、第２の、該遮光部がソース導体（72）に重なるソース重なり部分、及び第３の、該遮光部がゲート導体（76）のみに重なるゲート重なり部分を有する。一実施形態において、遮光部の面積の２／３以上はゲート重なり部分から成る。他の一実施形態においては、ソース重なり部分及びドレイン重なり部分の一方は、他方の面積の１．５倍以上の面積を有する。電気的にフローティングの遮光体の使用は層群の構造及び設計を単純化する。この重なり領域の構成は、遮光体とトランジスタ端子との間の静電結合の制御をもたらし、回路性能に影響を及ぼすレベルまで変動する遮光体電圧の影響を抑圧することができる。

Description

本発明は薄膜回路に関し、特に、薄膜トランジスタを含む回路に関する。
薄膜回路の広く知られた１つの用途はアクティブマトリックス型液晶表示装置（ＡＭＬＣＤ）であり、本発明は、そのような表示装置で使用されるアクティブプレートとして知られたトランジスタ基板の設計及び製造において特に有益なものである。
液晶表示装置は一般的にアクティブプレートとパッシブプレートとを有しており、これらの間に液晶材料が挟み込まれている。アクティブプレートはトランジスタのアレイを有しており、典型的に、表示装置の各画素に１つのトランジスタが結合されている。各画素はまたアクティブプレート上の画素電極に結合されており、個々の画素の輝度を制御するために信号が画素電極に与えられる。
図１は、典型的なＡＭＬＣＤの透過領域を示している。基本画素は正方形であるが、赤10a、緑10b及び青10cに色分けされた３つの縦方向の部分画素10に分割されている。
アクティブプレートの多くの領域は少なくとも部分的に透明であり、これは表示装置が典型的にバックライトによって照らされるために必要とされている。大抵の場合、このプレートのうち不透明な部分は、不透明な行導体及び列導体によって覆われた領域のみである。画素電極が透明領域を覆っていない場合、画素電極によって変調されないがバックライトからの光を受ける液晶材料の領域が存在することになる。これは、表示装置のコントラスト比及び黒さ（blackness）を低減させてしまう。
図２は、画素電極12が列導体14の間に設けられ、変調されない光18が通過する隙間16がアクティブプレート上で画素と列との間に存在する構成を示している。液晶（ＬＣ）層の領域20は列14によって遮光され、領域22は画素電極12によって変調される。これは所謂“標準”表示装置である。この表示装置においては、一般的に、アクティブプレートのこれらの領域を遮光し、更にはトランジスタを遮光するためにブラックマスク層が設けられる。何故なら、トランジスタの動作特性は光に依存するからである。従来、ブラックマスク層はアクティブマトリックス型セルのパッシブプレート上に配置されてきた。セル製造におけるプレート間の位置合わせは、基板上でのレイヤー間の位置合わせより精度が低い。このことは、画素端部でブラックマスクが迷光を遮ることを確実にするためには、ブラックマスクを幾分大きくしなければならないことを意味する。図３は、パッシブプレート上にブラックマスク24を備えたセルを示しており、また、必要な重なりが参照符号26として示されている。ブラックマスク層24の列の幅は、図１において、幅Ｗを規定している。
この重なりは表示画素の開口率を低減させ、表示装置の電力効率を低下させる。これは、例えば可搬式製品などの電池駆動装置の場合に特に望ましくないことである。
図４は、図１に示された部分画素を構成する電気的要素を示している。行導体30は薄膜トランジスタ（ＴＦＴ）32のゲートに接続されており、列電極34はソースに結合されている。画素上に設けられた液晶材料が、トランジスタ32のドレインと共通接地面38との間に延在する液晶セル36を画成している。接地面38はパッシブプレートによって画成されており、ＬＣセルのその他の端子は画素電極12によって画成されている。トランジスタ32のドレインと、隣接する行の画素群に結合された行導体又は別個の配線41との間に、画素の蓄積キャパシタ40が接続されている。必要なマスク機能を提供するようにアクティブプレートの層群を使用することが提案されている。例えば、１つの提案は、行導体30及び列導体34と重なるように画素電極12を画成し、存在する場合には遮光される必要がある隙間がこれら導体と画素電極との間に存在しないようにするものである。これはフィールド・シールディド・ピクセル（ＦＳＰ）設計と呼ばれており、高い開口率の画素をもたらす。
図５は、ＦＳＰ型パネルのＴＦＴ部の断面図を示している。画素電極50は、図５に示されるように行導体30と重なっており、また列導体とも重なっている。故に、行導体及び列導体は光の通過を阻止する。
図５のボトムゲート型の例においては、ゲート電極はバックライト照明（基板の下方）からのＴＦＴチャネルの遮光を提供する。しかしながら、上方から周辺光がＴＦＴのチャネルに到達することが可能である。トップゲート型のＴＦＴ設計においては、バックライト照明からのＴＦＴチャネルの遮光が存在しない。故に、表示層の非変調領域を遮光するためのブラックマスク層の必要性が画素設計によって排除される場合でも、ＴＦＴチャネルを遮光するために依然として遮光体が望まれる。
ＴＦＴのチャネルをバックライト照明から遮光するためにトランジスタの層群の下方に遮光体を設けることが提案されている。図６は、ＴＦＴ構造の下方に遮光層が設けられたトップゲート型ＴＦＴ構造を示している。
遮光体60は基板62上に設けられ、ＴＦＴチャネルの下方にあり、且つゲート電極に対応する形状を有している。図６は、ソース64、ドレイン66、トランジスタのチャネル68、２つのゲート絶縁層69a、69b、及びゲート電極70を示している。
この遮光体は固定電位又は浮遊電位に置かれることができ、ＴＦＴのソース64及びドレイン66に関して対称的に配置されている。これは、高いドレインバイアス時に望ましくない影響を及ぼし、ＴＦＴのリーク電流を増大させ得る。
遮光体が固定電位にある場合、すなわち、外部電源に接続される場合、遮光体はＴＦＴのスイッチングに干渉し得る。これは、電圧に依存して、閾値電圧を増大させたり、見掛け上の移動度を低下させたり、あるいはリーク電流を増大させたりする。この問題に関して提案された１つの解決策は、遮光体をゲート電極に直接的に接続するものであるが、これは追加のプロセス工程を導入するものであり、アクティブマトリックス型装置のコストを増大させてしまう。
これに代えて、遮光体は浮遊電位にされることがある。これは、最悪の場合のソース−ドレイン電圧が（技術に応じて）１０Ｖ程度に保たれ得るとき、液晶表示装置の画素ＴＦＴとしてのＴＦＴの使用に適したものとなり得る。これは、一層高いソース−ドレイン電圧が要求されるとき、ＴＦＴ性能特性に許容できない変化を生じさせ得る。一部の画素設計及び技術はこのような一層高い電圧を必要とし、また、表示装置基板へのその他の機能の統合も一層高い電圧での動作を必要とする。
このような一層高い電圧への適用において、高いソース−ドレインバイアスが印加されるとき、浮遊遮光体はＴＦＴのチャネルを部分的にターンオンさせるのに十分な正電圧に到達することができ、リーク電流を発生させてしまう。
本発明は、遮光体を具備したトランジスタを有する薄膜回路を提供することを目的とする。
本発明の第１の態様に従って提供される、複数の薄膜トランジスタを有する薄膜回路においては、該複数の薄膜トランジスタの少なくとも一部は：
トランジスタのチャネル；
縦方向でチャネルの一方側にあるゲート電極；
ソース及びドレイン電極；及び
トランジスタのチャネルに位置合わせされた、縦方向でチャネルの他方側にある遮光部；
を有し、
遮光部はソース、ドレイン及びゲート電極から電気的に絶縁されており、遮光部は、第１の、該遮光部がドレイン導体に重なるドレイン重なり部分、第２の、該遮光部がソース導体に重なるソース重なり部分、及び第３の、該遮光部がゲート導体のみに重なるゲート重なり部分、を有し、且つ
遮光部の面積の２／３以上はゲート重なり部分から成る。
この回路構成はＴＦＴチャネルを遮光するために遮光層を使用する。電気的にフローティングの遮光体を使用することは、層群の構造及び設計を単純化する。比較的大きいゲート重なり領域を使用することは、遮光体とゲートとの間の静電結合をもたらし、回路性能に影響を及ぼすレベルまで変動する遮光体の電圧の影響を抑圧することができる。
好ましくは、遮光部の面積の８０％以上あるいは９０％以上はゲート重なり部分から成る。
本発明の第２の態様に従って提供される、複数の薄膜トランジスタを有する薄膜回路においては、該複数の薄膜トランジスタの少なくとも一部は：
トランジスタのチャネル；
縦方向でチャネルの一方側にあるゲート電極；
ソース及びドレイン電極；及び
縦方向でトランジスタのチャネルに位置合わせされた、縦方向でチャネルの他方側にある遮光部；
を有し、
遮光部はソース、ドレイン及びゲート電極から電気的に絶縁されており、遮光部は、第１の、該遮光部がドレイン導体に重なるドレイン重なり部分、第２の、該遮光部がソース導体に重なるソース重なり部分、及び第３の、該遮光部がゲート導体のみに重なるゲート重なり部分、を有し、且つ
ソース重なり部分及びドレイン重なり部分の一方は、ソース重なり部分及びドレイン重なり部分の他方の面積の１．５倍以上の面積を有する。
この回路構成もやはりＴＦＴチャネルを遮光するために遮光層を使用し、電気的にフローティングの遮光体を使用して層群の構造及び設計を単純化する。ソース及びドレイン電極に対して非対称な遮光体の重なり領域を使用することは、やはり、ＴＦＴリーク電流を低減させることによって回路性能を向上させ得る。
ソース重なり部分は、好ましくは、ドレイン重なり部分の１．５倍以上あるいは２倍以上の大きさであり、それにより、高いドレインバイアスでのＴＦＴリークの低減が可能になる。
本発明の何れの態様においても、複数の薄膜トランジスタの各々は、チャネルの下方に遮光部を有するトップゲート型トランジスタ、又はチャネルの上方に遮光部を有するボトムゲート型トランジスタから成っていてもよい。
複数の薄膜トランジスタの各々は、例えば、アモルファスシリコンのトランジスタ又は低温ポリシリコンのトランジスタから成っていてもよい。
本発明は、共通基板上に設けられたアクティブマトリックス型画素回路のアレイを有する回路で使用されることができ、各画素回路は上記の複数の薄膜トランジスタの少なくとも１つを有する。
本発明はまた、アクティブマトリックス型表示装置で使用され得る。
添付の図面を参照しながら本発明の実施形態を詳細に説明する。
本発明は、概して、トランジスタのチャネルの遮光が望まれる薄膜トランジスタ回路であって、ソース、ドレイン又はゲート電極に電気的に接続されていない電気的にフローティングの浮遊遮光体が使用されることを可能にする薄膜トランジスタ回路に関する。ソース、ドレイン及びゲート電極に対する遮光体の形状が、トランジスタの動作特性を向上させるように調整される。
浮遊遮光体電極を有するトランジスタ設計に関して本願の出願人によって特定された１つの問題は、トランジスタの高ソース−ドレイン電圧動作における予期せぬレベルのリーク電流である。例えばアクティブマトリックス型表示装置の画素トランジスタ、及びそのような装置に一体化された駆動回路といった、薄膜トランジスタ回路の数多くの用途においては高ソース−ドレイン電圧を用いた動作が要求される。リーク電流の増大は遮光体に結合される電位に由来し、代わってこれは、ゲート、ソース及びドレインのトランジスタ電極への遮光体の静電結合に依存する。
好適な実施形態において、本発明は、ソース及びドレインのうちの高電圧電極への静電結合の影響を低減させ、これら電極の一方上の高電圧が遮光体電極に及ぼす影響を低減させるための様々な技術を提供する。アモルファスシリコン回路で広く使用されているｎ型トランジスタでは、高いドレイン−ソース電圧は高いドレイン電圧に対応し、ｐ型回路では高いドレイン−ソース電圧は高いソース電圧に対応する。
リーク電流は、ゲート及び／又はソース若しくはドレイン電極に追加の静電結合を導入することによって低減され得る。
図７は、既知の薄膜トランジスタレイアウトを平面図にて概略的に示している。この図は層群の順序を表すものではないが、相異なる層群の関連性ある形状を容易に識別できるようにハッチングされている。
ドレイン電極70及びソース電極72がインターリーブされた櫛状電極として示されている。半導体チャネルは参照符号74によって図示されるように長方形の形状を有している。
ゲート電極76は形状的に、半導体アイランドに実質的に対応しているが、制御電界が存在しない半導体層を介してのソース電極とドレイン電極との間の短絡を防止するための２つのコーナー部76a及び76bが図示されている。ゲート電極は典型的に、アクティブマトリックス型表示画素回路内の行導体に結合されており、突出部76cはこの目的で図示されている。
遮光体は形状的にゲート電極（ただし、突出部76cを除く）に対応している。
ゲート電極とソース／ドレイン電極とは（層の積層化の点から見て）トランジスタのチャネルの相対する側にある。このレイアウトは、故に、トランジスタのチャネル、縦方向における該チャネルの一方側のゲート電極、並びに縦方向における該チャネルの他方側のソース及びドレイン電極を含むスタックを画成している。ここでは、用語“縦方向”は薄膜層のスタック内での層の位置を参照するために使用される。
遮光体は、縦方向で、チャネルに対してソース及びドレイン電極と同一側にあり、所望の遮光機能をもたらすようにトランジスタのチャネルに位置合わせされている。
これら層群は、要求に応じてトップゲート型構造又はボトムゲート型構造を生じさせるように何れの順序で積層化されていてもよい。
遮光体は、故に、相異なる部分群が画成され、それらが相異なる静電結合効果を生じさせるように、この構造内のその他の電極と重なっている。これらの部分群は以下である：
第１の、遮光体がドレイン導体と重なるドレイン重なり部分。図７の例において、この部分は長方形74内のドレイン導体70の部分に相当し、反転された“Ｃ”字形状をしている；
第２の、遮光体がソース導体と重なるソース重なり部分。図７の例において、この部分は長方形74内のソース導体72の部分に相当し、“Ｃ”字形状をしている；及び
第３の、遮光体が（ソース、ドレイン及びゲート導体のうちの）ゲート導体のみと重なるゲート重なり部分。図７の例において、この部分は長方形74内の領域の残りの部分とコーナー部76a及び76bに相当する。
上述のように、ｎ型トランジスタを有する実施形態の場合、本発明はドレイン電極70と関連のある静電結合を低減させる。
本発明の第１の実施形態が図８に断面図にて示されている。図６と同一の参照符号が使用されている。異なる部分は遮光体60の形状に関係しており、遮光体60は、ドレイン電極66に対してより、ソース電極64に対して大きく重なるように延在している。図８の例において、ソース電極は、参照符号80として図示された列電極に接触する延在部を有しているので、これはソース電極への変更を必要としない。本発明のこの実施形態は、故に、ソース電極に対する遮光体の静電結合を増大させる。
当然ながら、実際にはソース電極形状の変更が必要とされてもよく、図９は、本発明の利点をもたらすために図７のレイアウトがどのように変更され得るかを示している。図７と同一の参照符号が使用されている。
ソース電極72は拡大された領域を有するように拡張されており、遮光体も点線60bによって示されるように拡張されている。故に、遮光体は点線60b及び74の外形に従っている。この重なりの増大はソース電極への静電結合を増大させ、それにより、さもなければ遮光体上の高電圧に起因して起こるであろうドレインの高電圧がＴＦＴの動作特性に悪影響を及ぼすことが抑制される。この手法は、先に定義されたソース重なり部分の大きさを増大させるものである。
この手法はソース重なり部分がドレイン重なり部分の面積の１．５倍以上であるときに有意な改善をもたらすことが見出された。
この乗数は当然ながら更に増大されてもよく、例えば、ソース重なり部分はドレイン重なり部分の２倍以上にされることも可能である。選択される具体的な寸法は、利用可能なレイアウトの余地及び所望の動作特性に依存することになる。
本発明の第２の実施形態が図１０に平面図にて示されている。この図でも図６と同一の参照符号が使用されている。異なる部分は、この場合も遮光体60の形状に関係しているが、ゲート電極の形状にも関係しており、遮光体60はゲート電極との重なりが大きくなるように延在している。
これは、図１０の例においては、コーナー部76bの大きさを増大させ、それに伴って遮光体を形状的にゲート電極（この場合も、突出部76cを除く）に対応するように変形させることによって達成されている。本発明のこの実施形態は、故に、ゲート電極に対する遮光体の静電結合を増大させ、ドレイン電極に対する静電結合の影響を低減させるという同一の効果を奏する。この手法は、先に定義されたゲート重なり部分の大きさを増大させるものである。
この手法は遮光体の面積の２／３以上がゲート重なり部分から成るときに有意な改善をもたらすことが見出された。
この比率は当然ながら更に増大されてもよく、例えば、ゲート重なり部分が遮光体の面積の８０％以上、あるいは更には９０％以上をもたらすことも可能である。選択される具体的な寸法は、この場合も、利用可能なレイアウトの余地及び所望の動作特性に依存することになる。
回路動作において意図される該回路の一部を形成するトランジスタの使用法に基づいて、トランジスタをバイアスする手法を予見することが可能であり、この情報は、本発明を実施する適切な手法を決定するために使用され得る。アクティブマトリックス型液晶表示装置の画素トランジスタの場合、ＴＦＴは、一般的に適用される極性反転スキームの結果として、何れの方向にもバイアスされる。それに対して、駆動回路のトランジスタは１つのバイアス方向でのみ動作するように設計される。故に、ＡＭＬＣＤ駆動回路用ＴＦＴではゲート、又はソース（若しくはドレイン）の何れかに追加のキャパシタンスが用いられ得るが、画素ＴＦＴではゲートに対する更なる静電結合が適している。
図１１は、３０Ｖのドレイン−ソース電圧による高いドレインバイアスでの動作に関して、ゲート電圧に対するソース−ドレイン電流の試験結果を示しており、図６に示された従来のトランジスタ設計（プロット110）と図１０に示されたゲート結合が増大されたトランジスタ設計（プロット112）とを比較している。
ゲート電極に対する静電結合の増大はリーク電流、すなわち、負のゲート電圧で流れる電流を低減させている。
ゲートへの大きい静電結合の使用は、高ドレインバイアスでのＴＦＴリークを低減させる上で非常に効果的である。また、ＴＦＴ電流は１０−２０％改善されている。これが起こるのは、遮光体の電位が実質的にゲート電位に追従し、ＴＦＴはトップゲートとボトムゲートとの双方を有するデュアルゲート型ＴＦＴとして動作すると見なされ得ることによる。
この実施形態に伴う１つの問題は、回路面積の増大につながり得ることである。故に、適用性は具体的な用途に依存することになる。例えば画素内にＴＦＴを有するといった一部の状況において、遮光体は既存の行電極の下で画素開口率への不利益なく拡張されることができ、従来の画素ＴＦＴ設計と比較して向上されたＴＦＴ性能をもたらす。
図１２は、画素開口率を低下させることなく静電結合の増大を可能にするために、（トランジスタのゲートに接続されている）行導体の下方の空間がどのようにして使用され得るかを示している。
図１２は、下地の基板を通して見たトップゲート型ＴＦＴの一例を示している。図示されている第１の層（すなわち、底部層）は、列120、画素電極128、並びにソース及びドレイン端子を画成する層である。ソース及びドレインの上には、頂部に行導体121を有するシリコンアイランド122がある。遮光層は、従来、参照符号124として示される形状を有するが、画素開口率を低下させることなく、ゲート重なり領域を増大させるように形状126まで拡張されることが可能である。当然ながら、ボトムゲート型構造でも同様の結果が得られる。
図１３は、浮遊遮光体の静電結合を用いることによって達成され得る別の利点であって、特に行（ゲート）駆動回路において使用されるトランジスタで関心ある利点を説明するために使用される。
図１３は、アモルファスシリコンのアクティブマトリックス型液晶表示装置（ＡＭＬＣＤ）での使用に適した既知の高インピーダンスゲート駆動回路を示している。図示された回路は、各段が一行の画素群に行電圧パルスを供給するために使用される複数段のシフトレジスタのうちの単一段である。同様の回路が米国特許第６０５２４２６号明細書に記載されている。
この回路は、クロック化された電源ラインPnとこの段によって制御される行導体Rnとの間に結合された出力駆動トランジスタTdriveを有している。クロック化された電源ラインPn（及びその相補信号invPn）は二相信号であり、クロック化された電源ラインのサイクルがシフトレジスタ段群の順次動作のタイミングを決定する。
先行する行Rn-1の行パルスが、ダイオード接続された入力トランジスタTin2を介して出力トランジスタのゲートを充電するために使用される。
出力トランジスタのゲートとクロック化された電源ラインPnの相補信号を運ぶ制御ラインとの間に、第１のキャパシタC1が接続されている。キャパシタC1の目的は、出力トランジスタの内部寄生容量の影響を相殺することである。
出力トランジスタのゲートと行導体（すなわち、この段の出力）との間には、更なるブートストラップキャパシタC2が設けられている。
この段はまた、次の行Rn+1の行パルスによっても制御され、これは出力トランジスタのゲート電圧を引き下げることによってこの段をターンオフするために使用される。次の行Rn+1の行パルスは、次の行導体信号に結合された入力トランジスタTr(n+1)を介して出力トランジスタのゲートに供給される。
この回路はまた、該回路に最初に電力供給するときに使用される２つのリセットトランジスタTr-n及びTr-rを有している。
動作時、入力トランジスタTin1は先行する行パルスの間に出力トランジスタのゲートを充電する。この先行する行パルスの間、電源ラインPnは低（以下、ロー）であり、反転電源ラインinvPnは高（以下、ハイ）である。この先行する行パルスによって出力トランジスタはターンオンされるが、電源ラインPnはローであり、この段の出力はローのままである。
この充電段階において、ブートストラップキャパシタC2は行電圧パルス（入力トランジスタTin1の閾値電圧より低い）に充電される。
次のクロックサイクルにおいて、クロック信号Pnはハイであり、この電圧上昇は出力トランジスタを介して行導体Rnの出力電圧を引き上げる。ブートストラップキャパシタC2の効果は、クロック化された信号Pnの完全な電圧レベルが行導体Rnに通されることを確保するためにゲート電圧を高めることである。その後、次の行パルスにおいてトランジスタTr(n+1)は出力トランジスタのゲート電圧ノードをリセットする。
アイドル状態において、第１のキャパシタC1を介した反転電源ラインinvPnの結合は、出力トランジスタTdriveがPnからパルスを受け取ったときに出力トランジスタのゲートがターンオンすることを防止するように設計される。
上述の回路動作は当業者に知られたものである。この回路には改良及び変形が為され得るが、それらは本発明に関連するものではない。
この種の高インピーダンス行駆動回路の出力のロー電圧は、（ターンオフされている）駆動トランジスタに（Pn上の）クロックパルスが依然として供給されるので、数Ｖだけ高くなるように変動することができ、高ドレインバイアスによって一部の電荷は分離された行導体出力にリークし得る。この駆動ＴＦＴを介したリークは電圧変動を生じさせ得るものである。これは、上述のように遮光体をゲートに結合させることによって抑制されることができる。具体的には、行の側（すなわち、ゲート及び／又はソース端子側）での遮光体の大きい重なりは、高いクロックパルスからのリークが低減されることを可能にし、また、高いクロックパルスから、行がPn上の信号より高い電圧にあるときのクロックのロー状態へのリークを有利に増大させる。これは分離されたとき行電圧の改善された制御をもたらし、クロックデューティサイクルが増大されることを可能にする。これはまたクロックの位相数の削減を可能にする。
これは追加の領域を使用しない。何故なら、ブートストラップキャパシタC2の領域は、その下で遮光体を拡張することによって再使用されるからである。ブートストラップキャパシタを形成する層群の物理的な構成に応じて、底部の端子は出力トランジスタのゲートまたはソースの何れかに接続される。
図１４は、３０Ｖのドレイン電圧のときに従来のｎ型ＴＦＴを流れるリーク電流をプロット140として示している。このグラフはゲート電圧に対するリーク電流を示している。ブートストラップキャパシタを用いてソース端子に対する遮光体の重なりを増大させる効果はプロット144として示されている。図示されているように、リーク電流は有意に低減されている。
図１５は、ソースへの遮光体の重なりが増大された図１４と同一のトランジスタを示しており、２つの相異なるバイアス条件での動作を示している。プロット152は図１４のプロット144に対応しているが、１０Ｖという異なるドレイン電圧でモデル化されている。プロット156はトランジスタの動作方向を逆にすることの影響を示しており、逆方向ではリーク電流が増大することを示している。
（ソース及びドレイン端子のうちの）より高い電圧側の端子に遮光体を結合させることによってリーク電流は例えば約２０倍に増大する。駆動トランジスタの出力は、クロック信号Pnがローであるとき、より高い電圧の端子になり、故に、この増大されたリーク電流は出力電圧を引き下げる。クロック信号Pnは、クロック信号Pnがハイであるとき、より高い電圧の端子になり、ゲートまたはソースに対する結合は出力電圧が引き上げられることを防止する。
これら相異なるバイアス条件は、故に、ターンオフされるときに相異なるクロック位相がトランジスタに印加されることに対応している。この非対称性は、トランジスタが双方のクロック信号値に関して分離されるとき、行電圧が低く保たれることを可能にする。
本発明が画素回路及び例えば行駆動回路といった駆動回路に使用されるトランジスタに適用され得ることは明らかである。
本発明は、行駆動回路内の１つ又は複数のトランジスタに適用されることができ、出力駆動トランジスタのみに適用され得るものではない。可能な場合、追加の領域を使用することを必要とせずに追加の重なり領域を実現するために、既存の構造が使用されてもよい。例えば、この可能性を実現するためのブートストラップキャパシタの使用はこの一例である。
図１６は、画素群162から成る表示アレイ160を有するアクティブマトリックス型液晶表示装置を示している。画素アレイの基板168はまた、行駆動回路164及び列駆動回路166を担持している。更なる回路170が基板外に設けられている。画素回路及び行若しくは列の駆動回路の各々はバックライト照明に晒されることになるので、本発明は画素回路及び／又は行若しくは列の駆動回路内のトランジスタに適用されることができる。バックライトは参照符号172として図示されている。
本発明について、表示装置、特にバックライト付き表示装置に関連させて詳細に説明してきた。しかしながら、本発明は、周辺光からの遮光を含めて遮光が望まれる如何なる用途にも使用され得るものである。
透過型あるいは半透過型のＡＭＬＣＤで使用されるアモルファスシリコンのトップゲート型ＴＦＴ、例えば平面ｘ線撮像センサで使用される、アモルファスシリコンのボトムゲート型ＴＦＴ、及び低温ポリシリコントランジスタ表示装置を含む数多くの様々な種類のトランジスタが、本発明に係る構造をもたらすように改良され得る。
ソース及びドレイン端子の定義は、１つの物理的な端子がバイアスに応じて何れの機能をも果たし得るので、幾らか随意的なものである。重要なことは、端子への電圧バイアス、及びこれら電圧バイアス条件への浮遊遮光電極の静電結合が使用されることである。
上述の実施形態の一部においてはソース重なり部分が増大される。しかしながら、回路動作及びトランジスタの種類に応じて、本発明のこの態様は、より一般的に、ソース及びドレインの重なり部分の一方を他方の面積の１．５倍以上にすることとして見なされ得る。より大きい面積の重なりは遮光体への静電結合を支配し、トランジスタ端子の電圧と該トランジスタが一部を形成する回路の動作とが、何れの端子が遮光体に静電結合されるのに適しているかを決定する。
以上ではただ１つの具体的な実施例が与えられた。認識されるように、様々な層を形成するために使用される材料は従来通りである。プロセス条件及びこの具体的な実施例に示された層群に必要に応じて追加される様々な層が当業者に明らかになるであろう。
様々なその他の変更も当業者に明らかになるであろう。
既知のカラーＡＭＬＣＤを示す平面図である。 既知の標準ＡＭＬＣＤを示す断面図である。 図２のＡＭＬＣＤの性能を向上させるためにブラックマスク層を使用する方法を示す図である。 各画素の電気的要素を示す図である。 既知のフィールド・シールディド・ピクセル設計を示す、トランジスタ部の断面図である。 既知の画素回路レイアウト内での遮光層の使用を示す断面図である。 既知の薄膜トランジスタレイアウトを示す平面図である。 本発明に係る画素回路レイアウト内での遮光層の使用を示す断面図である。 本発明に係る薄膜トランジスタレイアウトの第１実施例を示す平面図である。 本発明に係る薄膜トランジスタレイアウトの第２実施例を示す平面図である。 本発明の一実施形態のＴＦＴ特性への影響を説明するために使用される図である。 遮光体のゲート重なり領域を増大させるために行導体の下方の領域を使用する方法を示す図である。 本発明が適用され得る行駆動回路を示す図である。 図１３に示された本発明の実施形態のＴＦＴ特性への影響を説明するために使用される第１のグラフである。 図１３に示された本発明の実施形態のＴＦＴ特性への影響を説明するために使用される第２のグラフである。 本発明に係る表示装置を示す図である。

Claims (14)

  1. 複数の薄膜トランジスタを有する薄膜回路であって、該複数の薄膜トランジスタの少なくとも一部は：
    トランジスタのチャネル；
    縦方向で前記チャネルの一方側にあるゲート電極；
    ソース及びドレイン電極；及び
    前記トランジスタのチャネルに位置合わせされた、縦方向で前記チャネルの他方側にある遮光部；
    を有し、
    前記遮光部は前記ソース、ドレイン及びゲート電極から電気的に絶縁されており、前記遮光部は、第１の、該遮光部が前記ドレインの導体に重なるドレイン重なり部分、第２の、該遮光部が前記ソースの導体に重なるソース重なり部分、及び第３の、該遮光部が前記ゲートの導体のみに重なるゲート重なり部分、を有し、且つ
    前記遮光部の面積の２／３以上は前記ゲート重なり部分から成る、
    薄膜回路。
  2. 前記遮光部の面積の８０％以上は前記ゲート重なり部分から成る、請求項１に記載の薄膜回路。
  3. 前記遮光部の面積の９０％以上は前記ゲート重なり部分から成る、請求項２に記載の薄膜回路。
  4. 複数の薄膜トランジスタを有する薄膜回路であって、該複数の薄膜トランジスタの少なくとも一部は：
    トランジスタのチャネル；
    縦方向で前記チャネルの一方側にあるゲート電極；
    ソース及びドレイン電極；及び
    縦方向で前記トランジスタのチャネルに位置合わせされた、縦方向で前記チャネルの他方側にある遮光部；
    を有し、
    前記遮光部は前記ソース、ドレイン及びゲート電極から電気的に絶縁されており、前記遮光部は、第１の、該遮光部が前記ドレインの導体に重なるドレイン重なり部分、第２の、該遮光部が前記ソースの導体に重なるソース重なり部分、及び第３の、該遮光部が前記ゲートの導体のみに重なるゲート重なり部分、を有し、且つ
    前記ソース重なり部分及び前記ドレイン重なり部分の一方は、前記ソース重なり部分及び前記ドレイン重なり部分の他方の面積の１．５倍以上の面積を有する、
    薄膜回路。
  5. 前記ソース重なり部分は前記ドレイン重なり部分の１．５倍以上の大きさである、請求項４に記載の薄膜回路。
  6. 前記ソース重なり部分は前記ドレイン重なり部分の２倍以上の大きさである、請求項５に記載の薄膜回路。
  7. 前記複数の薄膜トランジスタの各々は、前記チャネルの下方に前記遮光部を有するトップゲート型トランジスタから成る、請求項１乃至６の何れかに記載の薄膜回路。
  8. 前記複数の薄膜トランジスタの各々は、前記チャネルの上方に前記遮光部を有するボトムゲート型トランジスタから成る、請求項１乃至６の何れかに記載の薄膜回路。
  9. 前記複数の薄膜トランジスタの各々は、アモルファスシリコンのトランジスタから成る、請求項１乃至８の何れかに記載の薄膜回路。
  10. 共通基板上に設けられたアクティブマトリックス型画素回路のアレイを有し、各画素回路は前記複数の薄膜トランジスタの少なくとも１つを有する、請求項１乃至９の何れかに記載の薄膜回路。
  11. アクティブマトリックス型画素回路のアレイ用の駆動回路を有し、該駆動回路は前記複数の薄膜トランジスタの少なくとも１つを有する、請求項１乃至１０の何れかに記載の薄膜回路。
  12. 前記駆動回路は、複数の行駆動回路部分を含む行駆動回路を有し、これら行駆動回路部分の各々の出力トランジスタは前記複数の薄膜トランジスタの１つから成る、請求項１１に記載の薄膜回路。
  13. 表示回路画素のアレイを担持する請求項１乃至１２の何れかに記載の薄膜回路を有するアクティブマトリックス型表示装置。
  14. 基板を介してディスプレーを照らすバックライトを有する請求項１３に記載の表示装置。
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