JP2009289788A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】MOSFETダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】Si基板1上に絶縁層3を介して形成されたSi層5と、Si層5上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上に形成され、平面視で複数の環状体151,152a〜152dが接触した形状である第1の部位15aを有するゲート電極15と、第1の部位15aをなす各環状体151,152a〜152dの内側と外側のSi層5にそれぞれ形成されたS/D層17,18と、S/D層18とゲート電極15とを接続する配線31と、を備える。このような構成であれば、アクティブ領域のSi層5に、多数の環状のチャネル領域を形成することができ、MOSFETダイオードのチャネル幅を効率良く広げることができる。
【選択図】図1
【解決手段】Si基板1上に絶縁層3を介して形成されたSi層5と、Si層5上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上に形成され、平面視で複数の環状体151,152a〜152dが接触した形状である第1の部位15aを有するゲート電極15と、第1の部位15aをなす各環状体151,152a〜152dの内側と外側のSi層5にそれぞれ形成されたS/D層17,18と、S/D層18とゲート電極15とを接続する配線31と、を備える。このような構成であれば、アクティブ領域のSi層5に、多数の環状のチャネル領域を形成することができ、MOSFETダイオードのチャネル幅を効率良く広げることができる。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、SOI技術により形成されるMOSFETダイオードを有する半導体装置及びその製造方法に関する。
半導体デバイスを絶縁膜上に形成された薄い半導体膜に形成する技術(即ち、SOI技術)は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。一方、スプリングドライブ(登録商標)は、ぜんまいの解ける力を利用して発電を行う新規な動力源であり、これもまた、環境に配慮した次世代の低パワーシステムへの応用が期待されている。
SOI技術により形成された集積回路を駆動する動力としてスプリングドライブ(以下、SD)を用いる場合、SDの出力は交流電圧であるため、それを直流電圧に変換するための電源回路が必要である。なかでも、電源回路には整流ダイオードが必要不可欠であるが、現状では、この整流ダイオードとして、ICチップの外部に取り付けられるディスクリート部品を用いており、このことがシステムの小型化の妨げの一因となっている。したがって、整流ダイオードをICチップに内蔵することができれば、システムをさらにコンパクトにすることができ、また低コスト化や、部品点数の減少による歩留まり向上にもつなげることができる。
SOI技術により形成された集積回路を駆動する動力としてスプリングドライブ(以下、SD)を用いる場合、SDの出力は交流電圧であるため、それを直流電圧に変換するための電源回路が必要である。なかでも、電源回路には整流ダイオードが必要不可欠であるが、現状では、この整流ダイオードとして、ICチップの外部に取り付けられるディスクリート部品を用いており、このことがシステムの小型化の妨げの一因となっている。したがって、整流ダイオードをICチップに内蔵することができれば、システムをさらにコンパクトにすることができ、また低コスト化や、部品点数の減少による歩留まり向上にもつなげることができる。
下記の特許文献1には、第2導電型の半導体層中に形成された第1導電型の基体領域を具えるMOS技術パワーデバイス構造において、早期ブレイクダウンを発生させずに集積密度を高くするために、前記基体領域を特定のパターンにすることが記載されている。このパターンは、少なくとも一組の、複数の実質的に直線状且つ実質的に平行の基体ストライプを具え、接合領域により、各々の基体ストライプが、その端部で隣接する基体ストライプに結合され、それにより前記少なくとも一組の複数の基体ストライプと前記接合領域とが、連続的な蛇行形状基体領域を形成するパターンである。
下記の特許文献2には、製造工程中にプロセスパラメータが変動しても、電気特性について対をなすMOSFETの対称性が劣化しにくく、レイアウトサイズが縮小されて高集積化に適したセンスアンプを得るために、ゲート電極の形状をU字型またはO型にすることが記載されている。
特開2000−58826号公報
特開平6−13574号公報
下記の特許文献2には、製造工程中にプロセスパラメータが変動しても、電気特性について対をなすMOSFETの対称性が劣化しにくく、レイアウトサイズが縮小されて高集積化に適したセンスアンプを得るために、ゲート電極の形状をU字型またはO型にすることが記載されている。
ところで、ICチップに内蔵される整流ダイオードをSOI技術で作製する場合は、SOI層の厚さが薄いので、Bulkシリコンの場合とは違いPN接合ダイオードを作製することは困難であると考えられる。そこで、MOSトランジスタ(MOS Field
Effect Transistor)をダイオードとして用いることが解決策として考えられるが、このタイプのダイオード(以下、MOSFETダイオードという。)において、必要な順方向電流を得るためには、チャネル長を短くするか、又は、チャネル幅を広くすることが求められる。
Effect Transistor)をダイオードとして用いることが解決策として考えられるが、このタイプのダイオード(以下、MOSFETダイオードという。)において、必要な順方向電流を得るためには、チャネル長を短くするか、又は、チャネル幅を広くすることが求められる。
しかしながら、短チャネル長化については、フォトリソグラフィー技術による加工上の限界がある。このため、チャネル幅を広げることが順方向電流を増やすための現実的な解となるが、この場合は、例えば図8に示すように、MOSFETダイオード90のゲート電極91は一方向に向かって極端に長い形となり、レイアウトの利用効率が低下してしまうという課題があった。
そこで、本発明はこのような課題に着目してなされたものであって、MOSFETダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法の提供を目的とする。
そこで、本発明はこのような課題に着目してなされたものであって、MOSFETダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法の提供を目的とする。
〔発明1〜6〕
発明1の半導体装置は、基板上に絶縁層を介して形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、平面視で複数の環状体が接触した形状である第1の部位を有するゲート電極と、平面視で前記第1の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれ形成されたソース又はドレインと、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備えている。ここで、「基板」は例えばシリコン基板であり、「絶縁層」は例えばシリコン酸化膜(SiO2 )であり、「半導体層」は例えばシリコン層である。
発明2の半導体装置は、発明1の半導体装置において、前記第1の部位をなす複数の環状体は、第1の環状体と前記環状体の周囲に配置される複数の第2の環状体とからなる。
発明3の半導体装置は、発明1の半導体装置において、前記第1の部位をなす複数の環状体が、矩形の1個の第1の環状体と前記環状体の周囲に配置された矩形の4個の第2の環状体とからなり、前記第1の環状体の4つの角部が4個の第2の環状体の角部とそれぞれ重なっている。
発明1の半導体装置は、基板上に絶縁層を介して形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、平面視で複数の環状体が接触した形状である第1の部位を有するゲート電極と、平面視で前記第1の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれ形成されたソース又はドレインと、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備えている。ここで、「基板」は例えばシリコン基板であり、「絶縁層」は例えばシリコン酸化膜(SiO2 )であり、「半導体層」は例えばシリコン層である。
発明2の半導体装置は、発明1の半導体装置において、前記第1の部位をなす複数の環状体は、第1の環状体と前記環状体の周囲に配置される複数の第2の環状体とからなる。
発明3の半導体装置は、発明1の半導体装置において、前記第1の部位をなす複数の環状体が、矩形の1個の第1の環状体と前記環状体の周囲に配置された矩形の4個の第2の環状体とからなり、前記第1の環状体の4つの角部が4個の第2の環状体の角部とそれぞれ重なっている。
発明4の半導体装置は、発明1〜3の半導体装置において、前記第1の部位をなす複数の環状体が正方形の環状体である。
発明5の半導体装置は、発明1の半導体装置において、前記第1の部位をなす複数の環状体が、正方形の1個の第1の環状体と第1の環状体の周囲に配置された正方形の4個の第2の環状体とからなり、前記第1の環状体をなす正方形の4つの頂点が4個の第2の環状体をなす正方形の各頂点と一致している。
発明6の半導体装置は、発明1〜5の半導体装置において、前記ゲート電極が、複数の前記第1の部位と、平面視で一の前記第1の部位と他の前記第1の部位との間に配置されて当該間を繋ぐ第2の部位と、を有する。
発明1〜6の半導体装置によれば、平面視で例えば正方形或いは長方形のアクティブ領域の半導体層に、複数の環状体が接触した形状のチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。その結果、より小さな占有面積で、よりチャネル幅Wの広いMOSFETダイオードを実現することができ、レイアウトの利用効率を高めることができる。
発明5の半導体装置は、発明1の半導体装置において、前記第1の部位をなす複数の環状体が、正方形の1個の第1の環状体と第1の環状体の周囲に配置された正方形の4個の第2の環状体とからなり、前記第1の環状体をなす正方形の4つの頂点が4個の第2の環状体をなす正方形の各頂点と一致している。
発明6の半導体装置は、発明1〜5の半導体装置において、前記ゲート電極が、複数の前記第1の部位と、平面視で一の前記第1の部位と他の前記第1の部位との間に配置されて当該間を繋ぐ第2の部位と、を有する。
発明1〜6の半導体装置によれば、平面視で例えば正方形或いは長方形のアクティブ領域の半導体層に、複数の環状体が接触した形状のチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。その結果、より小さな占有面積で、よりチャネル幅Wの広いMOSFETダイオードを実現することができ、レイアウトの利用効率を高めることができる。
〔発明7〕
発明7の半導体装置の製造方法は、基板上に絶縁層を介して形成された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、平面視で複数の環状体が接触した形状である第1の部位を有するゲート電極を形成する工程と、平面視で前記第1の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれソース又はドレインを形成する工程と、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含む。
発明7の半導体装置の製造方法によれば、発明1の半導体装置を製造することができるため、MOSFETダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を高めることができる。
発明7の半導体装置の製造方法は、基板上に絶縁層を介して形成された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、平面視で複数の環状体が接触した形状である第1の部位を有するゲート電極を形成する工程と、平面視で前記第1の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれソース又はドレインを形成する工程と、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含む。
発明7の半導体装置の製造方法によれば、発明1の半導体装置を製造することができるため、MOSFETダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を高めることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
図1は、本発明の実施形態に係る半導体装置の構成例を示す図であり、図1(a)は平面図、図1(b)は図1(a)をX1−X‘1線で切断したときの断面図である。なお、図1(a)では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
図1は、本発明の実施形態に係る半導体装置の構成例を示す図であり、図1(a)は平面図、図1(b)は図1(a)をX1−X‘1線で切断したときの断面図である。なお、図1(a)では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
図1(a)及び(b)に示すように、この半導体装置は、SOI基板10と、SOI基板10に形成された素子分離膜11と、素子分離膜11により平面視で囲まれた領域(即ち、アクティブ領域)のSi層5に形成されたMOSFETダイオード50と、を備える。ここで、SOI基板10は、例えばバルクのSi基板1と、Si基板1上に形成された絶縁層3と、絶縁層3上に形成されたSi層5(即ち、SOI層)とを有する。絶縁層3は、例えばSiO2 膜からなり、BOX層とも呼ばれる。また、素子分離膜11は、例えばシリコンSiO2 膜からなる。図1(b)に示すように、素子分離膜11の下面は絶縁層3の上面と接しており、素子分離膜11と絶縁層3とにより、アクティブ領域のSi層5はその周囲から完全に素子分離されている。
また、MOSFETダイオード50は、アクティブ領域のSi層5上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上に形成されたゲート電極15と、ゲート電極15をなす環状体151,152a〜152dの内側と外側のSi層5に、それぞれ形成されたソース又はドレイン(以下、S/D層という。)17,18と、ゲート電極15の端子部150上に形成されたプラグ電極23と、S/D層17上に形成されたプラグ電極25と、S/D層18上に形成されたプラグ電極27と、プラグ電極23とプラグ電極27とに電気的に接続してこれらを短絡する配線31と、プラグ電極25に電気的に接続する配線33と、を備える。配線31、33はそれぞれ層間絶縁膜21上に形成されている。
図1(a)及び(b)に示すMOSFETダイオード50がn型の場合、S/D層17,18はn型の不純物拡散層からなる。n型のMOSFETダイオード50では、配線31がカソード電位に接続され、配線33がアノード電位に接続されたときに、ゲート電極15直下のチャネル領域がn型に反転し、S/D層17,18間で電流が流れる。また、MOSFETダイオード50がp型の場合、S/D層17,18はp型の不純物拡散層からなる。p型のMOSFETダイオード50では、配線31がアノード電位に接続され、配線33がカソード電位に接続されたときに、ゲート電極15直下のチャネル領域がp型に反転し、S/D層17,18間で電流が流れる。S/D層17が例えばソースであり、S/D層18が例えばドレインである。
この実施形態では、図1(a)に示すように、ゲート電極15は、平面視で正方形(矩形)の環状体が5個接触した形状の第1の部位15aを、X方向とY方向(即ち、平面視でX方向に垂直な方向)に3行3列の配置で9個有する。そして、Y方向に配置された3個の第1の部位15aが第2の部位15bで連結され、第1の部位15aのY方向の一端が素子分離膜11上の端子部150と連結されている。
第1の部位15aは、図6に示すように、1個の第1の環状体151と、その周囲に配置された4個の第2の環状体152a〜152dとからなる。第1の環状体151の幅方向中心線からなる正方形151Aは、点Cを中心に配置されている。第2の環状体152a〜152dの幅方向中心線からなる正方形152A〜152Dは、対角線の長さが正方形151Aの対角線の2倍で、点Cを中心とした正方形151Bの、4個の頂点151B1 〜151B4 を中心として、配置されている。
第1の部位15aは、図6に示すように、1個の第1の環状体151と、その周囲に配置された4個の第2の環状体152a〜152dとからなる。第1の環状体151の幅方向中心線からなる正方形151Aは、点Cを中心に配置されている。第2の環状体152a〜152dの幅方向中心線からなる正方形152A〜152Dは、対角線の長さが正方形151Aの対角線の2倍で、点Cを中心とした正方形151Bの、4個の頂点151B1 〜151B4 を中心として、配置されている。
また、第1の環状体151をなす正方形151Aの4つの頂点が、4個の第2の環状体152a〜152dをなす正方形152A〜152Dの頂点と、それぞれ一致している。さらに、第1の環状体151の4つの角部151a〜151dが、4個の第2の環状体152a〜152dの頂点が一致している各角部と重なっている。
これにより、この実施形態では、平面視で正方形のアクティブ領域のSi層5に、図6の形状の第1の部位15aからなるチャネル領域が行列状(図1では3行3列)に形成されるため、チャネル幅Wを効率良く広げることができる。
これにより、この実施形態では、平面視で正方形のアクティブ領域のSi層5に、図6の形状の第1の部位15aからなるチャネル領域が行列状(図1では3行3列)に形成されるため、チャネル幅Wを効率良く広げることができる。
次に、図1(a)及び(b)に示した半導体装置の製造方法について説明する。
図2〜図5は、本発明の実施形態に係る半導体装置の製造方法を示す工程図であり、(a)は平面図、(b)は断面図である。なお、図5(a)では、図面の複雑化を回避するために層間絶縁膜21の記入を省略している。
図2(a)及び(b)に示すように、まず始めに、SOI基板10を用意する。上述したように、このSOI基板10は、例えばバルクのSi基板1と、Si基板1上に形成された絶縁層3と、絶縁層3上に形成されたSi層5とを有する。このようなSOI基板10は、例えばSIMOX法(Separation by IMplantation
of OXygen)、又は張り合わせ技術により形成する。
図2〜図5は、本発明の実施形態に係る半導体装置の製造方法を示す工程図であり、(a)は平面図、(b)は断面図である。なお、図5(a)では、図面の複雑化を回避するために層間絶縁膜21の記入を省略している。
図2(a)及び(b)に示すように、まず始めに、SOI基板10を用意する。上述したように、このSOI基板10は、例えばバルクのSi基板1と、Si基板1上に形成された絶縁層3と、絶縁層3上に形成されたSi層5とを有する。このようなSOI基板10は、例えばSIMOX法(Separation by IMplantation
of OXygen)、又は張り合わせ技術により形成する。
次に、図2(a)及び(b)に示すように、SOI基板10に素子分離膜11を形成する。上述したように、素子分離膜11は例えばSiO2 膜からなり、例えばLOCOS法又はSTI法により形成する。図2(a)及び(b)に示すように、この素子分離膜11の形成により、アクティブ領域のSi層5はその周囲から完全に素子分離される。
次に、図2(a)及び(b)において、MOSFETダイオード50の閾値を調整するために、アクティブ領域のSi層5にn型不純物又はp型不純物をイオン注入する。ここで、n型のMOSFETダイオード50を形成する場合は、Si層5に例えばp型不純物をイオン注入する。また、p型のMOSFETダイオード50を形成する場合は、Si層5に例えばn型不純物をイオン注入する。n型不純物は例えばリン又はヒ素等であり、p型不純物は例えばボロン等である。このようなイオン注入は、例えばチャネルドープ、又は、Vth制御イオン打ち込みとも呼ばれる。
次に、図2(a)及び(b)において、MOSFETダイオード50の閾値を調整するために、アクティブ領域のSi層5にn型不純物又はp型不純物をイオン注入する。ここで、n型のMOSFETダイオード50を形成する場合は、Si層5に例えばp型不純物をイオン注入する。また、p型のMOSFETダイオード50を形成する場合は、Si層5に例えばn型不純物をイオン注入する。n型不純物は例えばリン又はヒ素等であり、p型不純物は例えばボロン等である。このようなイオン注入は、例えばチャネルドープ、又は、Vth制御イオン打ち込みとも呼ばれる。
次に、図3(a)及び(b)に示すように、Si層5の表面にゲート絶縁膜13を形成する。ゲート絶縁膜13は、例えば、熱酸化により形成されるSiO2 膜若しくはシリコン酸化窒化膜(SiON)、又は、High−k材料膜である。次に、このゲート絶縁膜13が形成されたSOI基板10の上方全体にポリシリコン(poly−Si)膜を形成する。このポリシリコン膜の形成は、例えばCVD法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、in−Situ等で導入して、ポリシリコン膜に導電性を持たせる。
次に、フォトリソグラフィー技術とエッチング技術によりポリシリコン膜を部分的にエッチングして、ゲート電極15を形成する。ここでは、第1の部位15aと第2の部位15bとを有するゲート電極15を、アクティブ領域のSi層5上にゲート絶縁膜13を介して形成する。また、素子分離膜11上にゲート電極15の端子部150を形成する。すなわち、X方向に同じ形状の3個のパターン15A〜15Cを形成する。各パターン15A〜15Cは、5個の環状体151,152a〜152dからなる3個の第1の部位15aと、これらをY方向で連結する第2の部位15bと、Y方向の一端の第1の部位15aに連結された端子部150とからなる。
図3(a)において、第1の部位15aを構成する5個の環状体151,152a〜152dの外周の正方形の各辺の長さをLとする。また、この例では、素子分離膜11で囲まれたアクティブ領域に、第1の部位15aを9個配置している。このアクティブ領域におけるチャネル幅(即ち、ゲート幅)Wは、L×20×9で表される。L=50μmであれば、ゲート幅W=50μm×20×9=9mmとなる。この場合、アクティブ領域の大きさは、例えば、X方向に沿う一辺の長さLX を650μm(=13L)、Y方向に沿う一辺の長さLY (=13L)を650μmとすることができる。つまり、面積S=650μm×650μmのアクティブ領域に、ゲート幅W=9mmのゲート電極15を形成することができる。
次に、図4(a)に示すように、ゲート電極15をマスクとして、Si層5に不純物をイオン注入し熱処理を施して、S/D層17,18を形成する。例えば、n型のMOSFETダイオード50を形成する場合は、Si層5にn型不純物をイオン注入し熱処理を施して、n型のS/D層17,18を形成する。また、p型のMOSFETダイオード50を形成する場合は、Si層5にp型不純物をイオン注入し熱処理を施して、p型のS/D層17,18を形成する。n型不純物は例えばリン又はヒ素等であり、p型不純物は例えばボロン等である。このように、ゲート電極15の第1の部位15aを構成する5個の正方形の環状体151,152a〜152dの外側にS/D層17を形成し、各環状体151,152a〜152dの内側にS/D層18を形成する。
次に、図5(a)及び(b)に示すように、Si基板1の上方全体に層間絶縁膜21を形成する。そして、フォトリソグラフィー技術とエッチング技術により層間絶縁膜21を部分的にエッチングして、ゲート電極15の端子部150上とS/D層17,18上とにそれぞれコンタクトホールを形成する。さらに、これらコンタクトホール内にそれぞれプラグ電極23、25、27を形成して、ゲート電極15とS/D層17,18をそれぞれ層間絶縁膜21上に引き出す。
その後、例えばスパッタリング技術により、層間絶縁膜21上に例えばアルミニウム等の導電膜を形成する。そして、フォトリソグラフィー技術とエッチング技術により導電膜を部分的にエッチングして、図1(a)及び(b)に示したように、S/D層(例えば、ドレイン)18とゲート電極15とに電気的に接続してこれらを短絡する配線31と、S/D層(例えば、ソース)17に電気的に接続する配線33とを形成する。これにより、図1(a)及び(b)に示したMOSFETダイオード50が完成する。
その後、例えばスパッタリング技術により、層間絶縁膜21上に例えばアルミニウム等の導電膜を形成する。そして、フォトリソグラフィー技術とエッチング技術により導電膜を部分的にエッチングして、図1(a)及び(b)に示したように、S/D層(例えば、ドレイン)18とゲート電極15とに電気的に接続してこれらを短絡する配線31と、S/D層(例えば、ソース)17に電気的に接続する配線33とを形成する。これにより、図1(a)及び(b)に示したMOSFETダイオード50が完成する。
以上説明したように、本発明の実施形態の方法によれば、平面視で正方形のアクティブ領域のSi層5に、図6の形状の第1の部位15aからなるチャネル領域が行列状(図1では3行3列)に形成されるため、チャネル幅Wを効率良く広げることができる。
例えば図3(a)に示したように、ゲート電極15の第1の部位15aをなす正方形の環状体151,152a〜152dの一辺の長さ(L)を50μmとすると、チャネル幅Wは9mmとなる。そして、このようなチャネル幅Wの広いチャネル領域を、面積S=650μm×650μmのアクティブ領域に形成することができる。
これにより、より小さな占有面積で、よりチャネル幅Wの広いMOSFETダイオードを実現することができ、レイアウトの利用効率を高めることができる。その結果、MOSFETダイオードを内蔵したICチップのサイズを小さくすることができる。
この実施形態では、Si基板1が本発明の「基板」に対応し、Si層5が本発明の「半導体層」に対応している。また、S/D層18が本発明の「ソース又はドレインの一方」に対応し、配線31が本発明の「ソース又はドレインの一方とゲート電極とを接続する配線」に対応している。
例えば図3(a)に示したように、ゲート電極15の第1の部位15aをなす正方形の環状体151,152a〜152dの一辺の長さ(L)を50μmとすると、チャネル幅Wは9mmとなる。そして、このようなチャネル幅Wの広いチャネル領域を、面積S=650μm×650μmのアクティブ領域に形成することができる。
これにより、より小さな占有面積で、よりチャネル幅Wの広いMOSFETダイオードを実現することができ、レイアウトの利用効率を高めることができる。その結果、MOSFETダイオードを内蔵したICチップのサイズを小さくすることができる。
この実施形態では、Si基板1が本発明の「基板」に対応し、Si層5が本発明の「半導体層」に対応している。また、S/D層18が本発明の「ソース又はドレインの一方」に対応し、配線31が本発明の「ソース又はドレインの一方とゲート電極とを接続する配線」に対応している。
なお、ゲート電極15の第1の部位15aは図6に示す形状に限定されず、例えば図7に示す形状であってもよい。図7の第1の部位15aは、平面視で正方形(矩形)の環状体が5個接触した形状であり、1個の第1の環状体151と、その周囲に配置された4個の第2の環状体152a〜152dとからなる。
第1の環状体151の幅方向中心線からなる正方形151Aは、点Cを中心に配置されている。第2の環状体152a〜152dの幅方向中心線からなる正方形152A〜152Dは、点Cを中心とした長方形151Cの、4個の頂点151C1 〜151C4 を中心として、配置されている。この長方形151CのX方向の辺(頂点151C1 と151C4 との距離)はY方向の辺(頂点151C1 と151C2 との距離)より長い。
第1の環状体151の幅方向中心線からなる正方形151Aは、点Cを中心に配置されている。第2の環状体152a〜152dの幅方向中心線からなる正方形152A〜152Dは、点Cを中心とした長方形151Cの、4個の頂点151C1 〜151C4 を中心として、配置されている。この長方形151CのX方向の辺(頂点151C1 と151C4 との距離)はY方向の辺(頂点151C1 と151C2 との距離)より長い。
また、第1の環状体151をなす正方形151Aの4つの頂点と、4個の第2の環状体152a〜152dをなす正方形152A〜152Dの各頂点は一致せず、正方形151Aと各正方形152A〜152Dは辺の一部で接触している。第1の環状体151の4つの角部151a〜151dの、4個の第2の環状体152a〜152dの頂点が一致している各角部と重なっている面積が、Y方向で図6に示す形状の場合より大きい。
なお、図6および図7において、第1の部位15aを構成する複数の環状体の平面視での形状は正方形になっているが、長方形(正方形以外の矩形)でもよく、矩形以外の多角形(五角形、六角形など)や円形などであってもよい。
なお、図6および図7において、第1の部位15aを構成する複数の環状体の平面視での形状は正方形になっているが、長方形(正方形以外の矩形)でもよく、矩形以外の多角形(五角形、六角形など)や円形などであってもよい。
1…Si基板(半導体基板)、3…絶縁層(BOX層)、5…Si層(SOI層)、10…SOI基板、11…素子分離膜、13…ゲート絶縁膜、15…ゲート電極、15a…第1の部位、151…第1の環状体、152a〜152d…第2の環状体、15b…第2の部位、17,18…S/D層、21…層間絶縁膜、23,25,27…プラグ電極、31,33…配線。
Claims (7)
- 基板上に絶縁層を介して形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、平面視で複数の環状体が接触した形状である第1の部位を有するゲート電極と、
平面視で前記第1の部位をなす各環状体の環状の内側及び外側の前記半導体層にそれぞれ形成されたソース又はドレインと、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備える半導体装置。 - 前記第1の部位をなす複数の環状体は、第1の環状体と前記第1の環状体の周囲に配置される複数の第2の環状体とからなる請求項1記載の半導体装置。
- 前記第1の部位をなす複数の環状体は、矩形の1個の第1の環状体と前記第1の環状体の周囲に配置された矩形の4個の第2の環状体とからなり、前記第1の環状体の4つの角部が4個の第2の環状体の角部とそれぞれ重なっている請求項1記載の半導体装置。
- 前記第1の部位をなす複数の環状体は正方形からなる請求項1〜3のいずれか1項に記載の半導体装置。
- 前記第1の部位をなす複数の環状体は、正方形の1個の第1の環状体と前記第1の環状体の周囲に配置された正方形の4個の第2の環状体とからなり、前記第1の環状体をなす正方形の4つの頂点が4個の第2の環状体をなす正方形の各頂点と一致している請求項1記載の半導体装置。
- 前記ゲート電極は、複数の前記第1の部位と、平面視で一の前記第1の部位と他の前記第1の部位との間に配置されて当該間を繋ぐ第2の部位と、を有する請求項1〜5のいずれか1項に記載の半導体装置。
- 基板上に絶縁層を介して形成された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、平面視で複数の環状体が接触した形状である第1の部位を有するゲート電極を形成する工程と、
平面視で前記第1の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれソース又はドレインを形成する工程と、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含む半導体装置の製造方法。
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