JP2009206591A - イメージセンサ - Google Patents

Abstract

【課題】 外部端子の数を削減させてチップサイズを縮小し、かつYアドレスのライト信号REを1パルスにて行え、外部回路を従来例と同様の構成とするイメージセンサを提供する。
【解決手段】 本発明のイメージセンサは、画素素子マトリクスにて、行及び列を順次選択し、各画素素子から画素データを時系列に読み出すX−Yアドレス走査方式を用い、行選択のＹアドレスを、ライト信号で設定するレジスタラッチと、レジスタラッチからのYアドレスをデコードし、画素素子マトリクスの行選択のYアドレス信号を出力するYアドレスレジスタと、列選択のXアドレス信号を生成するXアドレス制御部とを有し、アドレスラッチがライト信号の入力タイミングで、YアドレスレジスタをディセーブルとしてYアドレス信号を出力させず、ライト信号の入力が終了してYアドレスデータのアドレスラッチへの書込みタイミングで、YアドレスレジスタをイネーブルとしてYアドレス信号を出力させる。
【選択図】 図１

Description

本発明は、マトリクス状に配置された各画素素子からＸ−Ｙアドレス走査方式により、撮像した画素データを時系列に出力するイメージセンサに関する。

イメージセンサにおいて、各画素素子から画素データを順次読み出す方式として、Ｘ方向およびＹ方向のアドレス走査回路により、Ｘ方向およびＹ方向の位置を画素素子単位にて順次指定し、それぞれの画素素子から画素データを時系列に読み出すＸ−Ｙアドレス走査方式が一般的に用いられている（例えば、特許文献１参照）。
基本的な動作としては、Ｙアドレスを設定し、Ｘアドレスをインクリメントしていき、そのＹアドレスにおけるＸアドレスの画像データの読み出しが終了すると、Ｙアドレスをインクリメントして、順次、画素素子から画像データを読み出していく。
特開２００３−８７６６０号公報

しかしながら、特許文献１などの従来のイメージセンサにあっては、Ｘアドレスはクロックを入力する際にインクリメントされるが、Ｙアドレスに関してはいずれから読み出すかを設定するため、ライト信号によりＹアドレスを設定する必要がある。
Ｙアドレスを設定する際、Ｙアドレスの書き込みをイネーブルとし、書き込みが終了した後にディセーブルとする必要がある。
Ｘ−Ｙアドレス走査方式によるイメージセンサの従来例として図４に示す回路構成がある。また、図５は図４のイメージセンサの動作を示すタイミングチャートである。

外部端子からＹアドレス走査イネーブル信号が入力されておらずディセーブルの期間（「Ｌ」レベルの期間）に、ライト信号ＲＥが入力されると、レジスタラッチ１００に対し、データバスからＹアドレスを書き込まれる。そして、Ｙアドレスがデコードされた結果のＹアドレス信号ＹＡ１〜ＹＡ４が、ライト信号ＲＥによりＹアドレスレジスタ１０１に設定されるが、この時点ではいずれの信号も出力されない。
そして、Ｙアドレス走査イネーブル信号が入力されたイネーブルの期間（「Ｈ」レベルの期間）に、Ｙアドレスレジスタ１０１は画素素子マトリクス１０３に対して、Ｙアドレス信号ＹＡ１〜ＹＡ４のいずれか、すなわちＹアドレスに対応したＹアドレス信号を例えば「Ｈ」レベルにて出力する。このＹアドレス走査イネーブル信号が入力されている期間、ライト信号ＲＥが入力されてもＹアドレスは変化しない。

Ｙアドレス走査イネーブル信号が入力され、Ｘアドレス制御部１０２がＸアドレスをインクリメントし、内部クロックに同期したＸアドレス走査イネーブル信号が順次入力されるタイミングにて、Ｘアドレス信号ＸＡ１〜ＸＡ４のいずれか、すなわちＸアドレスに対応したＸアドレス信号を例えば「Ｈ」レベルにて、画素素子マトリクス１０３に対して出力する。
そして、Ｘ画素素子マトリクスから、Ｙアドレス信号とＸアドレス信号とにより選択された画素素子から画素データが読み出される。
しかし、図４のイメージセンサの場合、Ｙアドレス走査イネーブル信号を入力するための外部端子が必要であり、イメージセンサのチップの小型化を阻害する要因となっている。

一方、Ｘ−Ｙアドレス走査方式によるイメージセンサの他の従来例として図６に示す回路構成がある。また、図７は図６のイメージセンサの動作を示すタイミングチャートである。この図６の回路は、Ｙアドレス走査イネーブル信号を入力させるための外部端子を設けず、ライト信号ＲＥから内部回路にてＹアドレス走査イネーブル信号を生成する回路である。レジスタラッチ２００は、１発目のライト信号ＲＥ１の立ち下がりにより、Ｙアドレスレジスタ２０１に出力するＹアドレス走査イネーブル信号をディセーブル状態とする。
これにより、Ｙアドレスレジスタ２０１は、レジスタラッチ２００から入力されるＹアドレスをデコードしたＹアドレス信号ＹＡ１からＹＡ４のいずれも出力しない。

次に、レジスタラッチ２００は、２発目のライト信号ＲＥ２の立ち下がりにより、データバスから入力されるＹアドレスを保持し、保持したＹアドレスをＹアドレスレジスタ２０１へ出力する。
そして、レジスタラッチ２００は、３発目のライト信号ＲＥ３の立ち下がりにより、Ｙアドレス走査イネーブル信号をイネーブル状態とする。
これにより、Ｙアドレスレジスタ２０１は、レジスタラッチ２００から入力されるＹアドレスをデコードし結果とし、Ｙアドレス信号ＹＡ１からＹＡ４のいずれかを出力し、画素素子マトリクス２０３における画素素子の行のいずれかを選択する。また、Ｘアドレス制御部２０２は、図４の回路と同様に画素素子マトリクス２０３のいずれかの列を選択する。これにより、画素素子マトリクス２０３におけるいずれかの画素素子が選択され、画素データが読み出される。

しかしながら、図６のイメージセンサの場合、Ｙアドレス走査イネーブル信号を入力するための外部端子が不必要となるが、ライト信号ＲＥを一度のＹアドレスの書き込みに対して３発ずつ（複数パルス）生成させる必要があり、このライト信号ＲＥを生成する外部回路の構成が複雑となり、回路規模が大きくなる欠点がある。

本発明は、このような事情に鑑みてなされたもので、外部端子の数を削減させてチップサイズを縮小することができ、かつ外部からのＹアドレスのライト信号ＲＥを１パルスにて行え、外部回路を図４の場合と同様とすることができるイメージセンサを提供することを目的とする。

本発明のイメージセンサは、画素素子をマトリクス状に配設した画素素子マトリクスにおいて、行及び列をそれぞれ順次選択し、各画素素子から画素データを時系列に読み出すＸ−Ｙアドレス走査方式を用いたイメージセンサであり、外部から入力されるＹ方向における行を選択するＹアドレスを、ライト信号により設定するレジスタラッチと、該レジスタラッチから入力されるＹアドレスをデコードし、前記画素素子マトリクスの行を選択するＹアドレス信号を出力するＹアドレスレジスタと、前記画素素子マトリクスの列を選択するＸアドレス信号を生成するＸアドレス制御部とを有し、前記アドレスラッチがライト信号の入力されたタイミングにて、Ｙアドレスレジスタをディセーブル状態としてＹアドレス信号を出力させず、ライト信号の入力が終了してＹアドレスデータがアドレスラッチに書き込まれるタイミングにて、Ｙアドレスレジスタをイネーブル状態としてＹアドレス信号を出力させることを特徴とすることを特徴とする。

本発明のイメージセンサは、前記レジスタラッチが、前記ライト信号のパルスが入力されたタイミングにおいて、Ｙアドレス信号の出力を停止させるため、Ｙアドレス走査イネーブル信号を出力せず、Ｙアドレスレジスタをディセーブルとし、前記ライト信号のパルスの入力が終了したタイミングにおいて、前記Ｙアドレス信号を出力させるため、Ｙアドレス走査イネーブル信号を出力し、Ｙアドレスレジスタをイネーブルとすることを特徴とする。

本発明のイメージセンサは、前記レジスタラッチが、Ｙアドレスデータがアドレスラッチに書き込まれるタイミングにて、Ｙアドレスレジスタをイネーブルとするタイミングに対して、レジスタラッチに対するＹアドレスの書き込みを遅延させて行うことを特徴とする。

以上説明したように、本発明によれば、外部から入力される１パルスのライト信号により、Ｙアドレスレジスタのイネーブル及びディセーブルを制御するため、外部端子を必要とせず、ライト信号を生成する外部回路の構成を簡易にすることができる。
という効果が得られる。

以下、本発明の一実施形態によるイメージセンサを図面を参照して説明する。図１は同実施形態によるイメージセンサの構成例を示すブロック図である。
この図において、本実施形態のイメージセンサは、Ｙアドレスレジスタ１、レジスタラッチ２、画素素子マトリクス３及びＸアドレス制御部４から構成されている。
レジスタラッチ２は、ライト信号が入力されると、例えば「Ｈ」レベルのパルスの場合立ち上がりエッジにより（本実施形態の場合、「Ｈ」レベルのパルスによりライト信号ＲＥが入力される）Ｙアドレスレジスタ１に対するＹアドレス走査イネーブル信号（本実施形態の場合、「Ｈ」レベルのパルスのＹアドレス走査イネーブル信号を出力する）を出力しない状態となる。

また、レジスタラッチ２は、ライト信号ＲＥにより、上記Ｙアドレス走査イネーブル信号の出力を「Ｌ」レベルとするとともに、データバスを介して外部回路から入力したデータがＹアドレスデータとその書き込みを指示する制御信号であることを検出すると、データバスからＹアドレスデータを入力して保持し、保持したＹアドレスデータをＹアドレスレジスタ１に対して出力する。ここで、レジスタラッチ２には、データバスから入力したデータがＹアドレスデータとその書き込みを指示する制御信号である場合、ライト信号ＲＥの入力が終了したタイミング、すなわちライト信号ＲＥのパルスが「Ｈ」レベルであると立ち下がりにより、Ｙアドレス走査イネーブル信号を「Ｈ」レベルとするタイミングを、データバスからＹアドレスデータを入力して保持するタイミングに対して遅延させる構成としても良い。ここで、レジスタラッチ２は、データとともに入力される制御信号を解析（入力された制御信号と、あらかじめ設定された制御の種類を示す制御信号設定値とを比較することにより、いずれに制御を行うかを検出する）により、Ｙアドレスの書き込み、あるいは他の動作の制御などの種類を検出する。

また、レジスタラッチ２は、データバスから入力されたデータの制御信号がＹアドレスデータの書き込みを示す信号ではない場合、Ｙアドレス走査イネーブル信号を「Ｌ」レベルのままとし、ディセーブル状態を維持させる。そして、レジスタラッチ２は、ライト信号が入力され、その時点のデータバスのデータがＹアドレスデータを書き込むことを示す制御信号であることを検出すると、そのライト信号ＲＥのパルスの立ち下がりにて、Ｙアドレス走査イネーブル信号を「Ｈ」レベルとし、イネーブル状態へ遷移させる。すなわち、レジスタラッチ２は、Ｙアドレスデータの書き込みを示す制御信号を検出したときのみ、Ｙアドレス走査ネーブル信号をディセーブル状態からイネーブル状態に遷移させる。また、レジスタラッチ２は、Ｙアドレス走査イネーブル信号がイネーブル状態の際、Ｙアドレスデータの書き込みを示す制御信号でなく、他の動作制御を示す制御信号であったとしても、ライト信号ＲＥの「Ｈ」レベルの遷移を検出すると、Ｙアドレス走査イネーブル信号を、イネーブル状態からディセーブル状態に遷移させる。

Ｙアドレスレジスタ１は、レジスタラッチ２から入力されるＹアドレスデータをデコードし、このＹアドレスデータに対応するＹアドレス信号ＹＡ１〜Ｙ４を生成する。
また、Ｙアドレスレジスタ１は、レジスタラッチ２からＹアドレス走査イネーブル信号が「Ｈ」レベルで入力されていると、上記Ｙアドレス信号ＹＡ１〜ＹＡ４のいずれかを「Ｈ」レベルにて出力し、一方、レジスタラッチ２からのＹアドレス走査イネーブル信号が「Ｌ」レベルであると、上記Ｙアドレス信号ＹＡ１〜ＹＡ４の全てを「Ｌ」レベルにて出力する。

Ｘアドレス制御部４は、内部にカウンタを有しており、Ｙアドレス走査イネーブル信号が「Ｈ」レベルとなった後に（状態が安定する程度の遅延時間の後）、Ｘアドレスを外部から入力されるクロックによりインクリメントして生成し、このＸアドレスをデコードし、上記外部から入力されるクロックに同期したＸアドレスイネーブル信号とのアンドにより、Ｘアドレス信号ＸＡ１〜ＸＡ４（いずれかを「Ｈ」レベルにて出力）を生成して出力する。
ここで、上記Ｘアドレスイネーブル信号は、カウントされるＸアドレス設定の変化点を含まないタイミングにて、Ｘアドレス走査イネーブル信号を生成する。
また、Ｘアドレス制御部４は、Ｙアドレス走査イネーブル信号が「Ｌ」レベルである場合に、画素素子マトリクス３は、Ｙアドレスレジスタ１の出力するＹアドレス信号が選択した行と、Ｘアドレス制御部４の出力するＸアドレス信号とが選択した列との交点にある画素素子が選択され、画像データが読み出される。

図２に画素素子マトリクス３の構成例のブロック図を示す。Ｙアドレス走査イネーブル信号が「Ｈ」レベルの際、Ｙアドレス信号ＹＡ１〜ＹＡ４のいずれかが「Ｈ」レベルとなり、「Ｈ」レベルのアドレス信号が入力される画素素子の列が選択され、その全てから画素データが出力される。
そして、画素素子の出力端子は、画素素子の列毎にスイッチに接続されている。図２に示すように、第１列（図の左端の画素の列）がスイッチＳＷ１、第２列がスイッチＳＷ２、第３列がスイッチＳＷ３、第４列がスイッチＳＷ４のそれぞれ一方の端子に接続されている。

各スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４の他方の端子は共通に接続され、画素データを時系列に接続する出力端子ＶＯＵＴへ接続されている。また、スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４は、Ｘアドレス信号が入力されると、本実施形態においてはＸアドレス信号が「Ｈ」レベルとなると、対応するスイッチ（ＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４）のいずれかがオン状態（導通状態）となり、画素素子から出力されている画素データを出力端子ＶＯＵＴへ出力する。｝

例えば、Ｙアドレスレジスタ１が、Ｙアドレス信号ＹＡ１を「Ｈ」レベル、Ｙアドレス信号ＹＡ２〜ＹＡ４を「Ｌ」レベルで出力していると、第１行（図面の最上部）の画素素子の行が選択され、全ての画素素子から画素データが出力される。
そして、Ｘアドレス制御部がＸアドレス信号ＸＡ２を「Ｈ」レベル、Ｘアドレス信号ＸＡ１、ＸＡ３及びＸＡ４を「Ｌ」レベルとすると、スイッチＳＷ２がオン状態となり、画素素子Ｓの出力する画素データが出力端子ＶＯＵＴへ出力される。

次に、本実施形態によるイメージセンサの動作を図１、図２及び図３を用いて説明する。図３は図１のイメージセンサの動作例を説明するタイミングチャートである。
時刻ｔ１において、外部回路からデータバスを介してＹアドレスデータが入力されるとともに、Ｙアドレスデータをレジスタラッチ２に書き込むライト信号ＲＥが「Ｈ」レベルのパルスにて入力される。
これにより、レジスタラッチ２は、パルスの立ち上がりにて、Ｙアドレスレジスタ１に対するＹアドレス走査イネーブル信号を「Ｌ」レベルとする。
そして、レジスタラッチ２は、データバスからデータとともに入力された制御信号がＹアドレスデータの書き込みを示す信号であることを検出すると、イメージセンサの各回路は以下に示す動作を開始する。

Ｙアドレス走査イネーブル信号が「Ｌ」レベルとなると、Ｙアドレスレジスタ１は、Ｙアドレス走査イネーブル信号が「Ｌ」レベルであるため、Ｙアドレス信号ＹＡ１〜ＹＡ４を全て「Ｌ」レベルにて出力し、画素素子の全てをオフ状態とする。
また、Ｘアドレス制御部４は、Ｙアドレス走査イネーブル信号が「Ｌ」レベルであるため、Ｘアドレス信号ＸＡ１〜ＸＡ４を全て「Ｌ」レベルにて出力し、スイッチＳＷ１〜ＳＷ４を全てオフ状態とする。

次に、時刻ｔ２において、レジスタラッチ２は、ライト信号ＲＥのパルスの立ち下がりにて、データバスからＹアドレスデータを読み込み保持し、保持したＹアドレスデータをＹアドレスレジスタ１に対して出力する。
これにより、Ｙアドレスレジスタ１は、入力されたＹアドレスデータをデコードし、Ｙアドレス信号ＹＡ１〜ＹＡ４を生成するが、Ｙアドレス走査イネーブル信号を「Ｌ」レベルのため、生成したＹアドレス信号ＹＡ１〜ＹＡ４を出力しない。

そして、レジスタラッチ２は、Ｙアドレスデータを書き込んだ後、Ｙアドレス走査イネーブル信号を「Ｈ」レベルとして出力する。
Ｙアドレス走査イネーブル信号を「Ｈ」レベルとなると、Ｙアドレスレジスタ１は、デコードしたＹアドレス信号ＹＡ１〜ＹＡ４を、図３の場合、Ｙアドレス信号ＹＡ１を「Ｈ」レベル、Ｙアドレス信号ＹＡ２〜ＹＡ４を「Ｌ」レベルにて出力する。
これにより、画素素子マトリクス３において、最上部の１行目の画素の行が選択され、この列の全ての画素が画素データを出力する。

次に、時刻ｔ３において、Ｘアドレス制御部４は、内部クロックのパルスが１発入力されることにより、内部カウンタが「１」となる。ここで、Ｙアドレスデータがレジスタラッチ２に書き込まれたｔ２から、内部カウンタが外部から入力されるクロックによりインクリメントが開始されるｔ３までの時間はあらかじめ設定された時間である。ここで、内部カウンタは、四進カウンタであり、すなわち「１」から「４」までをカウントし、「４」をカウントした後にクロックが入力されると、「１」にリセットされる。
次に、時刻ｔ４において、Ｘアドレス制御部４は、内部クロックに同期して、カウンタの出力するＸアドレスデータをデコードし、Ｘアドレス信号ＸＡ１〜ＸＡ４を出力する。この場合、Ｘアドレスデータは「１」であるため、Ｘアドレス信号ＸＡ１を「Ｈ」レベルとし、Ｘアドレス信号ＸＡ２〜ＸＡ４を「Ｌ」レベルとして出力する。

これにより、画素素子マトリクス３において、Ｙアドレス信号ＹＡ１が「Ｈ」レベルであるため、画素素子の最上部の１行目の画素すべてが活性化されて画素データを出力し、一方、Ｙアドレス信号ＹＡ２〜ＹＡ４が全て「Ｌ」レベルであるため、２行目〜４行目の他の画素素子全てが活性化されずに画素データを出力しない。
また、Ｘアドレス信号ＸＡ１が「Ｈ」レベルであるため、スイッチＳＷ１がオン状態となり、１行目の１列目（左端の列）の画素素子の画素データが出力端子ＶＯＵＴへ出力される。

次に、時刻ｔ５において、Ｘアドレス制御部４は、カウンタがインクリメントされ、Ｘアドレスデータが「２」となる。
そして、時刻ｔ６において、Ｘアドレス制御部４は、内部クロックに同期して、Ｘアドレス信号ＸＡ２を「Ｈ」レベルとし、Ｘアドレス信号ＸＡ１、ＸアドレスデータＸＡ３、及びＸアドレスデータＸＡ４を「Ｌ」レベルとして出力する。
これにより、Ｘアドレス信号ＸＡ２が「Ｈ」レベルであるため、スイッチＳＷ２がオン状態となり、１行目の２列目の画素素子の画素データが出力端子ＶＯＵＴへ出力される。

そして、上述した時刻ｔ３〜ｔ６の動作と同様に、時刻ｔ７及びｔ８において１行目の３列目の画素素子の画素データが、時刻ｔ９及びｔ１０において１行目４列目の画素素子の画素データが出力端子ＶＯＵＴへ出力される。
次に、時刻ｔ１１において、外部回路からデータバスを介し、データとともに入力された制御信号がＹアドレスデータの書き込みを示す信号であり、２行目の画素素子の列を選択するＹアドレスデータが入力される。ここで、時刻ｔ１と同様に、Ｙアドレスデータをレジスタラッチ２に書き込むライト信号ＲＥが「Ｈ」レベルのパルスにて入力される。
これにより、レジスタラッチ２は、パルスの立ち上がりにて、Ｙアドレスレジスタ１に対するＹアドレス走査イネーブル信号を「Ｌ」レベルとする

Ｙアドレス走査イネーブル信号が「Ｌ」レベルとなると、Ｙアドレスレジスタ１は、Ｙアドレス走査イネーブル信号が「Ｌ」レベルであるため、Ｙアドレス信号ＹＡ１〜ＹＡ４を全て「Ｌ」レベルにて出力し、画素素子の全てをオフ状態とする。
また、Ｘアドレス制御部４は、Ｙアドレス走査イネーブル信号が「Ｌ」レベルであるため、Ｘアドレス信号ＸＡ１〜ＸＡ４を全て「Ｌ」レベルにて出力し、スイッチＳＷ１〜ＳＷ４を全てオフ状態とする。

次に、時刻ｔ１２において、レジスタラッチ２は、ライト信号ＲＥのパルスの立ち下がりにて、データバスからＹアドレスデータを読み込み保持し、保持したＹアドレスデータをＹアドレスレジスタ１に対して出力する。
これにより、Ｙアドレスレジスタ１は、入力されたＹアドレスデータをデコードし、Ｙアドレス信号ＹＡ１〜ＹＡ４を生成するが、Ｙアドレス走査イネーブル信号が「Ｌ」レベルのため、生成したＹアドレス信号ＹＡ１〜ＹＡ４を出力しない。

そして、レジスタラッチ２は、Ｙアドレスデータを書き込んだ後、Ｙアドレス走査イネーブル信号を「Ｈ」レベルとして出力する。
Ｙアドレス走査イネーブル信号を「Ｈ」レベルとなると、Ｙアドレスレジスタ１は、デコードしたＹアドレス信号ＹＡ１〜ＹＡ４を、図３の場合、Ｙアドレス信号ＹＡ２を「Ｈ」レベル、Ｙアドレス信号ＹＡ１、ＹＡ３及びＹＡ４を「Ｌ」レベルにて出力する。
これにより、画素素子マトリクス３において、２行目の画素の行が選択され、この列の全ての画素が画素データを出力する。

以降、上述した時刻ｔ３〜ｔ１０までの処理が行われ、２行目の画素素子の行の１列目から４列目までの画素素子の画素データを、順次出力端子ＶＯＵＴに出力する。
さらに、データバスから３行目、４行目の画素素子の行を選択するＹアドレスを入力し、それぞれの行の１列目から４列目までの画素素子の画素データを、順次出力端子ＶＯＵＴに出力する。

本発明の一実施形態によるイメージセンサの構成例を示すブロック図である。 図１（図４及び図５）の画素素子マトリクス３の構成を示す概念図である。 図１のイメージセンサの動作を説明するタイミングチャートである。 従来のイメージセンサの構成例を示すブロック図である。 図４のイメージセンサの動作を説明するタイミングチャートである。 従来のイメージセンサの他の構成例を示すブロック図である。 図５のイメージセンサの動作を説明するタイミングチャートである。

符号の説明

１…Ｙアドレスレジスタ
２…レジスタラッチ
３…画素素子マトリクス
４…Ｘアドレス制御部

Claims (3)

1. 画素素子をマトリクス状に配設した画素素子マトリクスにおいて、行及び列をそれぞれ順次選択し、各画素素子から画素データを時系列に読み出すＸ−Ｙアドレス走査方式を用いたイメージセンサであり、
   外部から入力されるＹ方向における行を選択するＹアドレスを、ライト信号により設定するレジスタラッチと、
   該レジスタラッチから入力されるＹアドレスをデコードし、前記画素素子マトリクスの行を選択するＹアドレス信号を出力するＹアドレスレジスタと、
   前記画素素子マトリクスの列を選択するＸアドレス信号を生成するＸアドレス制御部と を有し、
   前記アドレスラッチがライト信号の入力されたタイミングにて、Ｙアドレスレジスタをディセーブル状態としてＹアドレス信号を出力させず、ライト信号の入力が終了してＹアドレスデータがアドレスラッチに書き込まれるタイミングにて、Ｙアドレスレジスタをイネーブル状態としてＹアドレス信号を出力させることを特徴とするイメージセンサ。
2. 前記レジスタラッチが、前記ライト信号のパルスが入力されたタイミングにおいて、Ｙアドレス信号の出力を停止させるため、Ｙアドレス走査イネーブル信号を出力せず、Ｙアドレスレジスタをディセーブルとし、前記ライト信号のパルスの入力が終了したタイミングにおいて、前記Ｙアドレス信号を出力させるため、Ｙアドレス走査イネーブル信号を出力し、Ｙアドレスレジスタをイネーブルとすることを特徴とする請求項１記載のイメージセンサ。
3. 前記レジスタラッチが、Ｙアドレスデータがアドレスラッチに書き込まれるタイミングにて、Ｙアドレスレジスタをイネーブルとするタイミングに対して、レジスタラッチに対するＹアドレスの書き込みを遅延させて行うことを特徴とする請求項１または請求項２に記載のイメージセンサ。

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