JP2009176019A - パターン発生装置及び半導体試験装置 - Google Patents
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Abstract
【解決手段】パターン発生装置1は、パターン発生命令であるインストラクションを記憶するインストラクションメモリ11と、インストラクションメモリ11よりも高速であってインストラクションメモリ11からのインストラクションを一時的に記憶するリングメモリ12と、リピート動作が設定された場合に、所定のインストラクションの全てをリングメモリ12に書き込み可能であるか否かを判断するアドレス比較部16と、アドレス比較部16で書き込み可能であると判断された場合に、リングメモリ12に書き込まれた所定のインストラクションを繰り返し読み出して同一のパターンを繰り返し発生するインストラクション実行部13とを備える。
【選択図】図1
Description
この発明によると、リピート動作が設定された場合に、所定のパターン発生命令の全てが第2記憶部に書き込み可能であるか否かが判断され、書き込み可能であると判断されたときに、第2記憶部に書き込まれた所定のパターン発生命令が繰り返し読み出されて同一のパターンが繰り返し発生される。
また、本発明のパターン発生装置は、前記判断部で書き込み可能であると判断された場合に、前記所定のパターン発生命令を前記第1記憶部から読み出して前記第2記憶部に書き込む制御を一度だけ行う制御部(14、15、24,25,34,35)を備えることを特徴としている。
また、本発明のパターン発生装置は、前記第2記憶部がリングメモリであり、前記判断部は、前記第1記憶部に記憶されている前記所定のパターン発生命令のアドレス範囲が、前記リングメモリに対する書き込み位置から前記リングメモリからの読み出し位置までの容量である有効容量以下である場合に、書き込み可能であると判断することを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、前記所定のパターンを、前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として発生する上記の何れかに記載のパターン発生装置(1〜4)を備えることを特徴としている。
また、本発明の半導体試験装置は、前記所定のパターンを、前記試験パターン及び前記期待パターンの少なくとも一方を記憶するメモリ(21)をアクセスするパターンアドレスとして発生する上記の何れかに記載のパターン発生装置(1〜4)を備えることを特徴としている。
図1は、本発明の第1実施形態によるパターン発生装置の要部構成を示すブロック図である。図1に示す通り、本実施形態のパターン発生装置1は、インストラクションメモリ11(第1記憶部)、リングメモリ12(第2記憶部)、インストラクション実行部13(発生部)、DRAMコントローラ14(制御部)、リングメモリ書き込み部15(制御部)、及びアドレス比較部16(判断部)を備えており、外部から入力されるスタートアドレスA11及びストップアドレスA12で規定されるアドレス範囲におけるインストラクション(パターン発生命令)に従ったパターンアドレスPAを発生する。
リングメモリ12の最大容量=閾値+有効容量
リングメモリ12は、環状の連続したメモリ空間を有するメモリであって、リングメモリ12に対するインストラクションの書き込み位置を示すライトポインタと、リングメモリ12からのインストラクションの読み出し位置を示すリードポインタとが設定される。上記の閾値はリードポインタからライトポインタまでの容量であり、上記の有効容量は、ライトポインタからリードポインタまでの容量である。
動作が開始されると、まず外部からスタートアドレスA11及びストップアドレスA12が入力されて、インストラクションメモリ11に記憶されたパターンプログラムのうちの実行させるべきパターンプログラムの設定が行われる。また、必要に応じてパターンアドレスPAの発生を停止させるアドレスを規定するパターンストップアドレスA13の入力も行われる。尚、基本動作においては、パターンリピートフラグRF1の設定は行われない。
動作が開始されると、まず基本動作と同様に、外部からスタートアドレスA11及びストップアドレスA12が入力されて、インストラクションメモリ11に記憶されたパターンプログラムのうちの実行させるべきパターンプログラムの設定が行われる。また、必要に応じてパターンアドレスPAの発生を停止させるアドレスを規定するパターンストップアドレスA13の入力も行われる。ここで、リピート動作においては、パターンリピートフラグRF1の設定が行われる。
まず、基本動作と同様に、リングメモリ書き込み部15から制御信号C1及びライトアドレスW1が出力され、インストラクションメモリ11のスタートアドレスA11で指定された領域からストップアドレスA12で指定された領域までに記憶されたインストラクションを順次リングメモリ12に書き込むバッファ動作が行われる。また、基本動作と同様に、インストラクション実行部13の制御下における読み出し動作が行われ、インストラクション実行部13でインストラクションが実行されてパターンアドレスPAが生成される。
第2リピート動作においては、リングメモリ書き込み部15から制御信号C1及びライトアドレスW1が出力され、インストラクションメモリ11のスタートアドレスA11で指定された領域からストップアドレスA12で指定された領域までに記憶されたインストラクションを順次リングメモリ12に書き込むバッファ動作が一度だけ行われる。これは、パターンリピートフラグRF1とともに比較フラグF1が設定されているからである。
図3は、本発明の第2実施形態によるパターン発生装置の要部構成を示すブロック図である。図3に示す通り、本実施形態のパターン発生装置2は、パターンデータメモリ21(第1記憶部)、リングメモリ22(第2記憶部)、パターンデータ制御部23(発生部)、DRAMコントローラ24(制御部)、リングメモリ書き込み部25(制御部)、及びアドレス比較部26(判断部)を備えており、図1を用いて説明したパターン発生装置1からのパターンアドレスPAを用いて試験パターン及び期待パターンを含むパターンデータPDを生成する。尚、上記の試験パターンはDUT(図示省略)に印加する試験信号を生成するパターンであり、上記の期待パターンはDUTのパス/フェイルを判定するための期待値を生成するパターンである。
図4は、本発明の第3実施形態によるパターン発生装置の要部構成を示すブロック図である。図4に示す通り、本実施形態のパターン発生装置4は、パターンデータPDを発生する図3に示す第2実施形態のパターン発生装置2と、スキャンパターンデータSPDを発生するパターン発生装置3と、DRAMアービターコントローラ40とを備えており、パターンデータPD及びスキャンパターンデータSPDを排他的に生成する。
11 インストラクションメモリ
12 リングメモリ
13 インストラクション実行部
14 DRAMコントローラ
15 リングメモリ書き込み部
16 アドレス比較部
21 パターンデータメモリ
22 リングメモリ
23 パターンデータ制御部
24 DRAMコントローラ
25 リングメモリ書き込み部
26 アドレス比較部
32 スキャンパターン用リングメモリ
33 スキャンパターンデータ制御部
34 DRAMコントローラ
35 リングメモリ書き込み部
36 アドレス比較部
Claims (5)
- パターン発生命令を記憶する第1記憶部と、当該第1記憶部よりも高速であって当該第1記憶部から読み出されたパターン発生命令を一時的に記憶する第2記憶部とを備え、当該第2記憶部から読み出されたパターン発生命令に従った所定のパターンを発生するパターン発生装置において、
所定のパターン発生命令を繰り返すことで同一のパターンを繰り返し発生させるリピート動作が設定された場合に、前記所定のパターン発生命令の全てを前記第2記憶部に書き込み可能であるか否かを判断する判断部と、
前記判断部で書き込み可能であると判断された場合に、前記第2記憶部に書き込まれた前記所定のパターン発生命令を繰り返し読み出して同一のパターンを繰り返し発生する発生部と
を備えることを特徴とするパターン発生装置。 - 前記判断部で書き込み可能であると判断された場合に、前記所定のパターン発生命令を前記第1記憶部から読み出して前記第2記憶部に書き込む制御を一度だけ行う制御部を備えることを特徴とする請求項1記載のパターン発生装置。
- 前記第2記憶部はリングメモリであり、
前記判断部は、前記第1記憶部に記憶されている前記所定のパターン発生命令のアドレス範囲が、前記リングメモリに対する書き込み位置から前記リングメモリからの読み出し位置までの容量である有効容量以下である場合に、書き込み可能であると判断する
ことを特徴とする請求項1又は請求項2記載のパターン発生装置。 - 半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、
前記所定のパターンを、前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として発生する請求項1から請求項3の何れか一項に記載のパターン発生装置を備えることを特徴とする半導体試験装置。 - 前記所定のパターンを、前記試験パターン及び前記期待パターンの少なくとも一方を記憶するメモリをアクセスするパターンアドレスとして発生する請求項1から請求項3の何れか一項に記載のパターン発生装置を備えることを特徴とする請求項4記載の半導体試験装置。
Priority Applications (1)
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JP2008013675A JP2009176019A (ja) | 2008-01-24 | 2008-01-24 | パターン発生装置及び半導体試験装置 |
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Citations (3)
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---|---|---|---|---|
JP2001171165A (ja) * | 1999-12-14 | 2001-06-26 | Fujitsu Ltd | 発光素子診断機能を備えた画像形成装置 |
JP2002351740A (ja) * | 2001-05-29 | 2002-12-06 | Sony Corp | バッファ装置、バッファ制御装置、バッファ制御方法、バッファ制御プログラム及び記録媒体 |
JP2003122566A (ja) * | 2001-10-18 | 2003-04-25 | Yokogawa Electric Corp | インストラクション実行装置及びインストラクション実行方法 |
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2008
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