JP2009176019A - パターン発生装置及び半導体試験装置 - Google Patents

Abstract

【課題】リピート動作のステップ数の下限を設けることなく、所定の繰り返しパターンを連続して発生することができるパターン発生装置等を提供する。
【解決手段】パターン発生装置１は、パターン発生命令であるインストラクションを記憶するインストラクションメモリ１１と、インストラクションメモリ１１よりも高速であってインストラクションメモリ１１からのインストラクションを一時的に記憶するリングメモリ１２と、リピート動作が設定された場合に、所定のインストラクションの全てをリングメモリ１２に書き込み可能であるか否かを判断するアドレス比較部１６と、アドレス比較部１６で書き込み可能であると判断された場合に、リングメモリ１２に書き込まれた所定のインストラクションを繰り返し読み出して同一のパターンを繰り返し発生するインストラクション実行部１３とを備える。
【選択図】図１

Description

本発明は、所定のパターンを発生するパターン発生装置、及び当該装置で発生したパターンを用いて半導体デバイスの試験を行う半導体試験装置に関する。

半導体試験装置は、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う。この半導体試験装置は、上記の試験信号を生成する試験パターン、上記の期待値を生成する期待パターン等の各種パターンを発生するパターン発生装置を備える。また、上記の試験パターン及び期待パターンが格納されたメモリをアクセスするためのアドレス（パターンアドレス）を生成するパターン発生装置も備えている。

以下の特許文献１には、安価な大容量のＤＲＡＭ（Dynamic Random Access Memory）からなるインストラクションメモリに記憶されたインストラクションに従って、上記のパターンアドレスを生成する従来のパターン発生装置の一例が開示されている。このパターン発生装置では、インストラクションメモリから読み出されたインストラクションを、高速なＳＲＡＭ（Static Random Access Memory）からなるリングメモリに一旦記憶させ、リングメモリから読み出したインストラクションを実行することで、パターンアドレスの途切れ（ウェイトの発生）を防止している。
特開２００３−１２２５６６号公報

ところで、上記の特許文献１に開示されたパターン発生装置においては、所定のインストラクションを繰り返し実行して同一のパターンアドレスを繰り返し発生させる「リピート動作」なる動作が行われることがある。かかる「リピート動作」を行う場合においても、通常の動作を行う場合と同様に、繰り返されるべきインストラクション（以下、インストラクション群という）がリングメモリに一旦記憶されてから実行される。

ここで、リピート動作のステップ数（インストラクション群をなすインストラクションの数）が少なく、リングメモリに記憶されるインストラクションの数が少ない場合において、リングバッファからの読み出し速度が速いときには、インストラクションメモリからインストラクション群を読み出してリングバッファに記憶させる動作（バッファ）が頻繁に行われる。つまり、リングメモリに先に記憶されたインストラクション群が短時間で読み出されるため、その読み出しが完了する前に新たなインストラクション群の書き込みを行うといった動作が繰り返される。

上述した通り、インストラクションメモリは大容量のＤＲＡＭで構成されているため、かかる動作が頻繁に行われるとリフレッシュやローアドレスの切り替え等も頻繁に発生する。これにより、バッファ動作が、リングバッファからのインストラクション群の読み出し動作に追いつかず、リングメモリのインストラクション群が欠乏してパターンアドレスの途切れが（ウェイトの発生）が生ずる虞がある。この途切れを防止するためには、リピート動作のステップ数の下限を設定する等の対策を取らなければならないという問題があった。

本発明は上記事情に鑑みてなされたものであり、リピート動作のステップ数の下限を設けることなく、所定の繰り返しパターンを連続して発生することができるパターン発生装置、及び当該装置で発生したパターンを用いて半導体デバイスの試験を行う半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明のパターン発生装置は、パターン発生命令を記憶する第１記憶部（１１、２１）と、当該第１記憶部よりも高速であって当該第１記憶部から読み出されたパターン発生命令を一時的に記憶する第２記憶部（１２、２２、３２）とを備え、当該第２記憶部から読み出されたパターン発生命令に従った所定のパターンを発生するパターン発生装置（１〜４）において、所定のパターン発生命令を繰り返すことで同一のパターンを繰り返し発生させるリピート動作が設定された場合に、前記所定のパターン発生命令の全てを前記第２記憶部に書き込み可能であるか否かを判断する判断部（１６、２６、３６）と、前記判断部で書き込み可能であると判断された場合に、前記第２記憶部に書き込まれた前記所定のパターン発生命令を繰り返し読み出して同一のパターンを繰り返し発生する発生部（１３、２３、３３）とを備えることを特徴としている。
この発明によると、リピート動作が設定された場合に、所定のパターン発生命令の全てが第２記憶部に書き込み可能であるか否かが判断され、書き込み可能であると判断されたときに、第２記憶部に書き込まれた所定のパターン発生命令が繰り返し読み出されて同一のパターンが繰り返し発生される。
また、本発明のパターン発生装置は、前記判断部で書き込み可能であると判断された場合に、前記所定のパターン発生命令を前記第１記憶部から読み出して前記第２記憶部に書き込む制御を一度だけ行う制御部（１４、１５、２４，２５，３４，３５）を備えることを特徴としている。
また、本発明のパターン発生装置は、前記第２記憶部がリングメモリであり、前記判断部は、前記第１記憶部に記憶されている前記所定のパターン発生命令のアドレス範囲が、前記リングメモリに対する書き込み位置から前記リングメモリからの読み出し位置までの容量である有効容量以下である場合に、書き込み可能であると判断することを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、前記所定のパターンを、前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として発生する上記の何れかに記載のパターン発生装置（１〜４）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記所定のパターンを、前記試験パターン及び前記期待パターンの少なくとも一方を記憶するメモリ（２１）をアクセスするパターンアドレスとして発生する上記の何れかに記載のパターン発生装置（１〜４）を備えることを特徴としている。

本発明によれば、リピート動作が設定された場合に、所定のパターン発生命令の全てを第２記憶部に書き込み可能であるか否かを判断し、書き込み可能であると判断したときに、第２記憶部に書き込まれた所定のパターン発生命令を繰り返し読み出して同一のパターンを繰り返し発生しているため、リピート動作のステップ数の下限を設けることなく、所定の繰り返しパターンを連続して発生することができるという効果がある。

以下、図面を参照して本発明の実施形態によるパターン発生装置及び半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態によるパターン発生装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のパターン発生装置１は、インストラクションメモリ１１（第１記憶部）、リングメモリ１２（第２記憶部）、インストラクション実行部１３（発生部）、ＤＲＡＭコントローラ１４（制御部）、リングメモリ書き込み部１５（制御部）、及びアドレス比較部１６（判断部）を備えており、外部から入力されるスタートアドレスＡ１１及びストップアドレスＡ１２で規定されるアドレス範囲におけるインストラクション（パターン発生命令）に従ったパターンアドレスＰＡを発生する。

また、パターン発生装置１には、外部からパターンリピートフラグＲＦ１が入力されており、このパターンリピートフラグＲＦ１が設定されている場合（例えば、「Ｈ（ハイ）」レベルである場合）に、所定のインストラクションの実行を繰り返すことで同一のパターンアドレスＰＡを繰り返し発生させるリピート動作を行う。尚、パターン発生装置１には、パターンアドレスＰＡの発生を停止させるアドレスを規定するパターンストップアドレスＡ１３も入力されている。

インストラクションメモリ１１は、パターン発生命令であるインストラクションを含むパターンプログラムを記憶するメモリである。このインストラクションメモリ１１としては、安価な大容量のＤＲＡＭを用いることができる。尚、インストラクションメモリ１１は、複数種類のパターンプログラムを記憶することができる。リングメモリ１２は、インストラクションメモリ１１から読み出されたインストラクションを一時的に記憶するものであり、インストラクションメモリ１１よりも高速に動作して書き込みと読み出しとを同時に行うことができる同期式のデュアルポートメモリである。このリングメモリ１２としては、ＤＲＡＭよりも高速なＳＲＡＭを用いることができる。

インストラクション実行部１３は、リングメモリ１２に対してリードアドレスＲ１を出力してリングメモリ１２に一時的に記憶されたインストラクションの読み出し制御を行うとともに、読み出したインストラクションを実行してパターンアドレスＰＡを生成する。また、パターンリピートフラグＲＦ１が設定されている場合には上述したリピート動作を行う。

ここで、インストラクション実行部１３は、パターンリピートフラグＲＦ１が設定されている場合であって、アドレス比較部１６から出力される比較フラグＦ１が設定されているとき（例えば、「Ｈ」レベルであるとき）には、リングメモリ１２の同一領域に記憶されているインストラクションを繰り返し読み出す制御を行う。これに対し、パターンリピートフラグＲＦ１が設定されている場合であっても、比較フラグＦ１が設定されていないとき（例えば、「Ｌ（ロー）」レベルであるとき）には、リピート動作を行わないときと同様の読み出し制御を行う。尚、詳細は後述するが、上記の比較フラグＦ１は、リピート動作に用いるインストラクションの全てをリングメモリ１２に書き込み可能であるか否かを示すフラグである。

ＤＲＡＭコントローラ１４は、リングメモリ書き込み部１５から出力される制御信号Ｃ１に基づいて、インストラクションメモリ１１からのインストラクションの読み出し制御を行う。また、ＤＲＡＭコントローラ１４は、インストラクションメモリ１１に対するインストラクションを含むパターンプログラムの書き込み制御も行う。尚、本実施形態ではパターンプログラムの書き込み制御については詳細な説明を省略する。

リングメモリ書き込み部１５は、ＤＲＡＭコントローラ１４を制御する制御信号Ｃ１を出力するとともに、リングメモリ１２に対してライトアドレスＷ１を出力してインストラクションメモリ１１から出力されたインストラクションのリングメモリ１２への書き込み制御を行う。リングメモリ書き込み部１５には、外部からのスタートアドレスＡ１１及びストップアドレスＡ１２とインストラクション実行部１３からのリードアドレスＲ１とが入力されており、リングメモリ書き込み部１５は、これらを参照しつつ上記の制御信号Ｃ１及びライトアドレスＷ１を出力する。

また、リングメモリ書き込み部１５には、外部からのパターンリピートフラグＲＦ１と、アドレス比較部１６からの比較フラグＦ１とが入力されている。リングメモリ書き込み部１５は、パターンリピートフラグＲＦ１が設定されていない場合には、外部からのスタートアドレスＡ１１及びストップアドレスＡ１２によって規定されるアドレス範囲におけるインストラクションをインストラクションメモリ１１から読み出してリングメモリ１２に書き込む制御を行う。

また、リングメモリ書き込み部１５は、パターンリピートフラグＲＦ１が設定されている場合であって、比較フラグＦ１が設定されていないときには、スタートアドレスＡ１１及びストップアドレスＡ１２によって規定されるアドレス範囲におけるインストラクションをインストラクションメモリ１１から読み出してリングメモリ１２に書き込む制御を繰り返し行う。これに対し、パターンリピートフラグＲＦ１及び比較フラグＦ１の双方が設定されている場合には、上記のリングメモリ１２への書き込み制御を一度だけ行う。

アドレス比較部１６は、外部からのスタートアドレスＡ１１、ストップアドレスＡ１２、及びパターンリピートフラグＲＦ１を入力としており、パターンリピートフラグＲＦ１が設定されている場合に、リピート動作に用いるインストラクションの全てをリングメモリ１２に書き込み可能であるか否かを判断する。具体的には、外部から入力されるスタートアドレスＡ１１とストップアドレスＡ１２との差分が、リングメモリ１２の有効容量以下であるか否かを判断する。上記の差分がリングメモリ１２の有効容量以下である場合には例えば「Ｈ」レベルの比較フラグＦ１を出力し、有効容量よりも大である場合には例えば「Ｌ」レベルの比較フラグＦ１を出力する。

ここで、リングメモリ１２の有効容量について説明する。リングメモリ１２の有効容量は、リングメモリ１２の最大容量（物理容量）から閾値を減じた値である。つまり、以下の式が成立する。
リングメモリ１２の最大容量＝閾値＋有効容量
リングメモリ１２は、環状の連続したメモリ空間を有するメモリであって、リングメモリ１２に対するインストラクションの書き込み位置を示すライトポインタと、リングメモリ１２からのインストラクションの読み出し位置を示すリードポインタとが設定される。上記の閾値はリードポインタからライトポインタまでの容量であり、上記の有効容量は、ライトポインタからリードポインタまでの容量である。

図２は、リングメモリ１２の有効容量及び閾値を説明するための図である。図２に示す通り、リングメモリ１２は、環状の連続したメモリ空間を有するメモリであって、その一周が最大容量を表している。また、ライトポインタＷＰとリードポインタＲＰとが設定されており、その移動方向は時計回りであるとする。尚、ライトポインタＷＰはリングメモリ書き込み部１５から出力されるライトアドレスＷ１で規定され、リードポインタＲＰはインストラクション実行部１３から出力されるリードアドレスＲ１で規定される。

図２（ａ）に示す通り、初期状態においてはライトポインタＷＰ及びリードポインタＲＰは同じアドレス（例えば、アドレス「０」）に設定されている。リングメモリ１２に対するインストラクションの書き込みのみが行われると、図２（ｂ）に示す通りライトポインタＷＰが図中時計回りに移動してインストラクションの書き込みが順次行われる。尚、図２（ｂ）中では、インストラクションが書き込まれた部分に斜線を付してある。

次に、リングメモリ１２に対するインストラクションの書き込みが継続されている状態で、リングメモリ１２からのインストラクションの読み出しが行われると、図２（ｃ）に示す通りライトポインタＷＰ及びリードポインタＲＰが図中時計回りに同じ速度で移動してインストラクションの読み出し及び書き込みが順次行われる。ここで、リードポインタＲＰの初期のアドレス（例えば、アドレス「０」）から現在のアドレスまでの領域（符号Ｑ１を付して示した領域）に記憶されているインストラクションは読み出しが完了しており上書き可能である。これに対し、リードポインタＲＰからライトポインタＷＰまでの領域（符号Ｑ２を付して示した領域）に記憶されているインストラクションは、これから読み出されるべきインストラクションであり上書きは不可である。

リングメモリ１２に対するインストラクションの書き込み及びリングメモリ１２からのインストラクションの読み出しが継続されてライトポインタＷＰが初期のアドレス（例えば、アドレス「０」）に戻ると、図２（ｄ）に示す通り、ライトポインタＷＰからリードポインタＲＰまでの領域（符号Ｑ３を付して示した領域）が全て上書き可能となる。これに対し、リードポインタＲＰからライトポインタＷＰまでの領域（符号Ｑ４を付して示した領域）に記憶されているインストラクションは上書きは不可である。

前述した閾値は、上書き不可のインストラクションが記憶されているリードポインタＲＰからライトポインタＷＰまでの領域の容量を意味する。また、前述した有効容量は、インストラクションが記憶されていない領域及び上書き可能なインストラクションが記憶されている領域を含めたライトポインタＷＰからリードポインタＲＰまでの領域の容量を意味する。

次に、本実施形態のパターン発生装置１の動作について説明する。パターン発生装置１の動作は、パターンリピートフラグＲＦ１が設定されていない場合の動作（基本動作）と、パターンリピートフラグＲＦ１が設定されている場合のリピート動作とに大別される。また、リピート動作は更に比較フラグＦ１が設定されていない場合の動作（第１リピート動作）と設定されている場合の動作（第２リピート動作）とで異なる。以下、これらの動作について順に説明する。尚、以下の説明では、インストラクションを含む複数種類のパターンプログラムが、既にインストラクションメモリ１１に記憶されているとする。

〈基本動作〉
動作が開始されると、まず外部からスタートアドレスＡ１１及びストップアドレスＡ１２が入力されて、インストラクションメモリ１１に記憶されたパターンプログラムのうちの実行させるべきパターンプログラムの設定が行われる。また、必要に応じてパターンアドレスＰＡの発生を停止させるアドレスを規定するパターンストップアドレスＡ１３の入力も行われる。尚、基本動作においては、パターンリピートフラグＲＦ１の設定は行われない。

スタートアドレスＡ１１及びストップアドレスＡ１２が入力されると、リングメモリ書き込み部１５は、インストラクションメモリ１１のスタートアドレスＡ１１で指定された領域からストップアドレスＡ１２で指定された領域までに記憶されたインストラクションを順次読み出させるための制御信号Ｃ１をＤＲＡＭコントローラ１４に出力する。また、リングメモリ書き込み部１５は、上記の制御信号Ｃ１とともに、リングメモリ１２に対してライトアドレスＷ１を出力する。これにより、ＤＲＡＭコントローラ１４の制御によってインストラクションメモリ１１から順次読み出されたインストラクションが、リングメモリ１２に順次書き込まれる（バッファ動作）。

ここで、リングメモリ書き込み部１５は、インストラクション実行部１３から出力されるリードアドレスＲ１（初期状態では「０」であるとする）とライトアドレスＷ１とを比較し、これらの差が図２を用いて説明した閾値になった場合にバッファ動作を一時的に停止する。バッファ動作が一時的に停止されると、インストラクション実行部１３は、リングメモリ１２に対してリードアドレスＲ１を出力してリングメモリ１２に一時的に記憶されたインストラクションを順次読み出す（読み出し動作）。そして、読み出したインストラクションを実行してパターンアドレスＰＡを生成する。

パターンアドレスＰＡの生成が行われている間において、リングメモリ書き込み部１５は、インストラクション実行部１３から出力されるリードアドレスＲ１とライトアドレスＷ１とを常時比較し、これらの差が上述した閾値よりも小さくなった場合には、バッファ動作を再開する。以上の制御により、リードアドレスＲ１とライトアドレスＷ１との差（図２に示すリードポインタＲＰからライトポインタＷＰまでの領域の容量）が閾値に保たれ、バッファ動作と読み出し動作とを同時に行ってもリングメモリ１２に一時的に記憶されたインストラクションが欠乏することはない。

リングメモリ書き込み部１５は、インストラクションメモリ１１のストップアドレスＡ１２で指定される領域に記憶されたインストラクションがリングメモリ１２に書き込まれた場合にはバッファ動作を終了する。このため、インストラクション実行部１３の読み動作が継続されると、リードアドレスＲ１とライトアドレスＷ１との差が上記の閾値よりも小さくなり、リードアドレスＲ１とライトアドレスＷ１との差が零になったときに読み出し動作が終了する。そして、最後に読み出されたインストラクションが実行されるとパターンアドレスＰＡの生成が終了する。

尚、上記のパターンアドレスＰＡを生成している途中において、リングメモリ１２から読み出されたインストラクションがパターンアドレスＰＡの発生停止を示すものである場合にもパターンアドレスＰＡの生成は終了する。或いは、パターンストップアドレスＡ１３が設定されている場合において、リードアドレスＲ１がパターンストップアドレスＡ１３で示されるアドレスに一致した場合にパターンアドレスＰＡの生成は終了する。

〈リピート動作〉
動作が開始されると、まず基本動作と同様に、外部からスタートアドレスＡ１１及びストップアドレスＡ１２が入力されて、インストラクションメモリ１１に記憶されたパターンプログラムのうちの実行させるべきパターンプログラムの設定が行われる。また、必要に応じてパターンアドレスＰＡの発生を停止させるアドレスを規定するパターンストップアドレスＡ１３の入力も行われる。ここで、リピート動作においては、パターンリピートフラグＲＦ１の設定が行われる。

スタートアドレスＡ１１及びストップアドレスＡ１２が入力されると、アドレス比較部１６は、スタートアドレスＡ１１とストップアドレスＡ１２との差分を求め、この差分がリングメモリ１２の有効容量以下であるか否かを判断する。差分がリングメモリ１２の有効容量よりも大であると判断された場合には、比較フラグＦ１が設定されずに第１リピート動作が行われる。これに対し、差分がリングメモリ１２の有効容量以下であると判断された場合には、比較フラグＦ１が設定されて第２リピート動作が行われる。以下、第１リピート動作及び第２リピート動作について順に説明する。

《第１リピート動作》
まず、基本動作と同様に、リングメモリ書き込み部１５から制御信号Ｃ１及びライトアドレスＷ１が出力され、インストラクションメモリ１１のスタートアドレスＡ１１で指定された領域からストップアドレスＡ１２で指定された領域までに記憶されたインストラクションを順次リングメモリ１２に書き込むバッファ動作が行われる。また、基本動作と同様に、インストラクション実行部１３の制御下における読み出し動作が行われ、インストラクション実行部１３でインストラクションが実行されてパターンアドレスＰＡが生成される。

パターンアドレスＰＡの生成が行われている間に上記のバッファ動作が終了すると、リングメモリ書き込み部１５は、再度バッファ動作を行って、先に書き込んだインストラクションと同一のインストラクションがリングメモリ１２内で連続するようにリングメモリ１２に対するインストラクションの書き込みを行う。これは、パターンリピートフラグＲＦ１が設定されているが、比較フラグＦ１が設定されていないからである。

具体的には、インストラクションメモリ１１のストップアドレスＡ１２で指定される領域に記憶されたインストラクションが読み出されてリングメモリ１２に書き込まれると、その書き込み位置に続けてインストラクションメモリ１１のスタートアドレスＡ１１で指定された領域からストップアドレスＡ１２で指定された領域までに記憶されたインストラクションが順次リングメモリ１２に書き込まれる。そして、インストラクション実行部１３では、リングメモリ１２を周回する連続した読み出し動作が継続され、読み出されたインストラクションが実行されてパターンアドレスＰＡが生成される。

このように、第１リピート動作では、インストラクションメモリ１１から同一のインストラクションを読み出す動作を繰り返し、読み出したインストラクションを、先にリングメモリ１２に書き込んであるインストラクションに連続するように書き込んでいる。そして、リングメモリ１２に書き込まれたインストラクションを連続して順に読み出している。これにより、所定のインストラクションの実行が繰り返されて同一のパターンアドレスＰＡが繰り返し生成されるリピート動作が行われる。

尚、第１リピート動作においては、上述した基本動作と同様に、上記のパターンアドレスＰＡを生成している途中において、リングメモリ１２から読み出されたインストラクションがパターンアドレスＰＡの発生停止を示すものである場合にもパターンアドレスＰＡの生成は終了する。或いは、パターンストップアドレスＡ１３が設定されている場合において、リードアドレスＲ１がパターンストップアドレスＡ１３で示されるアドレスに一致した場合にパターンアドレスＰＡの生成は終了する。

《第２リピート動作》
第２リピート動作においては、リングメモリ書き込み部１５から制御信号Ｃ１及びライトアドレスＷ１が出力され、インストラクションメモリ１１のスタートアドレスＡ１１で指定された領域からストップアドレスＡ１２で指定された領域までに記憶されたインストラクションを順次リングメモリ１２に書き込むバッファ動作が一度だけ行われる。これは、パターンリピートフラグＲＦ１とともに比較フラグＦ１が設定されているからである。

また、パターンリピートフラグＲＦ１と比較フラグＦ１との双方が設定されているため、インストラクション実行部１３は、上記のバッファ動作によりリングメモリ１２に書き込まれたインストラクションを繰り返し読み出す読み出し動作を行う。ここで、第２リピート動作では、リングメモリ１２からの読み出しを終了する位置を示すアドレスがパターンストップアドレスＡ１３によって設定される。つまり、前述した基本動作及び第１リピート動作では、パターンストップアドレスＡ１３はパターンアドレスＰＡの発生を停止するために用いられていたが、本実施形態では、リングメモリ１２からの読み出しを終了する位置を示すアドレスを設定するために用いられる。

例えば、スタートアドレスＡ１１が１０進数で「１００」に設定され、ストップアドレスＡ１２が１０進数で「１１０」に設定された場合において、「１１」アドレス分のインストラクションがリングメモリ１２のアドレス「０」〜アドレス「１０」まで記憶されるとする。このときには、上記のパターンストップアドレスＡ１３として、リングメモリ１２のアドレス「１０」を示すアドレスが設定される。

インストラクション実行部１３は、上記の読み出し動作において、リングメモリ１２の初期アドレス（例えば、アドレス「０」）で指定される領域からインストラクションの読み出しを開始する。そして、パターンストップアドレスＡ１３で設定されたアドレスで指定される領域（例えば、アドレス「１０」）までのインストラクションの読み出しを終えると、再びリングメモリ１２の初期アドレスで指定される領域からの読み出しを開始するといった動作を繰り返す。そして、読み出されたインストラクションがインストラクション実行部１３で順次実行されてパターンアドレスＰＡが生成される。

このように、第２リピート動作では、インストラクションメモリ１１に記憶されたインストラクションを一度だけリングメモリ１２に書き込んでいる。そして、リングメモリ１２に書き込まれたインストラクションを繰り返し読み出している。これにより、所定のインストラクションの実行が繰り返されて同一のパターンアドレスＰＡが繰り返し生成されるリピート動作が行われる。

以上説明した通り、本実施形態では、パターンリピートフラグＲＦ１が設定されてリピート動作が行われる場合に、スタートアドレスＡ１１とストップアドレスＡ１２との差分がリングメモリ１２の有効容量以下であるか否かが判断され、差分がリングメモリ１２の有効容量以下であると判断された場合には、リングメモリ１２に記憶されたインストラクションが繰り返し読み出されて同一のパターンが繰り返し発生される。このため、リピート動作のステップ数（インストラクションの数）が少なく、リングメモリ１２に記憶されるインストラクションの数が少なくとも、リピート動作のステップ数の下限を設けることなく、パターンアドレスＰＡを連続して発生させることができる。

〔第２実施形態〕
図３は、本発明の第２実施形態によるパターン発生装置の要部構成を示すブロック図である。図３に示す通り、本実施形態のパターン発生装置２は、パターンデータメモリ２１（第１記憶部）、リングメモリ２２（第２記憶部）、パターンデータ制御部２３（発生部）、ＤＲＡＭコントローラ２４（制御部）、リングメモリ書き込み部２５（制御部）、及びアドレス比較部２６（判断部）を備えており、図１を用いて説明したパターン発生装置１からのパターンアドレスＰＡを用いて試験パターン及び期待パターンを含むパターンデータＰＤを生成する。尚、上記の試験パターンはＤＵＴ（図示省略）に印加する試験信号を生成するパターンであり、上記の期待パターンはＤＵＴのパス／フェイルを判定するための期待値を生成するパターンである。

パターンデータメモリ２１は、パターン発生命令であるパターンデータを記憶するメモリである。このパターンデータメモリ２１としては、図１に示すインストラクションメモリ１１と同様に安価な大容量のＤＲＡＭを用いることができる。リングメモリ２２は、パターンデータメモリ２１からのパターンデータを一時的に記憶するメモリであり、図１に示すリングメモリ１２と同様に、ＤＲＡＭよりも高速なＳＲＡＭを用いることができる。

パターンデータ制御部２３は、図１を用いて説明したパターン発生装置１からのパターンアドレスＰＡを入力としており、このパターンアドレスＰＡをリングメモリ２２に対するリードアドレスＲ２として出力し、リングメモリ２２に一時的に記憶されたパターンデータの読み出し制御を行う。また、パターンデータ制御部２３は、読み出したパターンデータをパターンデータＰＤとして出力する。

ＤＲＡＭコントローラ２４は、リングメモリ書き込み部２５から出力される制御信号Ｃ２に基づいて、パターンデータメモリ２１からのパターンデータの読み出し制御を行う。また、ＤＲＡＭコントローラ２４は、パターンデータメモリ２１に対するパターンデータを含むパターンプログラムの書き込み制御も行う。尚、第１実施形態と同様に、本実施形態においてもパターンプログラムの書き込み制御については詳細な説明を省略する。

リングメモリ書き込み部２５は、図１に示すリングメモリ書き込み部２５と同様のものであり、ＤＲＡＭコントローラ２４を制御する制御信号Ｃ２を出力するとともにリングメモリ２２に対してライトアドレスＷ２を出力して、パターンデータメモリ２１から出力されたパターンデータのリングメモリ２２への書き込み制御を行う。具体的には、リングメモリ書き込み部２５は、パターンリピートフラグＲＦ２が設定されていない場合には、スタートアドレスＡ２１及びストップアドレスＡ２２によって規定されるアドレス範囲におけるパターンデータをパターンデータメモリ２１から読み出してリングメモリ２２に書き込む制御を行う。

また、リングメモリ書き込み部２５は、パターンリピートフラグＲＦ２が設定されている場合であって、比較フラグＦ２が設定されていないときには、スタートアドレスＡ２１１及びストップアドレスＡ２２によって規定されるアドレス範囲におけるパターンデータをパターンデータメモリ２１から読み出してリングメモリ２２に書き込む制御を繰り返し行う。これに対し、パターンリピートフラグＲＦ２及び比較フラグＦ２の双方が設定されている場合には、上記のリングメモリ２２への書き込み制御を一度だけ行う。

アドレス比較部２６は、図１に示すアドレス比較部１６と同様のものであり、外部から入力されるスタートアドレスＡ２１とストップアドレスＡ２２との差分が、リングメモリ２２の有効容量以下であるか否かを判断し、差分がリングメモリ２２の有効容量以下である場合には例えば「Ｈ」レベルの比較フラグＦ２を出力し、有効容量よりも大である場合には例えば「Ｌ」レベルの比較フラグＦ２を出力する。

以上の構成のパターン発生装置２においては、通常動作の場合であっても、リピート動作の場合であっても、パターンデータ制御部２３が、図１を用いて説明したパターン発生装置１からのパターンアドレスＰＡを用いてリングメモリ２２に一時的に記憶されたパターンデータの読み出し制御を行う点を除いて、図１に示したパターン発生装置１の動作と同様の動作が行われる。また、リピート動作の場合において、アドレス比較部２６の比較結果により比較フラグＦ２が設定されない場合には前述した第１リピート動作が行われ、比較フラグＦ２が設定された場合には前述した第２リピート動作が行われる。

つまり、本実施形態においても、パターンリピートフラグＲＦ２が設定されてリピート動作が行われる場合に、スタートアドレスＡ２１とストップアドレスＡ２２との差分がリングメモリ２２の有効容量以下であるか否かが判断され、差分がリングメモリ２２の有効容量以下であると判断された場合には、リングメモリ２２に記憶されたパターンデータが繰り返し読み出されて同一のパターンが繰り返し発生される。このため、リピート動作のステップ数（パターンデータの数）が少なく、リングメモリ２２に記憶されるパターンデータの数が少なくとも、リピート動作のステップ数の下限を設けることなく、パターンデータＰＤを連続して発生させることができる。

〔第３実施形態〕
図４は、本発明の第３実施形態によるパターン発生装置の要部構成を示すブロック図である。図４に示す通り、本実施形態のパターン発生装置４は、パターンデータＰＤを発生する図３に示す第２実施形態のパターン発生装置２と、スキャンパターンデータＳＰＤを発生するパターン発生装置３と、ＤＲＡＭアービターコントローラ４０とを備えており、パターンデータＰＤ及びスキャンパターンデータＳＰＤを排他的に生成する。

パターン発生装置３は、パターン発生装置２と同様の構成であり、パターン発生装置２と同様の動作にてスキャンパターンデータＳＰＤを発生する。具体的には、パターン発生装置３は、スキャンパターン用リングメモリ３２（第２記憶部）、スキャンパターンデータ制御部３３（発生部）、ＤＲＡＭコントローラ３４（制御部）、リングメモリ書き込み部３５（制御部）、及びアドレス比較部３６（判断部）を備えており、パターン発生装置２が備えるパターンデータメモリ２１を共有している。

上記リングメモリ書き込み部３５及びアドレス比較部３６には、外部からのスキャンスタートアドレスＡ３１及びスキャンストップアドレスＡ３２並びにパターンリピートフラグＲＦ３が入力されている。また、アドレス比較部３６からの比較フラグＦ３がリングメモリ書き込み部３５に入力されている。尚、前述した通り、パターン発生装置２のパターンデータ制御部２３は、図１に示すパターン発生装置１で生成されたパターンアドレスＰＡを用いてリングメモリ２２の読み出し制御を行っていた。パターン発生装置３のスキャンパターンデータ制御部３３も、図１に示すパターン発生装置１と同様のパターン発生装置で生成されたパターンアドレスを用いてスキャンパターン用リングメモリ３２の読み出し制御を行う。

ＤＲＡＭアービターコントローラ４０は、パターン発生装置２とパターン発生装置３とで共有されるパターンデータメモリ２１に対するアクセスを制御する。具体的には、パターンデータメモリ２１には、パターン発生装置２で用いるパターンデータを記憶する領域（第１領域）と、パターン発生装置３で用いるパターンデータ（スキャンパターンデータ）を記憶する領域（第２領域）とが設けられており、ＤＲＡＭアービターコントローラ４０は、パターン発生装置２による第１領域のアクセスとパターン発生装置３による第２領域のアクセスとの排他制御を行う。

以上の構成にすることで、パターン発生装置４は、リピート動作のステップ数の下限を設けることなく、パターンデータＰＤとスキャンパターンデータＳＰＤとを排他的に連続して発生させることができる。ここで、パターン発生装置４は、大容量のパターンデータメモリ２１をパターン発生装置２とパターン発生装置３とで共用しているため、コスト低減を図ることができる。

以上説明したパターン発生装置１〜４は、例えばＤＵＴに試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う半導体試験装置に設けるのが好適である。以上、本発明の実施形態によるパターン発生装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、パターンアドレスＰＡ、パターンデータＰＤ、及びスキャンパターンデータＳＰＤを発生するパターン発生装置について説明したが、本発明のパターン発生装置は、これらのパターンを発生するものに限られず、任意のパターンを発生するパターン発生装置に適用することができる。

本発明の第１実施形態によるパターン発生装置の要部構成を示すブロック図である。 リングメモリ１２の有効容量及び閾値を説明するための図である。 本発明の第２実施形態によるパターン発生装置の要部構成を示すブロック図である。 本発明の第３実施形態によるパターン発生装置の要部構成を示すブロック図である。

符号の説明

１〜４ パターン発生装置
１１ インストラクションメモリ
１２ リングメモリ
１３ インストラクション実行部
１４ ＤＲＡＭコントローラ
１５ リングメモリ書き込み部
１６ アドレス比較部
２１ パターンデータメモリ
２２ リングメモリ
２３ パターンデータ制御部
２４ ＤＲＡＭコントローラ
２５ リングメモリ書き込み部
２６ アドレス比較部
３２ スキャンパターン用リングメモリ
３３ スキャンパターンデータ制御部
３４ ＤＲＡＭコントローラ
３５ リングメモリ書き込み部
３６ アドレス比較部

Claims (5)

1. パターン発生命令を記憶する第１記憶部と、当該第１記憶部よりも高速であって当該第１記憶部から読み出されたパターン発生命令を一時的に記憶する第２記憶部とを備え、当該第２記憶部から読み出されたパターン発生命令に従った所定のパターンを発生するパターン発生装置において、
   所定のパターン発生命令を繰り返すことで同一のパターンを繰り返し発生させるリピート動作が設定された場合に、前記所定のパターン発生命令の全てを前記第２記憶部に書き込み可能であるか否かを判断する判断部と、
   前記判断部で書き込み可能であると判断された場合に、前記第２記憶部に書き込まれた前記所定のパターン発生命令を繰り返し読み出して同一のパターンを繰り返し発生する発生部と
   を備えることを特徴とするパターン発生装置。
2. 前記判断部で書き込み可能であると判断された場合に、前記所定のパターン発生命令を前記第１記憶部から読み出して前記第２記憶部に書き込む制御を一度だけ行う制御部を備えることを特徴とする請求項１記載のパターン発生装置。
3. 前記第２記憶部はリングメモリであり、
   前記判断部は、前記第１記憶部に記憶されている前記所定のパターン発生命令のアドレス範囲が、前記リングメモリに対する書き込み位置から前記リングメモリからの読み出し位置までの容量である有効容量以下である場合に、書き込み可能であると判断する
   ことを特徴とする請求項１又は請求項２記載のパターン発生装置。
4. 半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、
   前記所定のパターンを、前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として発生する請求項１から請求項３の何れか一項に記載のパターン発生装置を備えることを特徴とする半導体試験装置。
5. 前記所定のパターンを、前記試験パターン及び前記期待パターンの少なくとも一方を記憶するメモリをアクセスするパターンアドレスとして発生する請求項１から請求項３の何れか一項に記載のパターン発生装置を備えることを特徴とする請求項４記載の半導体試験装置。

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