JP2003122566A

JP2003122566A - インストラクション実行装置及びインストラクション実行方法

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Publication number: JP2003122566A
Application number: JP2001320376A
Authority: JP
Inventors: Koichi Karesue; 浩一彼末; Norio Ishikawa; 法夫石川
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2001-10-18
Filing date: 2001-10-18
Publication date: 2003-04-25
Anticipated expiration: 2021-10-18
Also published as: JP3625060B2

Abstract

(57)【要約】【課題】リングメモリの容量を越えるループ動作がで
きるインストラクション実行装置及びインストラクショ
ン実行方法を実現することを目的にする。【解決手段】本発明は、インストラクションメモリの
インストラクションをリングメモリに一旦記憶させ、こ
のリングメモリからのインストラクションを実行するイ
ンストラクション実行装置に改良を加えたものである。
本装置は、インストラクションメモリにアドレスを与え
ると共に、リングメモリに一旦記憶させるインストラク
ションにより、飛び先のインストラクションを検出し、
インストラクションメモリの飛び先アドレスを保持し、
飛び元のインストラクションを検出し、飛び先アドレス
をインストラクションメモリに与えるアドレスコントロ
ーラと、リングメモリからインストラクションを連続し
て読み出し、インストラクションを実行するインストラ
クション処理部とを設けたことを特徴とする装置であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、パターン
アドレスを発生するインストラクション実行装置及びイ
ンストラクション実行方法に関し、リングメモリの容量
を越えるループ動作ができるインストラクション実行装
置及びインストラクション実行方法に関するものであ
る。

【０００２】

【従来の技術】ＩＣテスタは、被試験対象に試験パター
ンを与え、被試験対象の出力と期待値パターンとを比較
し、良否の判定を行っている。そして、試験パターンと
期待値パターンとは、パターンメモリに格納され、この
パターンメモリにパターンアドレスをアドレス発生装置
（インストラクション実行装置）により与えている。こ
のようなアドレス発生装置を図８に示し説明する。

【０００３】図８において、インストラクションメモリ
１はＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）で、インストラクションを記憶する。ＤＲＡＭコ
ントローラ２は、インストラクションメモリ１にアドレ
スを与える。リングメモリ３はＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）で、インストラクショ
ンメモリ１からのインストラクションを入力し記憶す
る。また、リングメモリ３は、同期式デュアルポートメ
モリである。

【０００４】リングメモリ書込部４は、ＤＲＡＭコント
ローラ２を制御すると共に、リングメモリ３にライトイ
ネーブル、ライトアドレスを出力する。また、リングメ
モリ書込部４は、リングメモリライトコントローラ４
０、加算器４１、マルチプレクサ４２、レジスタ４３か
らなる。

【０００５】リングメモリライトコントローラ４０は、
ＤＲＡＭコントローラ２を制御すると共に、リングメモ
リ３にライトイネーブルを出力し、選択信号を出力す
る。加算器４１は、リングメモリ３のライトアドレスに
１を加算する。マルチプレクサ４２は、加算器４１の出
力とリングメモリ３のライトアドレスと入力し、リング
メモリコントローラ４０の選択信号により選択を行う。
レジスタ４３は、マルチプレクサ４３の出力を保持し、
リングメモリ３のライトアドレスを出力する。

【０００６】アドレス発生部５は、リングメモリ３から
のインストラクションに基づいて、リングメモリ３のリ
ードアドレスを与え、リングメモリ３のボトムアドレス
を出力し、パターンアドレスを発生する。また、アドレ
ス発生部５は、インストラクション実行部５０、加算器
５１，５２、マルチプレクサ５３〜５５、レジスタ５６
〜５８、減算器５９からなる。

【０００７】インストラクション実行部５０は、リング
メモリ３のインストラクションを入力し解釈を行い、３
つの選択信号、ジャンプデータ、ジャンプアドレスを出
力する。加算器５１は、パターンアドレスに１を加算す
る。マルチプレクサ５３は、加算器５１の出力、パター
ンアドレス、インストラクション実行部５０からのジャ
ンプアドレスを入力し、インストラクション実行部５０
の選択信号により選択を行う。レジスタ５６は、マルチ
プレクサ５３の出力を保持し、パターンアドレスを出力
する。

【０００８】加算器５２は、レジスタ５７の出力に１を
加算する。減算器５９は、レジスタ５７の出力からイン
ストラクション実行部５０のジャンプデータを減算す
る。マルチプレクサ５４は、加算器５２の出力、減算器
５９の出力、レジスタ５７の出力を入力し、インストラ
クション実行部５０の選択信号により選択を行い、リン
グメモリ３のリードアドレスを出力する。レジスタ５７
は、マルチプレクサ５４の出力を保持する。

【０００９】マルチプレクサ５５は、加算器５２の出力
とボトムアドレスとを入力し、インストラクション実行
部５０の選択信号により選択を行う。レジスタ５８は、
マルチプレクサ５５の出力を保持し、ボトムアドレスを
出力する。

【００１０】比較部６は、リングメモリ３のライトアド
レスとアドレス発生部５のボトムアドレスとを入力し、
ボトムアドレスから所定数を減算し、ライトアドレスと
を比較し、リングメモリ書込部４の書き込みを制限す
る。所定数は、リングメモリ３のライトアドレスとリー
ドアドレスとを一定以上近づかないように設定される。
比較部６は、減算器６０、コンパレータ６１からなる。
減算部６０は、レジスタ５８のボトムアドレスから所定
数を減算する。コンパレータ６１は、リングメモリ３の
ライトアドレスと減算器６０の出力とを比較し、比較結
果を、リングメモリライトコントローラ４０に入力し、
書き込み動作を制限させる。

【００１１】ここで、インストラクションメモリ１、Ｄ
ＲＡＭコントローラ２、リングメモリ３のライト側、リ
ングメモリ書込部４はクロックで同期され、リングメモ
リ３のリード側、アドレス発生部５はレートで同期され
る。レートとは、ＩＣテスタの動作周期を示す信号で、
クロックより周波数が低い。

【００１２】このような装置の動作を以下に説明する。
図９は図８に示す装置の動作を説明する図である。ここ
で、リングメモリ３はイメージで示し、アドレスは２^ｎ
−１（ｎ：自然数）の次を０として動作し、反時計方向
にアドレスは増加する。そして、ＷＰ（ライトポイン
ト）は現在のライト位置で、レジスタ４３で示される。
ＲＰ（リードポイント）は現在のリード位置で、レジス
タ５７で示される。ＢＰ（ボトムポイント）は現在のリ
ード終了位置で、レジスタ５８で示される。

【００１３】クロック動作で、リングメモリライトコン
トローラ４０は、リングメモリ３にライトイネーブルを
与え、ＤＲＡＭコントローラ２の制御を行う。これによ
り、ＤＲＡＭコントローラ２がインストラクションメモ
リ１にアドレスを与え、インストラクションメモリ１が
インストラクションを出力する。このインストラクショ
ンを、リングメモリ３はレジスタ４３のライトアドレス
に記憶する。

【００１４】そして、リングメモリライトコントローラ
４０は、通常、マルチプレクサ４２に加算器４１を選択
させる。これにより、レジスタ４３は、前回の保持した
ライトアドレスに１を増加したアドレスを保持して、リ
ングメモリ３に与える。

【００１５】レート動作で、マルチプレクサ５４はリー
ドアドレスをリングメモリ３に与え、リングメモリ３は
インストラクションを出力する。このインストラクショ
ンをインストラクション実行部５０は入力し解釈して、
マルチプレクサ５３を選択する。これにより、レジスタ
５６は、前回の保持したパターンアドレス、または、前
回の保持したパターンアドレスに１を増加したパターン
アドレスを保持して出力する。

【００１６】また、インストラクション実行部５０は、
通常、マルチプレクサ５４，５５に加算器５２を選択さ
せる。これにより、レジスタ５７は、前回の保持したリ
ードアドレスに１を増加したアドレスを保持する。レジ
スタ５８は、レジスタ５７と同一のアドレスを保持す
る。

【００１７】そして、減算器６０は、レジスタ５８が保
持するボトムアドレスから所定数を減算する。コンパレ
ータ６１が、レジスタ４３のライトアドレスと減算器６
０の出力とを比較し、減算器６０の出力より大きくなれ
ば、リングメモリ４０に対して通知を行う。この通知に
より、リングメモリライトコントローラ４０は、ライト
イネーブルの出力を止めて、マルチプレクサ４２にレジ
スタ４３の出力を選択させ、ＤＲＡＭコントローラ２に
対して動作を中止させる。

【００１８】アドレス発生部５の動作が進み、リードア
ドレスが進み、比較部６がリードアドレスとライトアド
レスの差が所定数以上あれば、リングメモリ書込部４へ
の通知を解除する。これにより、リングメモリ書込部４
（リングメモリライトコントローラ４０）はライトイネ
ーブルをリングメモリ３に出力すると共に、マルチプレ
クサ４２に加算器４１の出力を選択させ、ＤＲＡＭコン
トローラ２に動作を開始させる。

【００１９】以上のような動作により、図９（ａ）の状
態、つまり、ボトムポインタとリードポインタが同じ動
作を行い、リードポインタとボトムポインタが所定数の
間隔で、リングメモリ３にインストラクションがインス
トラクションメモリ１から書き込まれる。

【００２０】そして、リングメモリ３からのインストラ
クションがジャンプの場合、インストラクション実行部
５０は、ジャンプデータを減算器５９に出力し、マルチ
プレクサ５４に減算器５９を選択させ、マルチプレクサ
５５にレジスタ５８の出力を選択させる。この結果、レ
ジスタ５７は、前回のアドレスからジャンプデータを減
算したアドレスを保持する。レジスタ５８は、前回のア
ドレスを保持したままとなる。つまり、図９（ｂ）に示
す状態となる。また、インストラクション実行部５０
は、ジャンプアドレスをマルチプレクサ５３に出力し、
マルチプレクサ５３にジャンプアドレスを選択させる。
このマルチプレクサ５３の出力をレジスタ５６が入力
し、パターンアドレスとして出力する。

【００２１】アドレス発生部５は、リードアドレス、つ
まり、ジャンプしたアドレスで、リングメモリ３からイ
ンストラクションを読み込む。このとき、通常、ライト
ポイントとリードポイントが所定の差になっているの
で、リングメモリ書込部４は、上述のように、インスト
ラクションメモリ１のインストラクションをリングメモ
リ３に書き込ませないように動作する。

【００２２】そして、インストラクション実行部５０
は、リングメモリ３からのインストラクションにより、
マルチプレクサ５３，５４にそれぞれ加算器５１，５２
を選択させる。これにより、レジスタ５７は、前回のリ
ードアドレスに１を増加したアドレスを出力する。つま
り、図９（ｃ）の状態になる。

【００２３】アドレス発生部５がリードアドレスを進
め、ボトムポイントと一緒になり、再び、インストラク
ションがジャンプの場合、図９（ｂ）の状態に戻り、ジ
ャンプでない場合、図９（ａ）の状態に戻る。図９
（ａ）の状態に戻ると、インストラクション実行部５０
はマルチプレクサ５５に加算器５２を選択させる。

【００２４】以上のような動作を繰り返し、インストラ
クションメモリ１のインストラクションを実行して、パ
ターンアドレスを出力している。

【００２５】

【発明が解決しようとする課題】インストラクションメ
モリ１は、安価な大容量のＤＲＡＭで構成されているた
め、リフレッシュ、ローアドレス切り替え等の発生で常
に一定周期でデータの読み出しを行うことができない。
そこで、インストラクションを、高価な小容量のリング
メモリ３に一旦格納してから実行を行っている。

【００２６】しかし、リングメモリ３の容量内でしかル
ープ動作を行うことができない。そのため、インストラ
クションを注意して作成しなければならない。また、イ
ンストラクションの自由度が低下してしまうという問題
点があった。

【００２７】そこで本発明の目的は、リングメモリの容
量を越えるループ動作ができるインストラクション実行
装置及びインストラクション実行方法を実現することに
ある。

【００２８】

【課題を解決するための手段】請求項１記載の本発明
は、インストラクションメモリのインストラクションを
リングメモリに一旦記憶させ、このリングメモリからの
インストラクションを実行するインストラクション実行
装置において、前記インストラクションメモリにアドレ
スを与えると共に、前記リングメモリに一旦記憶させる
インストラクションにより、飛び先のインストラクショ
ンを検出し、インストラクションメモリの飛び先アドレ
スを保持し、飛び元のインストラクションを検出し、飛
び先アドレスをインストラクションメモリに与えるアド
レスコントローラと、前記リングメモリからインストラ
クションを連続して読み出し、インストラクションを実
行するインストラクション処理部とを設けたことを特徴
とするものである。

【００２９】請求項２記載の本発明は、請求項１記載の
本発明において、インストラクション処理部は、リング
メモリのインストラクションを読み出し、インストラク
ションを実行してアドレスを発生するアドレス発生部
と、リングメモリから読み出されるインストラクション
を入力し、飛び先のインストラクションを検出し、前記
アドレス発生部が発生するアドレスを保持し、飛び元の
インストラクションを検出し、アドレス発生部に保持し
たアドレスを出力させるジャンプ処理部とを有すること
を特徴とするものである。

【００３０】請求項３記載の本発明は、請求項１または
２記載の本発明において、アドレスコントローラは、リ
ングメモリの容量を越えるインストラクションのジャン
プを検出し、インストラクション処理部は、リングメモ
リの容量を越えないインストラクションのジャンプのと
き、リングメモリからインストラクションをジャンプし
て読み出し、インストラクションを実行することを特徴
とするものである。

【００３１】請求項４記載の本発明は、インストラクシ
ョンメモリのインストラクションをリングメモリに一旦
記憶させ、このリングメモリからのインストラクション
を実行するインストラクション実行方法において、前記
インストラクションメモリにアドレスを与えると共に、
前記リングメモリに一旦記憶させるインストラクション
により、飛び先のインストラクションを検出し、インス
トラクションメモリの飛び先アドレスを保持し、飛び元
のインストラクションを検出し、飛び先アドレスをイン
ストラクションメモリに与え、前記リングメモリからイ
ンストラクションを連続して読み出し、インストラクシ
ョンを実行することを特徴とするものである。

【００３２】請求項５記載の本発明は、請求項４記載の
本発明において、リングメモリの容量を越えるインスト
ラクションのジャンプを検出し、リングメモリの容量を
越えないインストラクションのジャンプのとき、リング
メモリからインストラクションをジャンプして読み出
し、インストラクションを実行することを特徴とするも
のである。

【００３３】請求項６記載の本発明は、請求項４または
５記載の本発明において、インストラクションによりア
ドレスを発生することを特徴とするものである。

【００３４】請求項７記載の本発明は、インストラクシ
ョンメモリのインストラクションを一旦第１、第２のリ
ングメモリに記憶させ、第１、第２のリングメモリのイ
ンストラクションを実行するインストラクション実行装
置であって、前記第１、第２のリングメモリからのイン
ストラクションを選択する選択部と、前記インストラク
ションメモリにアドレスを与え、前記第１、第２のリン
グメモリにインストラクションメモリのインストラクシ
ョンを書き込むと共に、インストラクションが分岐のと
き、インストラクションメモリに継続したアドレスを与
えて第１のリングメモリに書き込み、インストラクショ
ンメモリに飛び先のアドレスを与えて第２のリングメモ
リに書き込むアドレスコントローラと、前記選択部を選
択し、インストラクションを実行するインストラクショ
ン処理部とを設けたことを特徴とするものである。

【００３５】請求項８記載の本発明は、請求項７記載の
本発明において、インストラクション処理部は、インス
トラクションによりアドレスを発生することを特徴とす
るものである。

【００３６】請求項９記載の本発明は、インストラクシ
ョンメモリのインストラクションを一旦第１、第２のリ
ングメモリに記憶させ、第１、第２のリングメモリのイ
ンストラクションを実行するインストラクション実行方
法であって、前記インストラクションメモリにアドレス
を与え、前記第１、第２のリングメモリにインストラク
ションメモリのインストラクションを書き込むと共に、
インストラクションが分岐のとき、インストラクション
メモリに継続したアドレスを与えて第１のリングメモリ
に書き込み、インストラクションメモリに飛び先のアド
レスを与えて第２のリングメモリに書き込み、第１、第
２のリングメモリを選択して、インストラクションを実
行することを特徴とするものである。

【００３７】請求項１０記載の本発明は、請求項９記載
の本発明において、インストラクションによりアドレス
を発生することを特徴とするものである。

【００３８】

【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。図１は本発明の一実施例を示した構成
図である。ここで、図８と同一のものは同一符号を付し
説明を省略する。

【００３９】図１において、インストラクションメモリ
１１は、インストラクションメモリ１の代わりに設けら
れ、図２（ａ）に示すように、ＪＵＭＰビット、ＭＡＲ
Ｋビットが付加されたインストラクションを記憶する。
ＪＵＭＰビットは、ロングジャンプ元のインストラクシ
ョンであることを示すビットで、ＭＡＲＫビットは、ロ
ングジャンプ先のインストラクションであることを示す
ビットである。ここで、ロングジャンプとは、リングメ
モリ３の容量を越えるジャンプを意味する。

【００４０】アドレスコントローラ７は、ＤＲＡＭコン
トローラ２の代わりに設けられ、インストラクションメ
モリ１１にアドレスを与える。また、アドレスコントロ
ーラ７は、ＤＲＡＭコントローラ７１、第１のジャンプ
処理部７２からなる。

【００４１】ＤＲＡＭコントローラ７１は、リングメモ
リライトコントローラ４０により制御され、インストラ
クションメモリ１１にアドレスを与える。ジャンプ処理
部７２は、リングメモリ３に一旦記憶させるインストラ
クションにより、飛び先のインストラクションを検出
し、インストラクションメモリ１の飛び先アドレスを保
持すると共に、飛び元のインストラクションを検出し、
飛び先アドレスを、ＤＲＡＭコントローラ７１を介し
て、インストラクションメモリ１１に与える。また、ジ
ャンプ処理部７２は、アドレス保持回路７２１、検出回
路７２２からなる。

【００４２】アドレス保持回路７２１は、図２（ｂ）に
示すように、有効ビットと共に、ＤＲＡＭコントローラ
７１のアドレスを保持する。検出回路７２２は、インス
トラクションメモリ１１が出力するインストラクショ
ン、アドレス保持回路７２１のアドレスに基づいて、Ｄ
ＲＡＭコントローラ７１を制御し、アドレス保持回路７
２１のアドレスを出力させる。

【００４３】第２のジャンプ処理部８は、リングメモリ
３からのインストラクションにより、飛び先のインスト
ラクションを検出し、インストラクションが実行された
実行データ（パターンアドレス）を保持すると共に、飛
び元のインストラクションを検出し、実行データを与え
る。第２のジャンプ処理部８は、アドレス保持回路８
１、検出回路８２からなる。

【００４４】インストラクション実行部５０１は、イン
ストラクション実行部５０の代わりに設けられ、リング
メモリ３のインストラクションを入力し解釈を行い、３
つの選択信号とジャンプデータを出力する。マルチプレ
クサ５３１は、マルチプレクサ５３の代わりに設けら
れ、加算器５１の出力、パターンアドレス、アドレス保
持回路８１のパターンアドレスを入力し、インストラク
ション実行部５０１の選択信号により選択を行う。ここ
で、アドレス発生部５、ジャンプ処理部８は、インスト
ラクション処理部を構成する。

【００４５】このような装置の動作を以下で説明する。
図３は図１に示す装置の動作を説明する図である。
（ａ）はインストラクションメモリ１１に記憶するイン
ストラクション、（ｂ）はリングメモリ３に記憶するイ
ンストラクションを示す。また、”Ｍａｒｋ”はＭＡＲ
Ｋビット、”ＪＵＭＰ”はＪＵＭＰビット、”Ａ，Ｂ”
はラベルを示し、各インストラクションは以下のような
意味をなす。

【００４６】ＮＯＰ：ノーオペレーションＳＴＩ１：図示しないＩＤＸ１レジスタにオペランドを
設定する命令（ここでは”１”を設定）ＳＴＩ２：図示しないＩＤＸ２レジスタにオペランドを
設定する命令（ここでは”１”を設定）ＪＮＩ１：「ＩＤＸ１レジスタ値」回だけオペランドに
指定された飛び先アドレスとの間をループする命令ＪＮＩ２：「ＩＤＸ２レジスタ値」回だけオペランドに
指定された飛び先アドレスとの間をループする命令

【００４７】リングメモリ３の領域を越えるジャンプ以
外の動作は図８に示す装置と同じ動作で、ジャンプ処理
部７２，８は何も行わないので説明を省略する。まず始
めに、リングメモリ３への書込み動作について説明す
る。

【００４８】インストラクションメモリ１１の出力がイ
ンストラクションａ１となり、検出回路７２２がＭＡＲ
Ｋビットを検出する。そして、検出回路７２２は、最初
に出会ったインストラクション（ジャンプで飛んできた
のではない）なので、アドレス保持回路７２１に指示す
る。アドレス保持回路７２１は、ＤＲＡＭコントローラ
７１が出力するアドレスを、セットした有効ビットと共
に保持する。ここで、最初に出会ったインストラクショ
ンかどうかは、例えば、ラベル”Ａ”を検出回路７２２
が保持して同じラベルかどうかで判断を行う。

【００４９】同様に、インストラクションメモリ１１の
出力がインストラクションａ２となり、検出回路７２２
がＭＡＲＫビットを検出する。そして、検出回路７２２
は、最初に出会ったインストラクションなので、アドレ
ス保持回路７２１に指示する。アドレス保持回路７２１
は、ＤＲＡＭコントローラ７１が出力するアドレスを、
セットした有効ビットと共に保持する。

【００５０】そして、インストラクションメモリ１１の
出力がインストラクションａ３となり、検出回路７２２
がＪＵＭＰビットを検出する。検出回路７２２は、保持
回路７２１のアドレスに有効ビットが設定されているか
どうか判断する。有効ビットが設定されているので、検
出回路７２２は、ＤＲＡＭコントローラ７１に保持回路
７２１のアドレスをロードさせる。そして、ＤＲＡＭコ
ントローラ７１は、保持回路７２１からのアドレスから
再び順次アドレスをインストラクションメモリ１１に与
える。

【００５１】このとき、リングメモリ書込部４の動作は
図８に示す装置と同一なので、説明を省略する。この結
果、図３（ｂ）に示すようにリングメモリ３に書き込ま
れる。

【００５２】次に、リングメモリ３からの読み出し動作
について説明する。リングメモリ３の出力がインストラ
クションｂ１となり、検出回路８２がＭＡＲＫビットを
検出する。そして、検出回路８２は、最初に出会ったイ
ンストラクションなので、アドレス保持回路８１に指示
する。アドレス保持回路８１は、レジスタ５６が出力す
るパターンアドレスを、セットした有効ビットと共に保
持する。アドレス発生部５は、図８に示す装置と同様な
ので説明を省略する。

【００５３】同様に、リングメモリ３の出力がインスト
ラクションｂ２となり、最初に出会ったインストラクシ
ョンなので、検出回路８２、アドレス保持回路８１は上
記と同じ動作を行う。

【００５４】そして、リングメモリ３の出力がインスト
ラクションｂ３となり、検出回路８２がＪＵＭＰビット
を検出する。検出回路８２は、アドレス保持回路８１の
アドレスに有効ビットが設定されているかどうか判断す
る。有効ビットが設定されているので、検出回路８２
は、インストラクション実行部５０１、アドレス保持回
路８１に通知すると共に、ＩＤＸ１レジスタの値が”
１”で、最後のジャンプなのでアドレス保持回路８１の
アドレスの有効ビットをリセットする。アドレス保持回
路８１は、保持しているパターンアドレスを出力する。

【００５５】インストラクション実行部５０１は、アド
レス保持回路８１が出力するパターンアドレスに、マル
チプレクサ５３１を選択させる。また、インストラクシ
ョン５０１は、ジャンプデータを出力せずに、マルチプ
レクサ５４を加算器５２の出力に選択させ、リードアド
レスを次に進ませる。つまり、リングメモリ３のアドレ
スはジャンプさせずに継続させる。

【００５６】次に、リングメモリ３の出力がインストラ
クションｂ４となり、検出回路８２がＭＡＲＫビットを
検出する。そして、検出回路８２は、最初に出会ったイ
ンストラクションではないので、何も行わない。アドレ
ス発生部５は、図８に示す装置と同様なので説明を省略
する。

【００５７】インストラクションｂ５となり、検出回路
８２がＪＵＭＰビットを検出する。検出回路８２は、ア
ドレス保持回路８１のアドレスに有効ビットが設定され
ているかどうか判断する。有効ビットがリセット状態な
ので、検出回路８２は何も行わない。アドレス発生部５
は図８に示す装置の動作と同様の動作を行う。

【００５８】そして、リングメモリ３の出力がインスト
ラクションｂ６となり、検出回路８２がＪＵＭＰビット
を検出する。検出回路８２は、アドレス保持回路８１の
アドレスに有効ビットが設定されているかどうか判断す
る。有効ビットが設定されているので、検出回路８２
は、インストラクション実行部５０１、アドレス保持回
路８１に通知すると共に、ＩＤＸ１レジスタの値が”
１”で、最後のジャンプなので、アドレス保持回路８１
のアドレスの有効ビットをリセットする。アドレス保持
回路８１は、保持しているパターンアドレスを出力す
る。

【００５９】インストラクション実行部５０１は、アド
レス保持回路８１が出力するパターンアドレスに、マル
チプレクサ５３１を選択させる。また、インストラクシ
ョン５０１は、ジャンプデータを出力せずに、マルチプ
レクサ５４を加算器５２の出力に選択させ、リードアド
レスを次に進ませる。つまり、リングメモリ３のアドレ
スはジャンプさせずに継続させる。

【００６０】このように、ジャンプ処理部７がロングジ
ャンプを検出して、リングメモリ３に飛び先以降のイン
ストラクションをリングメモリ３に連続して書き込むの
で、リングメモリ３の領域を越えるロングジャンプがで
きる。

【００６１】次に、第２の実施例を図４に示し説明す
る。ここで、図８と同一のものは同一符号を付し説明を
省略する。

【００６２】図４において、リングメモリ３１，３２は
ＳＲＡＭで、リングメモリ３の代わりに設けられ、イン
ストラクションメモリ１からのインストラクションを入
力し記憶する。マルチプレクサ３３は選択部で、リング
メモリ３１，３２のインストラクションを選択し、アド
レス発生部５に出力する。

【００６３】デコーダ４４は、リングメモリ書込部４に
新たに設けられ、インストラクションメモリ１からのイ
ンストラクションを入力し、解釈を行う。リングメモリ
ライトコントローラ４５は、リングメモリライトコント
ローラ４０の代わりに設けられ、デコーダ４４の出力、
比較部６の出力、制御信号を入力し、ＤＲＡＭコントロ
ーラ２を制御すると共に、リングメモリ３１，３２にラ
イトイネーブルを出力し、選択信号を出力し、ライトア
ドレスの調整を行う。

【００６４】レジスタ４６は、リングメモリ書込部４に
新たに設けられ、リングメモリライトコントローラ４５
の調整により、レジスタ４３のライトアドレスを保持
し、ライトアドレスの変更が行われる。マルチプレクサ
４７は、マルチプレクサ４３の代わりに設けられ、加算
器４１の出力、レジスタ４３，４６の出力を入力し、リ
ングメモリライトコントローラ４５の選択信号により選
択し、レジスタ４３に出力する。ここで、ＤＲＡＭコン
トローラ２、リングメモリ書込部４はアドレスコントロ
ーラを構成する。

【００６５】インストラクション実行部５０２は、イン
ストラクション実行部５０の代わりに設けられ、マルチ
プレクサ３３に選択信号、リングメモリライトコントロ
ーラ４５に制御信号を与えると共に、マルチプレクサ３
３からインストラクションを入力し解釈を行い、３つの
選択信号、ジャンプデータ、ジャンプアドレスを出力す
る。ここで、アドレス発生部５はインストラクション処
理部を構成する。

【００６６】このような装置の動作を以下に説明する。
図５〜７は図４に示す装置の動作を説明する図である。
図６は分岐成立の場合の動作を示し、図７は分岐不成立
の場合の動作を示す。ここで、図９と同様にリングメモ
リ３１，３２をイメージで示している。なお、細部動作
は、図８に示す装置と同様なので随時省略する。

【００６７】図５（ａ）のとき、クロック動作で、リン
グメモリライトコントローラ４５は、リングメモリ３
１，３２にライトイネーブルを与え、ＤＲＡＭコントロ
ーラ２の制御を行う。これにより、ＤＲＡＭコントロー
ラ２がインストラクションメモリ１にアドレスを与え、
インストラクションメモリ１がインストラクションを出
力する。このインストラクションを、リングメモリ３
１，３２はレジスタ４３のライトアドレスに記憶する。
そして、デコーダ４４は、インストラクションメモリ１
からのインストラクションを解釈して、リングメモリラ
イトコントローラ４５に渡す。リングメモリライトコン
トローラ４５は、分岐（ジャンプ、条件分岐等）でない
とき、リングメモリ３がリングメモリ３１，３２に代わ
っただけで、リングメモリライトコントローラ４０と同
様の動作を行う。

【００６８】そして、分岐（ジャンプ、条件分岐等）の
とき、リングメモリライトコントローラ４５は、図５
（ｃ）に示すように、リングメモリ３２に対するライト
イネーブルを止めて、レジスタ４６にライトアドレスを
保持させる。このとき、リングメモリ３１側は、図５
（ｂ）に示すように、継続して所定数ライトアドレスを
進めて、図５（ｄ）に示すように、リングメモリライト
コントローラ４５は、リングメモリ３に対するライトイ
ネーブルを止めて、書き込みを止める。

【００６９】次に、リングメモリライトコントローラ４
５は、ＤＲＡＭコントローラ２に飛び先アドレスの指示
を与え、ＤＲＡＭコントローラ２は、飛び先アドレスか
ら順次アドレスを出力する。そして、リングメモリライ
トコントローラ４５は、リングメモリ３２にライトイネ
ーブルを出力する。同時に、リングメモリライトコント
ローラ４５は、マルチプレクサ４７にレジスタ４６のラ
イトアドレスを出力させてから、マルチプレクサ４７を
再び加算器４１を選択させる。この結果、図５（ｅ）に
示すように、飛び先アドレスのインストラクションがリ
ングメモリ３２に書き込まれる。

【００７０】レート動作で、インストラクション実行部
５０２は、マルチプレクサ３３にリングメモリ３１を選
択させ、インストラクションを実行する。ここで、リン
グメモリ３１を選択させたが、インストラクションは同
一のなので、リングメモリ３２でもよい。インストラク
ションが、分岐（ジャンプ等）でジャンプする場合、イ
ンストラクション実行部５０２は、マルチプレクサ３３
にリングメモリ３２を選択させ、リングメモリライトコ
ントローラ４５に分岐成立を通知し、リードアドレスを
継続して出力させる。

【００７１】これにより、リングメモリライトコントロ
ーラ４５は、リングメモリ３１にもライトイネーブルを
出力する。この結果、図６（ａ）に示すように、リング
メモリ３１はリングメモリ３２と同一のライトアドレス
で書き込み動作が再開される。このとき、リングメモリ
３２は、図６（ｂ）に示すように、書き込み動作が継続
される。

【００７２】インストラクションが、分岐しない場合、
インストラクション実行部５０２は、マルチプレクサ３
３にリングメモリ３１を選択させ、リングメモリライト
コントローラ４５に分岐不成立を通知し、リードアドレ
スを継続して出力させる。

【００７３】これにより、リングメモリライトコントロ
ーラ４５は、レジスタ４６の値を読み込み、所定数分足
して、レジスタ４６に入力し、マルチプレクサ４７にレ
ジスタ４６を選択させ、リングメモリ３１にもライトイ
ネーブルを出力する。この結果、図７（ａ）に示すよう
に、リングメモリ３１は、停止位置から書込み動作が再
開され、図７（ｂ）に示すように、リングメモリ３２
は、リングメモリ３１と同一のライトアドレスで書き込
み動作が再開される。

【００７４】このように、リングメモリ３１に飛ばない
ときのインストラクションを書き込み、リングメモリ３
２に飛び先のインストラクションを書き込み、マルチプ
レクサ３３で選択して、アドレス発生部５が実行するの
で、事前に分岐が成立するか不成立かがわからなくて
も、リングメモリの容量を越えるジャンプを行うことが
できる。

【００７５】なお、実施例としてアドレスを発生するア
ドレス発生装置を示したが、各種アプリケーションのイ
ンストラクションを実行するインストラクション実行装
置でもよい。

【００７６】

【発明の効果】請求項１〜３によれば、アドレスコント
ローラがジャンプを検出して、リングメモリに飛び先以
降のインストラクションをリングメモリに連続して書き
込むので、リングメモリの領域を越えるジャンプができ
る。

【００７７】請求項４〜６によれば、ジャンプを検出し
て、リングメモリに飛び先以降のインストラクションを
リングメモリに連続して書き込むので、リングメモリの
領域を越えるジャンプができる。

【００７８】請求項７，８によれば、アドレスコントロ
ーラが、第１のリングメモリに飛ばないときのインスト
ラクションを書き込み、第２のリングメモリに飛び先の
インストラクションを書き込み、選択部で選択して、イ
ンストラクション処理部が実行するので、事前に分岐が
成立するか不成立かがわからなくても、リングメモリの
容量を越えるジャンプを行うことができる。

【００７９】請求項９，１０によれば、第１のリングメ
モリに飛ばないときのインストラクションを書き込み、
第２のリングメモリに飛び先のインストラクションを書
き込み、第１、第２のリングメモリを選択して、インス
トラクションを実行するので、事前に分岐が成立するか
不成立かがわからなくても、リングメモリの容量を越え
るジャンプを行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】図１に示す装置のデータ構造を示す図である。

【図３】図１に示す装置の動作を説明する図である。

【図４】本発明の第２の実施例を示した構成図である。

【図５】図４に示す装置の動作を説明する図である。

【図６】図４に示す装置の動作を説明する図である。

【図７】図４に示す装置の動作を説明する図である。

【図８】従来のアドレス発生装置の構成を示した図であ
る。

【図９】図８に示す装置の動作を説明する図である。

【符号の説明】

１インストラクションメモリ２ＤＲＡＭコントローラ３，３１，３２リングメモリ４リングメモリ書込部５アドレス発生部６比較部７アドレスコントローラ８第２のジャンプ処理部３３マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】インストラクションメモリのインストラ
クションをリングメモリに一旦記憶させ、このリングメ
モリからのインストラクションを実行するインストラク
ション実行装置において、前記インストラクションメモリにアドレスを与えると共
に、前記リングメモリに一旦記憶させるインストラクシ
ョンにより、飛び先のインストラクションを検出し、イ
ンストラクションメモリの飛び先アドレスを保持し、飛
び元のインストラクションを検出し、飛び先アドレスを
インストラクションメモリに与えるアドレスコントロー
ラと、前記リングメモリからインストラクションを連続して読
み出し、インストラクションを実行するインストラクシ
ョン処理部とを設けたことを特徴とするインストラクシ
ョン実行装置。
【請求項２】インストラクション処理部は、リングメモリのインストラクションを読み出し、インス
トラクションを実行してアドレスを発生するアドレス発
生部と、リングメモリから読み出されるインストラクションを入
力し、飛び先のインストラクションを検出し、前記アド
レス発生部が発生するアドレスを保持し、飛び元のイン
ストラクションを検出し、アドレス発生部に保持したア
ドレスを出力させるジャンプ処理部とを有することを特
徴とする請求項１記載のインストラクション実行装置。
【請求項３】アドレスコントローラは、リングメモリ
の容量を越えるインストラクションのジャンプを検出
し、インストラクション処理部は、リングメモリの容量
を越えないインストラクションのジャンプのとき、リン
グメモリからインストラクションをジャンプして読み出
し、インストラクションを実行することを特徴とする請
求項１または２記載のインストラクション実行装置。
【請求項４】インストラクションメモリのインストラ
クションをリングメモリに一旦記憶させ、このリングメ
モリからのインストラクションを実行するインストラク
ション実行方法において、前記インストラクションメモリにアドレスを与えると共
に、前記リングメモリに一旦記憶させるインストラクシ
ョンにより、飛び先のインストラクションを検出し、イ
ンストラクションメモリの飛び先アドレスを保持し、飛
び元のインストラクションを検出し、飛び先アドレスを
インストラクションメモリに与え、前記リングメモリからインストラクションを連続して読
み出し、インストラクションを実行することを特徴とす
るインストラクション実行方法。
【請求項５】リングメモリの容量を越えるインストラ
クションのジャンプを検出し、リングメモリの容量を越えないインストラクションのジ
ャンプのとき、リングメモリからインストラクションを
ジャンプして読み出し、インストラクションを実行する
ことを特徴とする請求項４記載のインストラクション実
行方法。
【請求項６】インストラクションによりアドレスを発
生することを特徴とする請求項４または５記載のインス
トラクション実行方法。
【請求項７】インストラクションメモリのインストラ
クションを一旦第１、第２のリングメモリに記憶させ、
第１、第２のリングメモリのインストラクションを実行
するインストラクション実行装置であって、前記第１、第２のリングメモリからのインストラクショ
ンを選択する選択部と、前記インストラクションメモリにアドレスを与え、前記
第１、第２のリングメモリにインストラクションメモリ
のインストラクションを書き込むと共に、インストラク
ションが分岐のとき、インストラクションメモリに継続
したアドレスを与えて第１のリングメモリに書き込み、
インストラクションメモリに飛び先のアドレスを与えて
第２のリングメモリに書き込むアドレスコントローラ
と、前記選択部を選択し、インストラクションを実行するイ
ンストラクション処理部とを設けたことを特徴とするイ
ンストラクション実行装置。
【請求項８】インストラクション処理部は、インスト
ラクションによりアドレスを発生することを特徴とする
請求項７記載のインストラクション実行装置。
【請求項９】インストラクションメモリのインストラ
クションを一旦第１、第２のリングメモリに記憶させ、
第１、第２のリングメモリのインストラクションを実行
するインストラクション実行方法であって、前記インストラクションメモリにアドレスを与え、前記
第１、第２のリングメモリにインストラクションメモリ
のインストラクションを書き込むと共に、インストラク
ションが分岐のとき、インストラクションメモリに継続
したアドレスを与えて第１のリングメモリに書き込み、
インストラクションメモリに飛び先のアドレスを与えて
第２のリングメモリに書き込み、第１、第２のリングメモリを選択して、インストラクシ
ョンを実行することを特徴とするインストラクション実
行方法。
【請求項１０】インストラクションによりアドレスを
発生することを特徴とする請求項９記載のインストラク
ション実行方法。