JP2009171247A - 信号処理回路、信号処理方法、再生装置 - Google Patents

信号処理回路、信号処理方法、再生装置 Download PDF

Info

Publication number
JP2009171247A
JP2009171247A JP2008007251A JP2008007251A JP2009171247A JP 2009171247 A JP2009171247 A JP 2009171247A JP 2008007251 A JP2008007251 A JP 2008007251A JP 2008007251 A JP2008007251 A JP 2008007251A JP 2009171247 A JP2009171247 A JP 2009171247A
Authority
JP
Japan
Prior art keywords
loop
loop filter
delay
moving average
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008007251A
Other languages
English (en)
Other versions
JP5045448B2 (ja
Inventor
Satoru Tono
哲 東野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2008007251A priority Critical patent/JP5045448B2/ja
Priority to US12/329,810 priority patent/US7825739B2/en
Publication of JP2009171247A publication Critical patent/JP2009171247A/ja
Application granted granted Critical
Publication of JP5045448B2 publication Critical patent/JP5045448B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10305—Improvement or modification of read or write signals signal quality assessment
    • G11B20/10398—Improvement or modification of read or write signals signal quality assessment jitter, timing deviations or phase and frequency errors
    • G11B20/10425—Improvement or modification of read or write signals signal quality assessment jitter, timing deviations or phase and frequency errors by counting out-of-lock events of a PLL
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10481—Improvement or modification of read or write signals optimisation methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers
    • G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2537—Optical discs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

【課題】パイプライン処理によるＰＬＬの処理速度の高速化と収束性能の向上との両立を図る。
【解決手段】例えば二次のＰＬＬにおいて、ループフィルタの入力に対して、該ループフィルタの出力の移動平均を負帰還すると共に、該ループフィルタの積分項に対して所定ゲインを与えたものを正帰還する。具体的には、フィードバック制御ループとしての閉ループ全体の遅延量をＤとしたとき、上記ループフィルタの出力の「Ｄ−１」回の移動平均を上記ループフィルタの入力に負帰還し、上記ループフィルタの積分項に対しＤをゲインとして乗じたものを上記ループフィルタの入力に正帰還する。これにより、フィードバック制御ループ内に生じる遅延成分を補償することができ、パイプラインディレイの補償が可能となる。つまりこれにより、パイプライン処理によるＰＬＬの処理速度の高速化と収束性能の向上との両立が図られる。
【選択図】図１３

Description

本発明は、フィルタフィードバック制御ループを形成する信号処理回路として、特にループディレイの補償を行う信号処理回路とその方法に関する。また、そのような信号処理回路を、記録媒体からの読出信号についての位相と周波数の制御を行うＰＬＬ回路に適用した再生装置に関する。
特開平８−１０７３５２号公報 特開２００７−１２２７７４号公報 米国特許第６２３６３４３号明細書
例えばＣＤ（Compact Disc）,ＤＶＤ（Digital Versatile Disc）,ＢＤ（Blu-Ray Disc）などの光ディスク記録媒体やＨＤＤ（Hard Disk Drive）など磁気記録媒体について再生を行うシステムや、データ通信システムなどでは、読出信号、受信信号をデジタルサンプリングするようにされたものがある。このような読出信号、受信信号についてのサンプリングにあたっては、本来のサンプリングタイミングにおけるサンプリング値が得られるようにするにあたり、ＰＬＬ（Phase Looked Loop）回路を用いるようにされている。すなわち、このＰＬＬ回路により、入力信号のサンプリングタイミングを適切なタイミングに制御する、或いは入力信号の波形補間を行う（後述するＩＴＲ方式）ことで、本来のサンプリングタイミングにおけるサンプリング値が得られるようにしているものである。
ここで、このようなデジタルサンプリング時に用いられるＰＬＬ回路としては、近年の記録媒体の高記録密度化、データ通信速度の高速化に対応するために、処理速度の高速化が要求されている。このために、ＰＬＬ回路では、パイプライン処理を適用するのが一般的となっている。
しかしながら、パイプライン処理を用いた場合、パイプラインディレイによりフィードバック制御ループに相応のループディレイが生じてしまう。すなわち、このループディレイがＰＬＬの引き込み性能を悪化させてしまう。ループディレイは、制御ループの位相余裕を失わせる要因となるもので、具体的には引き込み速度の低下（収束時間の遅延化）を招くもとなる。また、特に周波数誤差が生じた場合に、ＰＬＬがそれを引き込むことのできる範囲をキャプチャレンジ（Capture Range）と呼ぶが、上記ループディレイが長くなるに従ってキャプチャレンジも縮小化してしまうことになる。
一方、このような現状に対し従来では上記の各特許文献に示される各種の技術が提案されている。
これらの文献のうち、特許文献１は、位相同期の高速化を図る技術に関するものである。
また、本出願人による特許文献２は、周波数誤差を先に引き込んだ後に、位相誤差を引き込むことによりキャプチャレンジの拡大化を図る技術を提案したものである。
これら特許文献１、又は特許文献２に記載の技術によれば、ループディレイに伴う引き込み速度の低下、又はキャプチャレンジの縮小化に対する一応の対策を講じることができる。しかしながら、上述したループディレイに係る問題の根本的な解決を図ることはできない。
つまり、特許文献１に記載の発明では、再生波形に周波数誤差が存在した場合には、位相を高速に引き込んでも、周波数誤差のために引き込みきれず、特にループディレイが長い場合には破綻を来してしまう虞がある。すなわち、位相同期の高速化が図られる一方で、キャプチャレンジ側が犠牲となってしまう。
また、特許文献２に記載の発明は、周波数誤差収束の後に位相誤差収束を行うため、それぞれの収束時間の和が最終的な収束時間となるものであり、従って周波数誤差・位相誤差を同時に引き込む時間に比べて収束時間が長くなってしまうという問題を有している。すなわち、キャプチャレンジの拡大化の一方で、収束時間側を犠牲とするものとなっている。
ループディレイに起因した収束時間の遅延化・キャプチャレンジの縮小化の問題の解決を図るにあたっては、ループディレイそのものを補償することが有効である。そこで、先に挙げた特許文献３や、下記の各参考文献では、カルマンフィルタを利用してＰＬＬのループディレイを補償する技術を提案している。

・参考文献１・・・“Application of Kalman Filters With a Loop Delay in Synchronization”Ara Patapoutian，IEEE Transactions on Communications, Vol.50, No.5, May 2002
・参考文献２・・・“Timing Recovery Loop Delay Compensation by Optimal Loop Gains”Jin Xie and B.V.K. Vijaya Kumar Data Strage Center(DSSC),Electrical and Computer Engineering Department Carnegie Mellon University, IEEE ICC2006 Proceedings
しかしながら、上記特許文献３や各参考文献に記載の手法では、ループディレイの補償にあたり、ＶＣＯ(Voltage Controlled Oscillator)やＮＣＯ(Number Control Oscillator)の出力をループフィルタの入力に帰還する必要がある。これらＶＣＯやＮＣＯの出力は、上記各文献のように物理モデルで扱う限りにおいては積算位相で表されるものとなるが、上記のようにＶＣＯやＮＣＯの出力をループフィルタの入力に帰還する構成を実際に回路実装するとしたときには、ＶＣＯ、ＮＣＯの出力は積算位相ではない情報に変換しなければならい。具体的に、ＶＣＯを用いる構成とする場合では、周波数制御信号としてのＶＣＯの出力信号について、そのエッジ位置を物理的に測定して位相量の情報に変換するための周波数／位相変換器を要するものとなる。また、ＩＴＲ（Interpolated Timing Recovery）方式として上記ＮＣＯを用いる構成とする場合は、Ａ／Ｄ変換器においてデータレートよりもやや高速にオーバーサンプリングを行うようにされるが、この関係から、ＮＣＯの出力をループフィルタの入力に帰還するとしたときには、該ループフィルタに帰還されるＮＣＯ出力についてオーバーサンプリングレートの割り算を行って、オーバーサンプリングしていない場合の通常の位相情報に戻すための位相情報変換器が必要となる。
上記のようなＶＣＯ出力のエッジ位置を物理的に測定して位相情報に変換する周波数／位相変換器は、これを実際の構成として実現することは非常に困難となる。また、ＮＣＯを用いる場合の上記位相情報変換器としても、現実に構成することは非常に困難である。
すなわち、これらの点より上記特許文献３や各参考文献に記載される従来のループディレイ補償の手法では、それを現実に実現することが非常に困難となる。
以上のような問題点に鑑み、本発明では、フィードバック制御ループ内に生じるループディレイを補償して収束性能の向上を図るための構成を、現実的なものとして実現できるようにすることを目的とする。
このために、本発明では信号処理回路として以下のように構成することとした。
すなわち、本発明の信号処理回路は、ループフィルタを備えると共に、目標値と制御値との誤差を検出して該誤差の値が所定値となるように制御を行うフィードバック制御ループが形成されるようにして構成された信号処理回路であり、上記フィードバック制御ループに形成される開ループが、上記フィードバック制御ループとしての閉ループ全体の遅延と上記ループフィルタ、及び最後段の単純積分とで表現されるようにして構成されている。
その上で、上記ループフィルタの出力の移動平均を計算する移動平均計算手段と、上記ループフィルタ内で演算された値に所定のゲインを与える乗算手段と、上記移動平均計算手段による計算結果と上記乗算手段による計算結果とが上記ループフィルタの入力に同時に帰還されるようにして上記ループフィルタの前段に設けられた合成手段とを備えるものである。
また、本発明では信号処理方法として以下のようにすることとした。
すなわち、ループフィルタを備えると共に、目標値と制御値との誤差を検出して該誤差の値が所定値となるように制御を行うフィードバック制御ループにおいて、上記フィードバック制御ループに形成される開ループが、上記フィードバック制御ループとしての閉ループ全体の遅延と上記ループフィルタ、及び最後段の単純積分とで表現されるようにして構成されている場合において、
上記ループフィルタの出力の移動平均と、上記ループフィルタ内で演算された値に所定のゲインを与えたものとを上記ループフィルタの入力に同時に帰還するようにしたものである。
また、本発明では再生装置として以下のように構成することとした。
すなわち、本発明の再生装置は、記録媒体に対する少なくとも再生を行う再生装置であって、上記記録媒体に記録された信号を読み出す読出手段を備える。
また、比例及び積分フィルタを備えて構成されたループフィルタが備えられて２次遅れ系の制御システムとしての構成を有し、上記読出手段により得られる読出信号について位相と周波数の制御を行うＰＬＬ回路を備える。
そして、上記ＰＬＬ回路は、フィードバック制御ループに形成される開ループが、上記フィードバック制御ループとしての閉ループ全体の遅延と上記ループフィルタ、及び最後段の単純積分とで表現されるようにして構成され、且つ、以下の各手段を備える。
すなわち、上記ループフィルタの出力の移動平均を計算する移動平均計算手段と、上記ループフィルタの積分項に対して所定のゲインを与える乗算手段と、上記移動平均計算手段による計算結果と上記乗算手段による計算結果とが上記ループフィルタの入力に同時に帰還されるようにして上記ループフィルタの前段に設けられた合成手段とを備えるものである。
上記のように本発明では、ループフィルタの出力の移動平均と、ループフィルタ内で演算される値に所定のゲインを乗じたものとを、ループフィルタの入力に帰還するものとしている。後述もするが、このような構成とすることで、フィードバック制御ループ内に生じるループディレイを補償することができる。このとき、ループディレイの補償にあたっては、上記のようにしてループフィルタにて得られる値のみに基づく成分をループフィルタの入力に帰還するものとすればよい。これにより上記本発明によれば、ループディレイの補償にあたり、従来のようにＶＣＯやＮＣＯの出力をループフィルタに帰還する必要がなくなる。
本発明によれば、ループディレイの補償にあたり、従来のようにＶＣＯやＮＣＯの出力をループフィルタに帰還する必要がないものとでき、ループディレイ補償は、ループフィルタで得られる値のみに基づいて行うことができる。この結果、従来必要とされていた周波数／位相変換器や位相情報変換器など、実際に実現することが困難な構成を付加する必要はなくなり、ループディレイ補償を行う構成をより現実的なものとして実現することができる。
以下、発明を実施するための最良の形態（以下実施の形態とする）について説明していく。
[再生装置の全体構成]
図１は、本発明の再生装置の一実施形態としての、ディスクドライブ装置の内部構成を示したブロック図である。
先ず、本例のディスクドライブ装置としては、図示する光ディスク５０として、ＢＤ（Blu-ray Disc：登録商標）の再生が可能に構成される。この場合、ディスクドライブ装置としては、データ再生のみが可能な再生専用装置とされる場合を例示する。再生可能な光ディスク５０としては、ピット・ランドの組み合わせでデータが記録された再生専用のＲＯＭディスクのみならず、記録可能型として、ライトワンス型やリライタブル型の光ディスク５０にも対応する。つまり、ＢＤの場合ではＢＤ−Ｒ（ライトワンス型）やＢＤ−ＲＥ（リライタブル型）などが該当する。
図１において、光ディスク５０は、ディスクドライブ装置に装填されると図示しないターンテーブルに積載され、スピンドルモータ２によって一定線速度（ＣＬＶ）で回転駆動される。
再生時には、光ピックアップ（光学ヘッド）１によって光ディスク５０上のトラックにピット或いはマークで記録された信号の読出が行われる。
なお、光ディスク５０には、再生専用の管理情報として、例えばディスクの物理情報等がエンボスピット又はウォブリンググルーブによって記録されるが、これらの情報の読出も光ピックアップ１により行われる。さらに記録可能型の光ディスク５０に対しては、グルーブトラックのウォブリングとして埋め込まれたＡＤＩＰ情報が記録されているが、その読み出しも光ピックアップ１によって行うことができる。
光ピックアップ１内には、レーザ光源となるレーザダイオードや、反射光を検出するためのフォトディテクタ、レーザ光の出力端となる対物レンズ、レーザ光を対物レンズを介してディスク記録面に照射し、またその反射光をフォトディテクタに導く光学系等が形成される（図示は省略）。この場合のレーザダイオードは、波長λ＝４０５nmによるレーザ光を出力可能に構成される。
光ピックアップ１内において、上記対物レンズは２軸機構によってトラッキング方向及びフォーカス方向に移動可能に保持されている。
またこの場合、光ピックアップ１内には、ＢＤとしての光ディスク５０に対応可能とすべく、球面収差補正機構が備えられている。
また、図示するようにして光ピックアップ１全体はスレッド機構３によりディスク半径方向に移動可能とされている。
光ディスク５０からの反射光情報は上記フォトディテクタによって検出され、受光光量に応じた電気信号とされてマトリクス回路４に供給される。
マトリクス回路４には、上記フォトディテクタとしての複数の受光素子からの出力電流に対応して電流電圧変換回路、マトリクス演算／増幅回路等を備え、マトリクス演算処理により必要な信号を生成する。すなわち、光ディスク５０からの読出信号（再生信号）に相当するＲＦ信号（再生データ信号ＲＦ）、サーボ制御のためのフォーカスエラー信号ＦＥ、トラッキングエラー信号ＴＥなどを生成する。
さらに、グルーブのウォブリングに係る信号、すなわちウォブリングを検出するための信号としてプッシュプル信号ＰＰを生成する。
マトリクス回路４から出力されるＲＦ信号はデータ信号処理部５へ、フォーカスエラー信号ＦＥ及びトラッキングエラー信号ＴＥはサーボ回路１１へ、プッシュプル信号ＰＰはウォブル信号処理回路７へ、それぞれ供給される。
データ信号処理部５は、上記ＲＦ信号についてのＰＬＬ（Phase Locked Loop）処理、及びＰＲＭＬ（Pertial Response Maximum Likelihood）復号方式による２値化処理を行う。ＰＲＭＬ復号処理の実現にあたっては、ＲＦ信号をデジタルサンプリングするようにされる。そのサンプリング値として、本来のサンプリングタイミングにおけるサンプリング値が得られるようにするにあたって、上記ＰＬＬ処理が実行される。
データ信号処理部５においては、上記２値化処理により２値データ列ＤDが得られる。この２値データ列ＤDはデコーダ６に供給される。
なお、このデータ信号処理部５の内部構成については後述する。
デコーダ６は、上記データ信号処理部５で得られた２値データ列ＤDについての復調を行う。すなわち、データ復調、デインターリーブ、ＥＣＣデコード、アドレスデコード等を行う。これによって光ディスク５０からの再生データを得る。
デコーダ６で再生データにまでデコードされたデータは、ホストインターフェース１５に転送され、システムコントローラ１０の指示に基づいてホスト機器１００に転送される。
ホスト機器１００とは、例えばコンピュータ装置やＡＶ（Audio-Visual）システム機器などである。
光ディスク５０が記録可能型ディスクである場合、その再生時にＡＤＩＰ情報の処理が行われる。
すなわちグルーブのウォブリングに係る信号としてマトリクス回路４から出力されるプッシュプル信号ＰＰは、ウォブル信号処理回路７においてデジタル化されたウォブルデータとされる。またＰＬＬ処理によりプッシュプル信号に同期したクロックが生成される。
ウォブルデータはＡＤＩＰ復調回路８でＭＳＫ復調、ＳＴＷ復調され、ＡＤＩＰアドレスを構成するデータストリームに復調されてアドレスデコーダ９に供給される。
アドレスデコーダ９は、供給されるデータについてのデコードを行い、アドレス値を得て、システムコントローラ１０に供給する。
サーボ回路１１は、マトリクス回路４からのフォーカスエラー信号ＦＥ、トラッキングエラー信号ＴＥから、フォーカス、トラッキング、スレッドの各種サーボドライブ信号を生成しサーボ動作を実行させる。即ちフォーカスエラー信号ＦＥ、トラッキングエラー信号ＴＥに応じてフォーカスドライブ信号、トラッキングドライブ信号を生成し、光ピックアップ１内の二軸機構のフォーカスコイル、トラッキングコイルを駆動することになる。これによって光ピックアップ１、マトリクス回路４、サーボ回路１１、二軸機構によるトラッキングサーボループ及びフォーカスサーボループが形成される。
またサーボ回路１１は、システムコントローラ１０からのトラックジャンプ指令に応じて、トラッキングサーボループをオフとし、ジャンプドライブ信号を出力することで、トラックジャンプ動作を実行させる。
またサーボ回路１１は、システムコントローラ１０からの指示に応じて、フォーカスサーボループにフォーカスバイアスを与える。
またサーボ回路１１は、システムコントローラ１０からの指示に応じて、光ピックアップ１が備える、上述した球面収差補正機構に対して球面収差補正のための駆動信号を供給する。
またサーボ回路１１は、トラッキングエラー信号ＴＥの低域成分として得られるスレッドエラー信号や、システムコントローラ１０からのアクセス実行制御などに基づいてスレッドドライブ信号を生成し、スレッドドライバ１４によりスレッド機構３を駆動する。スレッド機構３には、図示しないが、光ピックアップ１を保持するメインシャフト、スレッドモータ、伝達ギア等による機構を有し、スレッドドライブ信号に応じてスレッドモータを駆動することで、光ピックアップ１の所要のスライド移動が行われる。
スピンドルサーボ回路１２はスピンドルモータ２をＣＬＶ回転させる制御を行う。
スピンドルサーボ回路１２は、ウォブル信号に対するＰＬＬ処理で生成されるクロックを、現在のスピンドルモータ２の回転速度情報として得て、これを所定のＣＬＶ基準速度情報と比較することで、スピンドルエラー信号を生成する。
或いは、光ディスク５０が再生専用のＲＯＭディスクである場合は、例えばデータ信号処理部５のＰＬＬ処理に基づき生成される再生クロックが現在のスピンドルモータ２の回転速度情報となるため、これを所定のＣＬＶ基準速度情報と比較することでスピンドルエラー信号を生成する。
そしてスピンドルサーボ回路１２は、スピンドルエラー信号に応じて生成したスピンドルドライブ信号を出力し、スピンドルドライバ１３によりスピンドルモータ２のＣＬＶ回転を実行させる。
またスピンドルサーボ回路１２は、システムコントローラ１０からのスピンドルキック／ブレーキ制御信号に応じてスピンドルドライブ信号を発生させ、スピンドルモータ２の起動、停止、加速、減速などの動作も実行させる。
以上のようなサーボ系及び記録再生系の各種動作はマイクロコンピュータによって形成されたシステムコントローラ１０により制御される。
システムコントローラ１０は、ホストインターフェース１５を介して与えられるホスト機器１００からのコマンドに応じて各種処理を実行する。
例えば、ホスト機器１００から、光ディスク５０に記録されている或るデータの転送を求めるリードコマンドが供給された場合、システムコントローラ１０は指示されたアドレスを目標（ターゲット）としてシーク動作制御を行う。即ちサーボ回路１１に指示を行って、リードコマンドにより指定されたアドレスをターゲットとする光ピックアップ１のアクセス動作を実行させる。
その後、その指示されたデータ区間のデータをホスト機器１００に転送するために必要な動作制御を行う。すなわち光ディスク５０からの信号読み出し動作、及び読出信号についてのデータ信号処理部５、デコーダ６における再生処理を実行させ、要求されたデータを転送する。
なお、この図１の例では、ホスト機器１００に接続されるディスクドライブ装置として説明したが、本発明の再生装置としては他の機器に接続されない形態もあり得る。その場合は、操作部や表示部が設けられたり、データ入出力のインターフェース部位の構成が、図１とは異なるものとなる。つまり、ユーザの操作に応じて再生が行われるとともに、各種データの入出力のための端子部が形成されればよい。
もちろん再生装置の構成例としては他にも多様に考えられ、例えば記録が可能な構成とすることもできる。すなわち、本発明の再生装置としては、記録再生装置の形態もあり得る。
[データ信号処理部の内部構成]

続いて、図１に示したデータ信号処理部５の内部構成について説明する。
先にも述べたように、このデータ信号処理部５は、ＲＦ信号をデジタルサンプリングし、そのサンプリング値に基づきＰＲＭＬ復号方式による２値化処理を行うように構成される。そして、ＲＦ信号のサンプリングにあたっては、本来のサンプリングタイミングにおけるサンプリング値が得られるようにするため、ＰＬＬが用いられている。
この場合のＰＬＬ回路としては、一般的な構成として、次の２通りのうちの何れかが採用される。
１つは、図２に示されるようにＶＣＯ(Voltage Controlled Oscillator)を用いる構成である。この場合は、ＶＣＯの出力に基づいて、ＲＦ信号をサンプリングするＡ／Ｄ変換器２０のサンプリングタイミングを制御することになる。
また、もう１つには、いわゆるＩＴＲ（Interpolated Timing Recovery）方式として、図３に示されるようにInterporator２８を用いて位相誤差検出結果に応じたＲＦ信号の補間処理を行うことで、タイミング同期を図るようにする構成を挙げることができる。
先ずは、図２に示すＶＣＯを用いるＰＬＬ回路とする場合の構成例について説明する。
この図２に示される構成例において、先の図１に示したマトリクス回路４からのＲＦ信号は、Ａ／Ｄ変換器２０に入力される。Ａ／Ｄ変換器２０は、後述するＶＣＯ２６が出力するクロック信号に基づくサンプリング周期で、ＲＦ信号のサンプリングを行う。
Ａ／Ｄ変換器２０によりデジタルサンプリングされたＲＦ信号は、ＰＲ等化器（ＰＲ-ＥＱ）２１に入力される。
ＰＲ等化器２１は、例えばＦＩＲ（Finite Impulse Response）フィルタで構成され、ＲＦ信号をＰＲ等化する。このＰＲ等化器２１よるＰＲ等化後のＲＦ信号については、信号ＲＦ−ＥＱと表記する。
上記信号ＲＦ−ＥＱは、最尤復号器２２に供給され、最尤復号処理により２値データ列ＤDに変換されて出力される。
また、信号ＲＦ−ＥＱは、分岐して位相誤差検出器２３に対しても供給される。
位相誤差検出器２３は、上記信号ＲＦ−ＥＱとしての、ＰＲ等化後のＲＦ信号のサンプリング値に基づき、現位相と所定の目標位相（本来のサンプリングタイミング）との位相誤差を計算により求める。
上記位相誤差検出器２３により得られた位相誤差の情報はＬＰＦ（Low Pass Filter）２４に供給される。
ＬＰＦ２４は、いわゆるループフィルタ（Loop Filter）であり、上記位相誤差検出器２３より供給される位相誤差の低域成分を抽出することで、本来のサンプリングタイミングが得られるように補正するための周波数制御信号を生成する。
ＬＰＦ２４にて計算された周波数制御信号は、Ｄ／Ａ変換器２５にてアナログ信号に変換された後、ＶＣＯ２６に入力される。
ＶＣＯ２６は、入力される上記周波数制御信号に基づき、自らが出力するクロック信号の周波数を変化させる。このクロック信号は、その立ち上がりエッジ、或いは立ち下がりエッジによりサンプリングタイミングを表す情報として、上述したＡ／Ｄ変換器２０に入力される。
なお、この図２に示す構成において、ＰＬＬとしてのフィードバック制御ループを形成する要素は、Ａ／Ｄ変換器２０→ＰＲ等化器２１→位相誤差検出器２３→ＬＰＦ２４→Ｄ／Ａ変換器２５→ＶＣＯ２６となるが、この図からも明らかなように、ＶＣＯを用いる構成とする場合には、フィードバック制御ループがアナログ・デジタル混合の構成となる。
続いて、図３に示すＩＴＲ方式が採用される場合の構成例について説明する。
なお図３において、図２で既に説明したものと同様となる部分については同一符号を付して説明を省略する。
この図３に示す構成例は、先の図２の構成例に対して、Ａ／Ｄ変換器２０が発振器２７が出力する固定の周波数によるクロック信号に基づきＲＦ信号のサンプリングを行うようにされる点と、Ａ／Ｄ変換器２０とＰＲ等化器２１との間にInterpolater２８が挿入される点と、さらにＬＰＦ２４による周波数制御信号に基づき上記Interpolater２８による補間動作を制御するためのＮＣＯ(Number Control Oscillator)２９が設けられる点とが異なる。
このＩＴＲ方式については、詳しくは下記の参考文献３に記載されているが、基本的には、上記のようにして入力されるＲＦ信号を固定のサンプリング周期でサンプリングし、サンプリング後のＲＦ信号に対してＬＰＦ２４による周波数制御信号に基づく補間処理を行うことで、本来のサンプリングタイミングにおけるサンプリング値が得られるようにタイミング同期を図るものとなる。

参考文献３・・・特開２００５−１０８２９５号公報
ここで、本例のように記録媒体の再生系におけるＰＬＬにＩＴＲ方式を採用する場合には、ダウンサンプリングが起こらないように、入力波形をデータレートよりも若干高い周波数でオーバーサンプリングするようにされる。このため、上記発振器２７の発振周波数としては、データレートに対して例えば１．１倍などとなる周波数（オーバーサンプリング周波数）が設定される。
また、上記ＮＣＯ２９は、基本的には上述したＶＣＯ２６と同様の機能を担うものとなるが、ＮＣＯ２９の出力は周波数情報ではなく、位相情報となる点が異なる。この位相情報としては、上述のようにＡ／Ｄ変換器２０にてオーバーサンプリングを行っていることに対応させるべく、クロック周期内における位相量を表す情報を求めることになる。
Interpolater２８は、上記ＮＣＯ２９で計算された位相情報に基づき、Ａ／Ｄ変換器２０から入力されるＲＦ信号の補間動作を行う。この補間動作により、本来のサンプリングタイミングにおけるサンプリング値が得られるようになり、結果として、ＶＣＯ２６を用いる場合と同様の作用が得られる。
なお、この図３に示されるＩＴＲ方式を採用した構成では、フィードバック制御ループを構成する要素はInterpolater２８→ＲＦ等化器２１→位相誤差検出器２３→ＬＰＦ２４→ＮＣＯ２９となる。図示もしているように、これらの要素は全てデジタル回路で構成されるものであり、従ってＩＴＲ方式の場合は、ＰＬＬをオールデジタルで構成することができる。
ここで、本実施の形態としてのＰＬＬ回路は、図２、図３に示されるＬＰＦ２４の内部構成に特徴を有するものとなる。本実施の形態のＬＰＦ２４の内部構成については後に改めて説明する。
[従来におけるループディレイ補償]

ここで、先に述べたようにして、本実施の形態のように記録媒体からの読出信号についてタイミング同期を行うＰＬＬ回路としては、処理速度の高速化を図るべくパイプライン処理を採用するのが一般的となっているが、パイプライン処理を行う場合、パイプラインディレイによりフィードバック制御ループには相応のループディレイが生じ、このループディレイがＰＬＬの引き込み性能を悪化させることが問題となる。このようなループディレイは、制御ループの位相余裕を失わせる要因となるもので、具体的には引き込み速度の低下（収束時間の遅延化）や、キャプチャーレンジ（Capture Range）の縮小化を招くものとなる。
このような問題点を解決するための従来技術として、例えば先に挙げた特許文献３や参考文献１，２では、ループディレイを補償する技術が提案されている。すなわち、性能悪化要因であるループディレイについて直接的に補正を行うことで、パイプライン処理の導入による処理速度の高速化とＰＬＬの収束性能の向上との両立を図るというものである。
ここで、このようなループディレイ補償を行う従来技術について、その具体的な構成を順を追って説明していく。
先ず、一般的なフィードバック制御ループをシステム系と観測系の動的モデルで表すことを考えてみる。
システム系は、以下の[式１]で表される。

Figure 2009171247
 また、観測系は以下の[式２]で表される。

Figure 2009171247
 なお、これら[式１][式２]において、ｘkはシステムにおける状態空間を表現する状態ベクトル、Ｆはシステム行列、ｙkは観測ベクトル、Ｈは観測行列、ｗkは外乱やノイズ、ｖkはフィードバック制御中のダイナミックな挙動を示す統計的分散により定義される項である。
図４に、フィードバックループにループディレイのある制御系として、ループディレイ成分（図中遅延ブロック３１）をすべて目標誤差検出直後に集めた制御系のモデルを示す。図示するようにフィードバックループへの入力はｙk、誤差検出のための減算ブロック３０の出力はｒk、遅延ブロック３１の出力はｒk-D、ループフィルタ（Loop Filter）３２の出力はｙk-D-1である。
目標値との差分は以下の[式３]で表わされる。

Figure 2009171247
ここで、状態空間におけるシステム系として、ｒk-Dにより制御されるモデルを考えてみる。先の[式１]の右辺の第二項の統計項を無視して、変形すると以下の[式４]で更新されることになる。

Figure 2009171247
 この[式４]における右辺の第二項はループディレイを考慮した項であり、以下の[式５][式６]のように定義される。

Figure 2009171247
Figure 2009171247
 [式５]におけるｋkは時刻ｋにおけるループフィルタのゲインを表しており、ｕ(ｋ)はステップ関数である。また、[式６]は、理想的にループディレイがない場合を想定して、制御値の１時刻差分の目標誤差で制御するというループディレイ補償の目的を表している。但し、実際の系で得られる誤差はｒk-Dであるので、これを用いてｙk-Dの１時刻差分を与えている。
ここで、重要なことは、上記[式６]に従ってループフィルタの構成を変更することと、上記[式５]によりループフィルタゲインを適切に変更することによって、ループディレイを補正できるということである。
次に、二次制御ループのＰＬＬモデルに当てはめてみる。二次遅れ系で位相と周波数を制御することから、次の[式７]のようなベクトルをもった状態空間を考えればよい。

Figure 2009171247
 θkは位相、ｆkは周波数を示す。
また、観測系は位相制御であることを考えると、ｙk＝θkであるため、観測行列Ｈは次の［式８］のように定義される。

Figure 2009171247
また、先の[式１]において、外乱のない収束状態を考えると、システム行列Ｆは[式９]のようになる。

Figure 2009171247
以上より、二次のＰＬＬにおいて、先の[式６]、すなわちループディレイ補償を行うための演算式は、次の[式１０]とおくことができる。

Figure 2009171247
ここで、一般に二次のＰＬＬは、ループディレイ成分を位相誤差検出直後に集中させると、次の図５に示すモデルになる。
この図５において、ＰＬＬへの入力はθkであり、該入力θkは位相誤差を検出するための減算ブロック３３に入力される。減算ブロック３３の出力ｒkは、遅延ブロック３４でループディレイ成分が与えられ、ｒk-DとしてＬＰＦ３５（ループフィルタ）に入力される。
ここで、上記遅延ブロック３４にて与えるループディレイは、パイプラインディレイを始めとして、フィードバック制御ループ（閉ループ）に生じるディレイ成分をまとめて示したものである。例えば、図２、図３の構成によれば、フィードバック制御ループ内にはＰＲ等化器２１も含まれるが、このＰＲ等化器２１の等化処理は、位相誤差検出の性能向上に寄与するように作用するものであり、伝達関数として見れば、遅延の要素としてしか表現されない。遅延ブロック３４で与えるループディレイ量「Ｄ」としては、このようなＰＲ等化器のディレイ分も含めたものとなる。
ＬＰＦ３５内には、上記遅延ブロック３４の出力ｒk-Dに係数αを与える乗算ブロック３５ａ（比例フィルタ：周波数制御側）と共に、上記出力ｒk-Dに係数βを与える乗算ブロック３５ｂと該乗算ブロック３５ｂの出力を積分する加算ブロック３５ｃと遅延ブロック３５ｄと（積分フィルタ：位相制御側）が設けられる。図示するように加算ブロック３５ｃは、上記乗算ブロック３５ｂの出力と、自らの出力が上記遅延ブロック３５ｄで１時刻分遅延された成分とを加算する。
また、ＬＰＦ３５内には、上記乗算ブロック３５ａの出力と上記加算ブロック３５ｃの出力とを加算する加算ブロック３５ｅが設けられる。
上記加算ブロック３５ｅの出力がＬＰＦ３５の出力となる。ＬＰＦ３５の出力は、図示するようにδθk-D-1で表される。
ＬＰＦ３５の出力δθk-D-1は、先の図２に示したＶＣＯ２６、又は図３に示したＮＣＯ２９をモデル化したものであるＶＣＯ／ＮＣＯ３６に入力される。ＶＣＯ／ＮＣＯ３６は、上記出力δθk-D-1を積分する加算ブロック３６ａ・遅延ブロック３６ｂ、及び上記加算ブロック３６ａの出力に１時刻分の遅延を与える遅延ブロック３６ｃを備える。上記加算ブロック３６ａは、上記ＬＰＦ３５の出力δθk-D-1と自らの出力θk-Dが上記遅延ブロック３６ｂで１時刻分遅延された成分とを加算する。この加算ブロック３６ａの出力θk-Dが上記遅延ブロック３６ｃで１時刻分の遅延が与えられてＶＣＯ／ＮＣＯ３６から出力される。このＶＣＯ／ＮＣＯ３６の出力は、θk-D-1で表される。
なお、この図からも明らかなように、先の図２、図３に示したＶＣＯ２６、ＮＣＯ２９は、モデル化すると単純積分で表されるものである。
ＶＣＯ／ＮＣＯ３６の出力θk-D-1は、上述した減算ブロック３３に入力される。減算ブロック３３は、入力θkから該θk-D-1を減算する。
先の各文献で提案されている従来技術は、このようにして表されるＰＬＬモデルについて、先の[式１０]を満足するように変更を加えることでループディレイ補償を実現しようとするものである。
その具体的なモデルを次の図６に示す。
この図６に示されるように、従来技術としてのＰＬＬモデルは、先の図５に示すモデルに対し、図中の破線により示す系を追加したものとなる。具体的に、この場合のＰＬＬモデルでは、ループディレイとしての遅延ブロック３４とＬＰＦ３５との間に加算ブロック４１が追加され、この加算ブロック４１により、上記ＬＰＦ３５の入力に対し、以下の３つの成分を帰還するものとしている。すなわち、図中のＶＣＯ／ＮＣＯ３６→遅延ブロック３７→加算ブロック４１の系により、ＶＣＯ／ＮＣＯ３６の出力θk-D-1に対しループディレイとしての遅延を与えたθk-2D-1を正帰還し、また、ＶＣＯ／ＮＣＯ３６→減算ブロック３８→加算ブロック４１の系によりＶＣＯ／ＮＣＯ３６の出力θk-D-1を負帰還し、さらに、遅延ブロック３９→乗算ブロック４０→減算ブロック３８→加算ブロック４１の系により、ＬＰＦ３５内の加算器３５ｃの出力を１時刻分遅延させた成分（ｆk-D-1）にループディレイ量「Ｄ」をゲインとして乗じた成分（Ｄ・ｆk-D-1）を正帰還するものとしている。つまり、ＬＰＦ３５の積分項にループディレイ量「Ｄ」をゲインとして乗じた成分を正帰還している。
この図６に示す、先の[式１０]を満足するモデルとすることで、ループディレイの補償を行うことが可能となる。
しかしながら、これはあくまでモデルとして捉えた場合であり、実際に図６に示すモデルに基づきＰＬＬ回路を構成するとしたときには、以下のような問題が生じることになる。
図７は、図６に示されるモデルに基づき、先の図２に示したようにＶＣＯ２６を用いたＰＬＬ回路を実現するとした場合の実際の構成例を示した図である。なお、図７において、既に図２において説明した部分については同一符号を付して説明を省略する。
この場合、図２に示した構成との比較では、ＬＰＦ２４ではなく図６に示したＬＰＦ３５に相当するループフィルタが設けられる点と、図６に示したループディレイ補償のための遅延ブロック３７、遅延ブロック３９、乗算ブロック４０、減算ブロック３８、加算ブロック４０に相当する構成（以下、遅延器３７、遅延器３９、乗算器４０、減算器３８、加算器４０と称する）が設けられる点が異なる。また、実際の構成においては、ＶＣＯ２６の出力を上記遅延器３７、上記減算器３８にそれぞれ供給するための系において、周波数／位相情報変換器４５とＡ／Ｄ変換器４６とが挿入されることになる。
ここで、ＶＣＯ２６の出力は周波数制御情報である。これに対し、ループフィルタ（ＬＰＦ３５）で扱う情報は位相情報である。従って、ＶＣＯ２６の出力をループフィルタの入力に帰還するためには、実際の構成では、周波数制御信号としてのＶＣＯ２６の出力信号について、そのエッジ位置を物理的に測定して位相量の情報に変換する必要がある。このため、該周波数／位相情報の変換を行う、周波数／位相変換器４５を設ける必要がある。
しかしながら、このような周波数／位相変換器４５は、現実に構成することは非常に困難である。
また、図８は、図６に示したモデルに基づき、図３のようなＩＴＲ方式によるＰＬＬ回路を実現するとしたときの実際の構成例を示している。なお、図８において、既に図３にて説明した部分については同一符号を付して説明を省略する。
この場合としても、図３の構成との比較では、ＬＰＦ２４ではなく図６に示したＬＰＦ３５が設けられる点と、図６に示したループディレイ補償のための遅延ブロック３７、遅延ブロック３９、乗算ブロック４０、減算ブロック３８、加算ブロック４０に相当する構成（遅延器３７、遅延器３９、乗算器４０、減算器３８、加算器４０）が設けられる点が異なる。
また、ＮＣＯ２９としては、伝達関数ブロックではなく実際の構成として表した場合は、先の図６に示した加算ブロック３６ａ、遅延ブロック３６ｂ、遅延ブロック３６ｃ（以下、それぞれ加算器３６ｃ、遅延器３６ｂ、遅延器３６ｃと称する）に加えて、図のような加算器２９ａと乗算器２９ｂが設けられる。具体的に、この場合のＬＰＦ３５の出力は、ＮＣＯ２９内の上記加算器２９ａ→乗算器２９ｂを介して加算器３６ａに入力される。加算器２９ａは、ＬＰＦ３５の出力に対して「１」を加算する。乗算器２９ｂは、上記加算器２９ａの出力に対して係数εを与える。
ここで、ＩＴＲ方式の場合、Ａ／Ｄ変換器２０におけるＲＦ信号のサンプリングは固定のオーバーサンプリング周波数に基づき行われる。この関係から、実際のＮＣＯ２９の演算としては、次の[式１１]のようにオーバーサンプリングレートで積算してからクロック周期内のエッジに対する位相量に変換するための剰余演算を行うことになる。

Figure 2009171247
 ここで、係数εはオーバーサンプリングレート、ｍｏｄ-1は整数１での剰余演算を表す。例えばオーバーサンプリングレートがデータレートの１．１倍とされる場合には、ε＝１．１と設定されるものである。
このような演算を実現するための構成として、ＮＣＯ２９には上記加算器２９ａと乗算器２９ｂが設けられることになる。
また、ＩＴＲ方式のＰＬＬ回路とする場合には、ループディレイ補償のためにＶＣＯ２９の出力を帰還する系において、図示するように位相抽出器を挿入する必要がある。
ここで、上記説明からも理解されるように、ＮＣＯ２９の出力はオーバーサンプリングクロックの１周期内で位相量を表す情報となる（オーバーサンプリング位相情報）。すなわち、これを図示すれば、次の図９に示すものとなる。図示されるようにＮＣＯ２９の出力は、オーバーサンプリングクロックの１周期ｃｓごとに、該１周期ｃｓ内での位相を表す情報となる。
このようなオーバーサンプリング位相情報としては、実際の回路実装上、オーバーフローやアンダーフローを考慮した場合には、或る範囲（ウィンドウ）内で位相を表現する情報とする必要がある。例えば図９に示されるようにして、−０．５〜＋０．５の範囲で表現することになる。すなわち、このようなオーバーサンプリング位相情報としては、例えば＋０．５に達したら次の周期における−０．５から表現するという、位相飛び越し処理されたものとなる。
これに対し、ＬＰＦ３５で扱うのは、次の図１０に示されるような通常の位相情報（オーバーサンプリングしていない場合の位相情報）である。すなわち、各時刻での位相量を表す情報である。
このため、ループディレイ補償のためにＮＣＯ２９の出力をループフィルタの入力に帰還するにあたっては、先の図９のようなオーバーサンプリング位相情報を、図１０に示す通常の位相情報に変換する位相抽出器４７を設ける必要がある。
しかしながら、このような位相抽出器４７としても、現実の構成として実現するのが非常に困難となる。具体的に、図９のように或る周期で位相が飛び越した表現となっている情報を、位相飛び越し情報に基づいて図１０のような通常の位相情報に変換するためには、先の[式１１]に示した演算の逆演算という、非常に複雑な処理を要するものとなり、その実現は非常に困難である。
以上のように、ループディレイを補償するための従来技術としての図６のモデルは、実際の回路実装を想定した場合にはその実現が非常に困難であり、また、仮に実現が可能であったとしても非常に複雑な処理を要するものとなってしまう。すなわち、何れにしても図６に示した従来技術では、ループディレイ補償のための構成を現実的なものとして実現することが困難となる。
[実施の形態としてのループディレイ補償]

ここで、上記による従来技術の問題は、何れもループディレイ補償にあたってＶＣＯやＮＣＯの出力をループフィルタに帰還するようにされていることに起因している。
そこで本出願人は、先の[式１０]を変形することで、ＶＣＯやＮＣＯの出力をループフィルタに帰還する必要のないモデルの導出を試みた。
先ず、そのようなモデルの導出にあたり、本出願人は、ＶＣＯ／ＮＣＯ３６としての伝達関数ブロックに着目した。このＶＣＯ／ＮＣＯ３６の遅延成分のみに着目してＺ変換で表すと、次の[式１２]のように表すことができる。

Figure 2009171247
この前提を踏まえ、先の[式１０]におけるディレイ補償の項を変形してみる。
先ず、以下の[式１３]により示される、[式１０]におけるディレイ補償の項を、「θk-D-1」で整理して[式１４]とおく。

Figure 2009171247
Figure 2009171247
ここで、先の図６によると、上記[式１４]の第四項「θk-D-1」は、ＬＰＦ３５の出力（δθk-D-1）に対してＶＣＯ／ＮＣＯ３６の伝達関数を掛け合わせたものとなる。このことから、先の[式１２]より、[式１４]は次の[式１５]とおくことができる。

Figure 2009171247
さらに、上記[式１５]について、第三項（１−Ｚ-D）を因数分解して次の[式１６]とおく。

Figure 2009171247
 この[式１６]を整理すると、次の[式１７]とおくことができる。

Figure 2009171247
この[式１７]によれば、ＶＣＯやＮＣＯの出力はもはやディレイ補償には必要なく、ループフィルタ内で得られる成分のみに基づいてディレイ補償の項を表現することができるようになる。
上記[式１７]に従って開ループのモデルを描くと、次の図１１のようになる。
なお、図１１において、既に図６にて説明した部分と同様となる部分については同一符号を付して説明を省略する。
図示するようにして、本実施の形態のＰＬＬモデルでは、先の図５、図６ではＬＰＦ３５と示した[乗算ブロック３５ａ、乗算ブロック３５ｂ、加算ブロック３５ｃ、遅延ブロック３５ｄ、加算ブロック３５ｅ]（以下、ループフィルタブロックと呼ぶ）の出力δθk-D-1について、[式１７]の第三項で表される伝達関数を与えるための移動平均ブロック２４ｃと、上記ループフィルタブロック内の加算ブロック３５ｃの出力を入力して[式１７]の第一項・第二項としての成分を得るための遅延ブロック２４ａ及び乗算ブロック２４ｂと、さらに、上記移動平均ブロック２４ｃからの出力と上記乗算ブロック２４ｂからの出力を[式１７]に従って上記ループフィルタブロックの入力に帰還させるための加減算ブロック２４ｄが設けられる。
上記移動平均ブロック２４ｃでは、上記出力δθk-D-1に対し、[式１７]の第三項で表される信号特性の畳み込みを行うことになる。すなわち、この移動平均ブロック２４ｃでは、出力δθk-D-1について「Ｄ−１」回の移動平均が求められることに相当する。換言すれば、「閉ループ全体の遅延量−１」回の移動平均が計算されるものである。
上記遅延ブロック２４ａは、上記加算ブロック３５ｃの出力に対して１時刻分の遅延を与え、上記乗算ブロック２４ｂは、上記遅延ブロック２４ａの出力に対し、ループディレイ量「Ｄ」をゲインとして乗じる。
また、上記加減算ブロック２４ｄは、遅延ブロック３４からの出力ｒk-Dを入力し、該出力ｒk-Dに対して、上記移動平均ブロック２４ｃの出力は減算し、上記乗算ブロック２４ｂの出力は加算する。この加算ブロック２４ｄの出力がループフィルタブロック内の乗算ブロック３５ａ、３５ｂにそれぞれ入力される。
なお、ここでは図示の都合上、上記ループフィルタブロックに加えて、ディレイ補償のための移動平均ブロック２４ｃ、遅延ブロック２４ａ、乗算ブロック２４ｂ、及び加減算ブロック２４ｄも含めた全体をＬＰＦ２４として表しているが、もちろん、図５、図６と同様に、ループフィルタブロックとしての部分のみをＬＰＦとして捉えることも可能である。
図１２、図１３は、図１１に示したモデルに基づきループディレイ補償を行うにあたっての、実際のＰＬＬ回路の構成例を示した図である。
図１２はＶＣＯ２６を用いる場合、図１３はＩＴＲ方式を採用する場合の構成を示している。なお、これらの図において、既にこれまでに説明した部分と同様となる部分については同一符号を付して説明を省略する。
先ず、図１２のＶＣＯ２６を用いる場合の構成としては、先の図２に示した構成におけるＬＰＦ２４を、図１１に示したＬＰＦ２４内の各ブロックで表される演算を行うように構成する。具体的に、この図１２に示されるＬＰＦ２４の内部構成としては、図１１に示した乗算ブロック３５ａ、乗算ブロック３５ｂ、加算ブロック３５ｃ、遅延ブロック３５ｄ、加算ブロック３５ｅ、及び移動平均ブロック２４ｃ、遅延ブロック２４ａ、乗算ブロック２４ｂ、加減算ブロック２４ｄの各ブロックに相当する構成（以下、それぞれ乗算器３５ａ、乗算器３５ｂ、加算器３５ｃ、遅延器３５ｄ、加算器３５ｅ、移動平均計算部２４ｃ、遅延器２４ａ、乗算器２４ｂ、加減算部２４ｄとする）を、図１１に示される接続形態により接続したものとなる。
この場合、上記移動平均計算部２４ｃとしては、例えばＦＩＲフィルタで構成することができる。
また、図１３に示すＩＴＲ方式を採用する場合としても、先の図３に示した構成におけるＬＰＦ２４の内部構成を、図１２に示されるＬＰＦ２４と同様の構成とすればよい。
なお、確認のために述べておくと、この場合もＮＣＯ２９の内部構成は、先の図８にて説明したものと同様となる。
これら図１２、図１３からも明らかなように、本実施の形態としてのモデルに基づきループディレイ補償を行うものとすれば、ＬＰＦ２４内で完結してループディレイ補償を行うことができ、ＶＣＯ２６を用いる場合であれば物理的にクロックの周期を測定するような周波数／位相変換器４５を設ける必要はなく、また、ＩＴＲ方式を採用する場合であれば、[式１１]の逆演算という複雑な処理を行う位相抽出器４７を不要とすることができる。
このことから、本実施の形態によれば、ループディレイを補償することで処理速度の向上と収束性能の向上との両立を図るＰＬＬ回路を、現実的な構成として実現することができる。
[シミュレーション結果]

以下、上記により説明した本実施の形態としてのＰＬＬ回路の効果について説明する。
なお、以下では図１３に示したＩＴＲ方式を採用するＰＬＬ回路についてシミュレーションを行った結果を説明するが、図１２のようにＶＣＯ２６を用いる場合にも同様の結果が得られる。
以下のシミュレーションでは、ＰＬＬ回路への入力波形として、１−７ＰＰ（ＲＬＬ(1,7)ＰＰ、ＲＬＬ：Run Length Limited,ＰＰ：Parity preserve/prohibit）変調符号にＮＲＺ（Non Return to Zero）変調を施したデータに対しＰＲ(0.25, 0.5, 0.25)による畳み込みを行った、ＰＲ(1,2,1)理想波形を入力した。また、オーバーサンプリングレートは1.05に設定した。
ここで、一般に二次のＰＬＬは、ダンピングファクタζと角自然周波数ωnによってその挙動を表すことができる。先の図１２や図１３などにおけるループフィルタの係数α、βの値は、この挙動に対して次の[式１８]「式１９」によって一意的に求めることができるものである。

Figure 2009171247
Figure 2009171247
 但し、これらの式において、Ｋiは位相誤差ゲインであり、１−７ＰＰのランダムパターンに対して実験的に求めることができ、予め測定しておくことができる。この場合、Ｋiは0.49274である。
先ず、図１４に、収束特性についてのシミュレーション結果を示す。
この図１４では、横軸を時間、縦軸を位相誤差としてＰＬＬの収束特性（位相誤差検出結果の挙動）を示している。
なお、この図１４では、周波数誤差が-0.5％の場合の結果を示している。ここで周波数誤差とは、入力波形に含まれるデータの周波数とＰＬＬに予め設定されている中心周波数との誤差を、上記中心周波数に対する比で定義したものである。
図１４において、十字印でプロットしたものが本実施の形態のＰＬＬ回路についてのシミュレーション結果を示すものである。この結果を得るにあたっては、ＰＬＬ定数をζ＝1.5、ωn＝2.273E-02[rad/sec]（サンプリング周波数を1.0として規格化）に設定した。また、ループディレイ量はＤ＝３０である。
また、比較として、図１４の丸印のプロットは、同じくループディレイ量Ｄ＝３０としたときの、ディレイ補償を行わない場合の結果を示している。この丸印による結果を得るにあたっては、ζ＝1.0, ωn＝1.515E-02[rad/sec]を設定した。
さらに、参考として、図中の四角印によりループディレイがない場合（Ｄ＝０）のＰＬＬ定数をζ＝1.0, ωn＝1.515E-02[rad/sec]としたときの結果も併せて示している。
図１４において、本来、ループディレイがない場合には、四角印の結果のようにオーバーシュートがない挙動を示すべきものとなる。しかしながら、ループディレイが存在すると、ディレイ補償なしの場合（丸印）には振動成分が現れ、不安定な制御状況となる。
これに対し、本実施の形態のディレイ補償によって、また、適切なＰＬＬ定数を与えることにより、十字印の結果が示すように、振動性の不安定成分を抑えた良好な挙動が得られることがわかる。
このように不安定成分の抑制が図られることから、図中の矢印で比較するように、本実施の形態の場合の方がループディレイ補償を行わない場合よりも収束時間が短縮化されていることわかる。
なお、この場合、収束時間は位相誤差検出結果が±0.05％の範囲内に収束するまでの時間として定義したものである。
また、図１５は、キャプチャレンジについてのシミュレーション結果を示している。
ここで、キャプチャレンジとは、ＰＬＬが所定時間内に収束可能な周波数誤差範囲により定義したものである。
図１５では、横軸を周波数誤差（正規化周波数誤差）、縦軸を収束時間（チャンネルビット数cbs）として周波数誤差に対する収束時間の変化特性を示している。図中の丸印と実線の組み合わせで示す結果がディレイ補償あり（本実施の形態）の場合の結果を示し、菱形と破線の組み合わせで示す結果がディレイ補償なしの場合の結果を示している。
ここでは、図中の一点鎖線（収束判定）により示す、収束時間が１０００チャンネルビット以下となる周波数誤差の範囲をキャプチャレンジとして定義した。図１５に示す結果によれば、ディレイ補償なしの場合のキャプチャレンジはおよそ1.1％であるのに対し、ディレイ補償を行う本実施の形態の場合、キャプチャレンジはおよそ2.2％と、約２倍に拡大されていることがわかる。
さらに、ζ及びωnを変化させたときのキャプチャレンジをコンター（等高線）で表した結果を次の図１６、図１７に示す。図１６はディレイ補償なしの場合の結果を、また図１７はディレイ補償を行う本実施の形態の場合の結果を示している。
これらの図は、ループディレイ量Ｄ＝３０とした場合の結果を示したものである。なお、各図では、図中に付した番号が若い領域ほどキャプチャレンジが広いことを表す。
図１６によれば、ディレイ補償を行わない場合には、ＰＬＬ定数を変化させても1〜1.2%以上のキャプチャレンジが得られる領域は存在しないが、図１７の本実施の形態の場合には、ＰＬＬ定数を適切に選ぶことによって、2〜2.2%の領域が得られることがわかる。つまり、これら図１６、図１７に示す結果からも、本実施の形態のディレイ補償によってキャプチャレンジの拡大が図られることがわかる。
＜変形例＞

以上、本発明の実施の形態について説明したが、本発明としてはこれまでで説明してきた具体例に限定されるべきものではない。
例えば、これまでの説明では、本発明が光ディスク記録媒体について再生を行うシステムに適用される場合を例示したが、例えばＨＤＤ（Hard Disk Drive）など磁気記録媒体について再生を行うシステムに対しても好適に適用することができる。
また、記録媒体について再生を行うシステム以外にも、データ通信システムにおいて受信信号についてのタイミング同期を図る場合などにも本発明は好適に適用できる。
本発明としては、ループフィルタを備えて目標値と制御値との誤差を検出して該誤差の値が所定値となるように制御を行うフィードバック制御ループとして、該フィードバック制御ループに形成される開ループが、フィードバック制御ループとしての閉ループ全体の遅延と上記ループフィルタ、及び最後段の単純積分とで表現される場合において好適に適用できるものである。
本発明の実施の形態としての信号処理回路を備えて構成される再生装置の内部構成について示したブロック図である。 ＶＣＯを用いた場合の実施の形態としての信号処理回路を含んで構成されるデータ信号処理部の内部構成を示したブロック図である。 ＩＴＲ方式を採用した場合の実施の形態としての信号処理回路を含んで構成されるデータ信号処理部の内部構成を示したブロック図である。 ループディレイを目標誤差検出直後に集めたフィードバック系モデルを示した図である。 一般的なＰＬＬのモデルを示した図である。 ループディレイを補償する従来のＰＬＬのモデルを示した図である。 従来のＰＬＬモデルに基づきディレイ補償を行うための実際の回路構成例（ＶＣＯを用いる場合）について示した図である。 従来のＰＬＬモデルに基づきディレイ補償を行うための実際の回路構成例（ＩＴＲ方式を採用する場合）について示した図である。 オーバーサンプリング位相情報について説明するための図である。 ループフィルタで扱われるべき位相情報について説明するための図である。 ループディレイ補償を行う実施の形態としてのＰＬＬモデルを示した図である。 実施の形態のＰＬＬモデルに基づきディレイ補償を行うための実際の回路構成例（ＶＣＯを用いる場合）について示した図である。 実施の形態のＰＬＬモデルに基づきディレイ補償を行うための実際の回路構成例（ＩＴＲ方式を採用する場合）について示した図である。 実施の形態のＰＬＬモデルによる収束特性についてのシミュレーション結果を説明するための図である。 実施の形態のＰＬＬモデルのキャプチャレンジについてのシミュレーション結果を説明するための図である。 ＰＬＬ定数を変化させたときのキャプチャレンジを等高線で表した結果として、ディレイ補償を行わない場合の結果を示した図である。 ＰＬＬ定数を変化させたときのキャプチャレンジを等高線で表した結果として、本実施の形態の場合の結果を示した図である。
符号の説明
１ 光ピックアップ、２ スピンドルモーター、３ スレッド機構、４ マトリクス回路、５ データ信号処理部、６ デコーダ、７ ウォブル信号処理回路、８ ＡＤＩＰ復調回路、９ アドレスデコーダ、１０ システムコントローラ、１１ サーボ回路、１２ スピンドルサーボ回路、１３ スピンドルドライバ、１４ スレッドドライバ、１５ ホストＩ／Ｆ、２０ Ａ／Ｄ変換器、２１ ＰＲ等化器（PR-EQ）、２２ 最尤復号器、２３ 位相誤差検出器、２４ ＬＰＦ、２４ａ 遅延ブロック（遅延器）、２４ｂ 乗算ブロック（乗算器）、２４ｃ 移動平均ブロック（移動平均計算部）、２４ｄ 加減算ブロック（加減算部）、２５ Ｄ／Ａ変換器、２６ ＶＣＯ、２７ 発振器、２８ Interpolator、２９ ＮＣＯ、２９ａ 加算ブロック（加算器）、２９ｂ 乗算ブロック（乗算器）、３３ 減算ブロック、３４ 遅延ブロック、３５ａ,３５ｂ 乗算ブロック（乗算器）、３５ｃ,３５ｅ,３６ａ 加算ブロック（加算器）、３５ｄ,３６ｂ,３６ｃ 遅延ブロック（遅延器）、５０ 光ディスク、１００ ホスト機器

Claims (7)

  1. ループフィルタを備えると共に、目標値と制御値との誤差を検出して該誤差の値が所定値となるように制御を行うフィードバック制御ループが形成されるようにして構成された信号処理回路であり、上記フィードバック制御ループに形成される開ループが、上記フィードバック制御ループとしての閉ループ全体の遅延と上記ループフィルタ、及び最後段の単純積分とで表現されるようにして構成されている信号処理回路であって、
    上記ループフィルタの出力の移動平均を計算する移動平均計算手段と、
    上記ループフィルタ内で演算された値に所定のゲインを与える乗算手段と、
    上記移動平均計算手段による計算結果と上記乗算手段による計算結果とが上記ループフィルタの入力に同時に帰還されるようにして上記ループフィルタの前段に設けられた合成手段と、
    を備えることを特徴とする信号処理回路。
  2. 上記ループフィルタが比例及び積分フィルタで構成された２次遅れ系の制御システムが形成されており、
    上記乗算手段は、
    上記ループフィルタの積分項に対して上記所定のゲインを与える、
    ことを特徴とする請求項１に記載の信号処理回路。
  3. 上記移動平均計算手段は、上記ループフィルタの出力について「上記閉ループ全体の遅延量−１」回の移動平均を計算し、
    上記乗算手段は、上記ループフィルタの積分項に対し「上記閉ループ全体の遅延量」を上記ゲインとして乗じ、
    上記合成手段は、上記移動平均計算手段による計算結果が上記ループフィルタの入力に負帰還され、且つ上記乗算手段による計算結果が上記ループフィルタの入力に正帰還されるようにして加減算を行うように構成される、
    ことを特徴とする請求項２に記載の信号処理回路。
  4. 入力信号の位相と周波数について制御を行うＰＬＬ回路として構成されることを特徴とする請求項３に記載の信号処理回路。
  5. ループフィルタを備えると共に、目標値と制御値との誤差を検出して該誤差の値が所定値となるように制御を行うフィードバック制御ループにおいて、上記フィードバック制御ループに形成される開ループが、上記フィードバック制御ループとしての閉ループ全体の遅延と上記ループフィルタ、及び最後段の単純積分とで表現されるようにして構成されている場合において、
    上記ループフィルタの出力の移動平均と、上記ループフィルタ内で演算された値に所定のゲインを与えたものとを上記ループフィルタの入力に同時に帰還する、
    ことを特徴とする信号処理方法。
  6. 記録媒体に対する少なくとも再生を行う再生装置であって、
    上記記録媒体に記録された信号を読み出す読出手段と、
    比例及び積分フィルタを備えて構成されたループフィルタが備えられて２次遅れ系の制御システムとしての構成を有し、上記読出手段により得られる読出信号について位相と周波数の制御を行うＰＬＬ回路とを備えると共に、
    上記ＰＬＬ回路は、
    フィードバック制御ループに形成される開ループが、上記フィードバック制御ループとしての閉ループ全体の遅延と上記ループフィルタ、及び最後段の単純積分とで表現されるようにして構成され、且つ、
    上記ループフィルタの出力の移動平均を計算する移動平均計算手段と、
    上記ループフィルタの積分項に対して所定のゲインを与える乗算手段と、
    上記移動平均計算手段による計算結果と上記乗算手段による計算結果とが上記ループフィルタの入力に同時に帰還されるようにして上記ループフィルタの前段に設けられた合成手段とを備える、
    ことを特徴とする再生装置。
  7. 上記移動平均計算手段は、上記ループフィルタの出力について「上記閉ループ全体の遅延量−１」回の移動平均を計算し、
    上記乗算手段は、上記ループフィルタの積分項に対し「上記閉ループ全体の遅延量」を上記ゲインとして乗じ、
    上記合成手段は、上記移動平均計算手段による計算結果が上記ループフィルタの入力に負帰還され、且つ上記乗算手段による計算結果が上記ループフィルタの入力に正帰還されるようにして加減算を行うように構成される、
    ことを特徴とする請求項６に記載の再生装置。
JP2008007251A 2008-01-16 2008-01-16 信号処理回路、信号処理方法、再生装置 Expired - Fee Related JP5045448B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008007251A JP5045448B2 (ja) 2008-01-16 2008-01-16 信号処理回路、信号処理方法、再生装置
US12/329,810 US7825739B2 (en) 2008-01-16 2008-12-08 Signal processing circuit, signal processing method, and playback apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008007251A JP5045448B2 (ja) 2008-01-16 2008-01-16 信号処理回路、信号処理方法、再生装置

Publications (2)

Publication Number Publication Date
JP2009171247A true JP2009171247A (ja) 2009-07-30
JP5045448B2 JP5045448B2 (ja) 2012-10-10

Family

ID=40850123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008007251A Expired - Fee Related JP5045448B2 (ja) 2008-01-16 2008-01-16 信号処理回路、信号処理方法、再生装置

Country Status (2)

Country Link
US (1) US7825739B2 (ja)
JP (1) JP5045448B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9654278B2 (en) 2014-01-22 2017-05-16 Sony Corporation Data processing device, data processing method, and recovery device
JP7527829B2 (ja) 2019-04-15 2024-08-05 インフィニオン テクノロジーズ アクチエンゲゼルシャフト デジタル位相同期回路のトラッキング

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4264585B2 (ja) * 2007-04-27 2009-05-20 ソニー株式会社 同期回路およびその制御方法
JP2010212929A (ja) * 2009-03-10 2010-09-24 Sony Corp 測定装置、再生装置、測定方法
JP5251759B2 (ja) * 2009-07-01 2013-07-31 ソニー株式会社 Ｐｌｌ回路
US9098399B2 (en) 2011-08-31 2015-08-04 SMART Storage Systems, Inc. Electronic system with storage management mechanism and method of operation thereof
US9063844B2 (en) 2011-09-02 2015-06-23 SMART Storage Systems, Inc. Non-volatile memory management system with time measure mechanism and method of operation thereof
US8471610B2 (en) * 2011-09-29 2013-06-25 Electric Power Research Institute, Inc. Application of phase-locked loop (PLL) in oscillation monitoring for interconnected power systems
US9239781B2 (en) 2012-02-07 2016-01-19 SMART Storage Systems, Inc. Storage control system with erase block mechanism and method of operation thereof
US9671962B2 (en) 2012-11-30 2017-06-06 Sandisk Technologies Llc Storage control system with data management mechanism of parity and method of operation thereof
US9123445B2 (en) 2013-01-22 2015-09-01 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9183137B2 (en) 2013-02-27 2015-11-10 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9543025B2 (en) 2013-04-11 2017-01-10 Sandisk Technologies Llc Storage control system with power-off time estimation mechanism and method of operation thereof
US10546648B2 (en) * 2013-04-12 2020-01-28 Sandisk Technologies Llc Storage control system with data management mechanism and method of operation thereof
US9367353B1 (en) 2013-06-25 2016-06-14 Sandisk Technologies Inc. Storage control system with power throttling mechanism and method of operation thereof
US9244519B1 (en) 2013-06-25 2016-01-26 Smart Storage Systems. Inc. Storage system with data transfer rate adjustment for power throttling
US9146850B2 (en) 2013-08-01 2015-09-29 SMART Storage Systems, Inc. Data storage system with dynamic read threshold mechanism and method of operation thereof
US9448946B2 (en) 2013-08-07 2016-09-20 Sandisk Technologies Llc Data storage system with stale data mechanism and method of operation thereof
US9431113B2 (en) 2013-08-07 2016-08-30 Sandisk Technologies Llc Data storage system with dynamic erase block grouping mechanism and method of operation thereof
US9361222B2 (en) 2013-08-07 2016-06-07 SMART Storage Systems, Inc. Electronic system with storage drive life estimation mechanism and method of operation thereof
US9257998B2 (en) * 2013-10-10 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase locked loop
US9747157B2 (en) 2013-11-08 2017-08-29 Sandisk Technologies Llc Method and system for improving error correction in data storage
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9525576B1 (en) * 2015-07-24 2016-12-20 Seagate Technology Llc Self-adapting phase-locked loop filter for use in a read channel
US9613652B2 (en) 2015-07-24 2017-04-04 Seagate Technology Llc Phase error recovery circuitry and method for a magnetic recording device
US11967963B2 (en) * 2022-03-09 2024-04-23 Mellanox Technologies, Ltd. High performance feedback loop with delay compensation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05252153A (ja) * 1992-03-03 1993-09-28 Fujitsu Ltd ディジタル・ループフィルタ
FR2709623B1 (fr) * 1993-08-31 1995-11-17 Sgs Thomson Microelectronics Filtre de boucle à verrouillage de phase numérique.
JPH08107352A (ja) 1994-10-04 1996-04-23 Hitachi Ltd 位相同期システム
JP3085511B2 (ja) * 1994-11-24 2000-09-11 株式会社アドバンテスト 基準周波数発生装置
US6236343B1 (en) * 1999-05-13 2001-05-22 Quantum Corporation Loop latency compensated PLL filter
JP3642720B2 (ja) * 2000-06-30 2005-04-27 富士通株式会社 記憶装置、トラッキング制御方法及びそのトラッキング制御装置
US6967606B2 (en) * 2003-11-18 2005-11-22 Infineon Technologies Ag Loop filter for a continuous time sigma delta analog to digital converter
JP4821264B2 (ja) * 2005-10-25 2011-11-24 ソニー株式会社 同期装置、同期方法及び同期プログラム並びにデータ再生装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9654278B2 (en) 2014-01-22 2017-05-16 Sony Corporation Data processing device, data processing method, and recovery device
JP7527829B2 (ja) 2019-04-15 2024-08-05 インフィニオン テクノロジーズ アクチエンゲゼルシャフト デジタル位相同期回路のトラッキング

Also Published As

Publication number Publication date
JP5045448B2 (ja) 2012-10-10
US7825739B2 (en) 2010-11-02
US20090179707A1 (en) 2009-07-16

Similar Documents

Publication Publication Date Title
JP5045448B2 (ja) 信号処理回路、信号処理方法、再生装置
US8913475B2 (en) Data detecting device, reproducing device, and data detecting method
JP4232207B2 (ja) 情報再生装置
JP4407461B2 (ja) 光ディスク装置
US8873358B2 (en) Skew detection method and optical disc device
JP2006252681A (ja) 光ディスク装置及びｐｌｌ回路
JP6060912B2 (ja) データ処理装置、データ処理方法、および再生装置
JP2007058887A (ja) 光ディスク装置及び再生信号処理回路
JP4725445B2 (ja) 再生装置、トラッキング制御方法
JP5766281B2 (ja) 信号処理装置、信号処理方法、及び光ディスク装置
US11070238B2 (en) Decoding device and decoding method
JP6036798B2 (ja) データ検出装置、再生装置、データ検出方法
JP5054672B2 (ja) 記録媒体へアクセスする装置
US6847602B2 (en) Data detection in optical disk drives using decision feedback equalization
JP4804268B2 (ja) デジタルｐｌｌ回路およびデータ再生装置
JP5623097B2 (ja) 情報再生方法及び装置、並びに光ディスク装置
JP2006216175A (ja) Ｐｌｌ回路およびディスク再生装置
JP2006209892A (ja) Ｐｌｌ回路およびディスク再生装置
JP2011165245A (ja) 復号装置、再生装置、復号方法
JP2010211834A (ja) 情報再生信号処理装置
JP2013206479A (ja) 再生装置およびその動作方法
JP2009009664A (ja) 光ディスク装置の回路
JP2007207291A (ja) 情報記録再生装置、およびその記録クロック生成方法
JP2013145619A (ja) 位相差検出装置、トラッキングエラー検出装置、及び光ディスク装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120702

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5045448

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees