JP2009164373A - 半導体装置 - Google Patents

Abstract

【課題】ツェナーザップ等のトリミング用素子を不要とする半導体装置を提供する。
【解決手段】半導体基板１の裏面に形成された絶縁膜２、半導体基板の主面から絶縁膜まで到達するように形成された複数の素子分離領域３１〜３３、半導体基板において素子分離領域により相互に電気的に分離された少なくも半導体層４１、４２、半導体層４１、４２の表面に電気的に接続されるように設けられた電圧印加端子１１、１２、電圧印加端子１１とノードＮ１との間に直列に接続されたスイッチＳＷ１、電圧印加端子１２とノードＮ２との間に直列に接続されたスイッチＳＷ２、ノードＮ１、Ｎ２からそれぞれの電圧を入力されてこれに応じた出力を行うセレクタ回路ＳＲ１、半導体基板の裏面に形成された絶縁膜に接触するように配置された導電層３を備える。
【選択図】図１

Description

本発明は、半導体装置に関する。

半導体ウェーハを製造した後あるいはチップ成形後に検査を行い、不良箇所を冗長回路に置き換えたり、所望の精度の電源電圧が得られるように電圧値を切り替える等のトリミングが行われる。

従来は、ツェナーザップというトリミング専用の素子が用いられていた。セレクタ回路の２つの入力端子に予め電源電圧が印加されており、さらにそれぞれの入力端子と接地端子との間にツェナーザップが直列に接続されている。この状態で、選択的にいずれか一方のツェナーザップに大電流を流して発熱により素子を破壊して接地端子に短絡し、セレクタ回路への入力電圧の組み合わせを設定することを行っていた。

しかし、ツェナーザップという面積を要するトリミング専用の素子をウェーハ上に形成する必要があり、回路面積を要していた。また、ツェナーザップに大電流が流れるため他の回路素子へ影響が及ばないように隔離する必要があり、面積効率の低下を招いていた。

さらに、ツェナーザップを破壊した後も残留抵抗が存在する。また破壊後に短絡状態を維持することに関し不安定であり、抵抗値が後に増加したり完全に破断して開放状態になるおそれもあった。

以下に、ツェナーザップを用いないトリミング技術を開示した文献名を記載する。

特許文献１には、半導体基板表面に形成された抵抗体と、この抵抗体の上部に形成された厚い絶縁膜と、この絶縁膜を貫通して抵抗体に接続されたコンタクトホールと、コンタクトホール内の抵抗体の表面上に形成された薄い絶縁膜と、コンタクトホールに接続された金属配線とを備え、薄い絶縁膜に電圧を印加して破壊することで抵抗体と金属配線とを短絡して抵抗値の調整を行う技術が記載されている。

しかし、この特許文献１に記載された技術では、ツェナーザップを破壊する電圧よりも低い電圧で破壊可能な薄い膜厚で絶縁膜を追加の工程で形成しなければならず、工程数及び製造コストの増加を招いていた。

また、抵抗体が拡散層により形成されているが、この拡散層にも絶縁膜を破壊するための電圧が印加されることとなり、絶縁膜破壊後の拡散層の抵抗値に影響を及ぼすおそれがあった。
特開平８−５５９６１号公報

本発明は、ツェナーザップ等のトリミング用の素子を不要とし、回路面積効率を向上させ、またトリミング後に安定した特性が得られる半導体装置を提供することを目的とする。

本発明の一態様による半導体装置は、半導体基板の裏面に形成された絶縁膜と、前記半導体基板の主面から前記絶縁膜まで到達するように形成された複数の素子分離領域と、前記半導体基板において、前記素子分離領域により相互に電気的に分離された少なくも第１の半導体層及び第２の半導体層と、前記第１の半導体層の表面に電気的に接続されるように設けられた第１の電圧印加端子と、前記第２の半導体層の表面に電気的に接続されるように形成された第２の電圧印加端子と、前記第１の電圧印加端子と、所定電圧の印加が可能な第１のノードとの間に直列に接続された第１のスイッチと、前記第２の電圧印加端子と、前記所定電圧の印加が可能な第２のノードとの間に直列に接続された第２のスイッチと、前記第１のノードと前記第２のノードとからそれぞれの電圧を入力され、この電圧の組み合わせに応じた出力を行うセレクタ回路と、前記半導体基板の裏面に形成された前記絶縁膜に接触するように配置された導電層とを備えることを特徴とする。

また、本発明の一態様による半導体装置は、半導体基板の裏面に形成された絶縁膜と、前記半導体基板の主面から前記絶縁膜まで到達するように形成された複数の素子分離領域と、前記半導体基板において、前記素子分離領域により相互に電気的に分離された少なくも第１の半導体層及び第２の半導体層と、前記第１の半導体層の表面に電気的に接続されるように設けられた第１の電圧印加端子と、前記第２の半導体層の表面に電気的に接続されるように形成された第２の電圧印加端子と、前記第１の電圧印加端子と、第１のノードとの間に直列に接続された第１のスイッチと、前記第２の電圧印加端子と、第２のノードとの間に直列に接続された第２のスイッチと、前記第１のノードと前記第２のノードとからそれぞれの電圧を入力され、この電圧の組み合わせに応じた出力を行うセレクタ回路と、前記第１のノード及び前記第２のノードに接続され、それぞれに所定電圧を供給する電源回路と、前記半導体基板の裏面に形成された前記絶縁膜に接触するように配置された導電層とを備えることを特徴とする。

本発明の半導体装置によれば、ツェナーザップ等のトリミング用素子が不要であり、ウェーハ面積効率を向上させ、またトリミング後に安定した特性を得ることができる。

以下、本発明の実施の形態による半導体装置について、図面を参照して説明する。

半導体基板１における裏面側にシリコン酸化膜、シリコン窒化膜等の絶縁膜２が形成されている。半導体基板１の表面から裏面まで到達するように素子分離溝としてディープトレンチアイソレーション（Deep Trench Isolation、以下ＤＴＩと称する）溝内に絶縁膜が埋め込まれた素子分離領域３１、３２、３３が形成されており、半導体領域４１、４２が電気的に絶縁分離された状態にある。これらの半導体領域４１、４２にそれぞれ対応する絶縁膜２の部分が、破壊され短絡状態にあるか否かにより、後述するトリミング用のデータを不揮発な状態で記憶する部分に相当する。

半導体基板１の表面部分に後述するような回路素子が形成され、その表面上に配線層４が形成されている。この配線層４には、半導体層４１、４２の表面が露出するように設けられた貫通孔にそれぞれ導電材が埋め込まれたコンタクト２１、２２が形成されている。コンタクト２１は電圧印加端子１１と接続され、コンタクト２２は電圧印加端子１２と接続されている。配線層４上には電圧印加端子１３がさらに設けられ、所定電圧を供給する電源５が接続されている。

半導体基板１の表面部分に回路素子として、コンタクト２１と電圧印加端子１３との間に、直列にスイッチＳＷ１と抵抗Ｒ１とが形成されており、コンタクト２２と電圧印加端子１３との間に、直列にスイッチＳＷ２と抵抗Ｒ２とが形成されている。これらのスイッチＳＷ１、ＳＷ２、抵抗Ｒ１、Ｒ２は例えばＭＯＳＦＥＴ等により形成してもよい。またスイッチＳＷ１、ＳＷ２は、図示されていない制御端子からスイッチングを切り換えるための信号を入力されてオン／オフが制御される。

抵抗Ｒ１とスイッチＳＷ１とを接続するノードＮ１は、半導体基板１の表面部分に形成されたセレクタ回路ＳＲ１の一方の入力端子に接続され、抵抗Ｒ２とスイッチＳＷ２とを接続するノードＮ２は、セレクタ回路ＳＲ１の他方の入力端子に接続されている。

トリミング処理を行う前段階では、図１に示されたようにスイッチＳＷ１、ＳＷ２はオン状態にある。そして、半導体基板１が絶縁膜２を介して導電性を有し接地された、例えばフレーム等の導電層３上に載置されている。

トリミング処理を行うときの半導体装置の縦断面を図２に示す。先ず、スイッチＳＷ１、ＳＷ２を共にオフ状態にする。電圧印加端子１１、１２のうち、いずれか一方（ここでは、電圧印加端子１１）を選択的にスイッチＳＷ１１を介して可変電圧電源６に接続する。尚、可変電圧電源６は固定電圧を出力する電源であってもよい。

スイッチＳＷ１１をオンし、電圧印加端子１１、コンタクト２１、半導体層４１を介して絶縁膜２に電源電圧を印加し、絶縁破壊を起こさせる。これにより、コンタクト２１と導電層３との間が、導通路５２を介して対地短絡状態になる。

図３に、トリミング処理を行った後の半導体装置の縦断面を示す。トリミング処理後は、スイッチＳＷ１、ＳＷ２は共にオン状態に設定される。

電圧印加端子１１とコンタクト２１が、半導体層４１と絶縁膜２との間に形成された導通路５２を介して導電層３に接地短絡されている。これにより、電圧印加端子１１に、コンタクト２１、スイッチＳＷ１、ノードＮ１を介して接続されたセレクタ回路ＳＲ１の一方の入力端子には、接地電圧が入力される。

一方、電圧印加端子１２に、コンタクト２２、スイッチＳＷ２を介して接続されたセレクタ回路ＳＲ１の他方の入力端子には、電源５から供給された電源電圧が入力される。これにより、セレクタ回路ＳＲ１に入力される電圧値の組み合わせが決定される。この組み合わせに応じた選択信号がセレクタ回路ＳＲ１から出力され、図示されていない電源回路や冗長回路に与えられて所定の選択動作が行われる。

尚、以上のトリミング処理は、半導体ウェーハ段階で行ってもよくあるいはチップ成形後に行ってもよい。いずれの場合であっても、各チップ領域毎に電圧印加端子１１、１２、１３、スイッチＳＷ１、ＳＷ２、セレクタ回路ＳＲ１を設ける必要がある。

本実施の形態１によれば、トリミング用にツェナーザップという面積を要する特殊な素子をウェーハ上に形成する必要がなく、回路面積の増加を防止することができる。

ツェナーザップを破壊する際には大電流を供給する必要があるが、本実施の形態１では絶縁膜２を破壊するために必要な電圧を印加すればよく、電流値はツェナーザップよりも遙かに小さくてよい。このため、他の回路素子へ影響が及ばないようなレイアウト上の制約がなく、面積効率が向上する。尚、隣接する半導体層の間で要求される耐圧に応じて絶縁膜２の膜厚が設定される。例えば、２００〜１０００オングストロームの膜厚では、例えば１０〜５０Ｖ程度の電圧の印加により破壊し短絡することができる。

また、絶縁膜２を破壊した後は短絡状態が安定しており、セレクタ回路へ安定した入力値を与えることができる。

次に、ＤＴＩを用いて半導体基板を複数の半導体層に絶縁分離する技術について説明する。

トランジスタのドレインと半導体基板との間の容量を低減させて高速動作を実現するために、ＳＯＩ（Silicon On Insulator）基板が幅広く用いられている。しかし、ＳＯＩ基板は２枚のシリコン基板を用意し、シリコン酸化膜を間に張り合わせたり、シリコン基板中にシリコン酸化膜をイオン注入等により形成する必要があり、工程が複雑で高価である。

そこで、ＤＴＩを用いて半導体基板を複数の半導体層に絶縁分離する技術があり、以下に説明する。

図４に示されたように、所定の厚さを有する半導体基板１を用意し、その主面にディープトレンチ溝を形成する。このディープトレンチ溝内にシリコン酸化膜等の絶縁膜を埋め込んでＤＴＩ構造の素子分離領域３１、３２、３３を形成する。この素子分離領域３１、３２、３３により半導体層４１、４２が区画される。半導体層４１、４２の表面部分に、スイッチＳＷ１、ＳＷ２、抵抗Ｒ１、Ｒ２、さらには図示されていない上記セレクタ回路を含む回路素子を形成し、その表面上に配線層４を形成する。

図５に示されたように、半導体基板１の裏面１ＡにＣＭＰ（Chemical Mechanical Polishing）等の研磨やエッチング等を行い、素子分離領域３１、３２、３３の底面３１Ａ、３２Ａ、３３Ａが露出するまで薄くする。

図６に示されたように、半導体基板１の裏面１Ａに絶縁膜５１を形成する。これにより、半導体層４１、４２が素子分離領域３１、３２、３３と絶縁膜５１とにより電気的に絶縁分離された状態となる。

ここで、絶縁膜５１はＤＴＩ構造により半導体基板を複数の半導体層に分離する際に形成するものであって、トリミング処理用に形成するものではない。よって、トリミング処理用に付加される工程は不要であり、製造工程数を増加させることはない。

上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば、上記実施の形態では２つの半導体層４１、４２を絶縁分離して設け、各半導体層４１、４２に対応して絶縁膜２を選択的に破壊してセレクタ回路ＳＲ１に２ビットの電圧値を入力しトリミングを行っている。しかし、３つ以上の半導体層を絶縁分離して設け、それぞれに対応する絶縁膜を選択的に破壊して３ビット以上の電圧値を入力することでトリミングを行ってもよい。

また、上記実施の形態では、配線層４上に電圧印加端子１３が設けられ、電源５に接続されて所定電圧が供給されている。しかし、必ずしも電圧印加端子１３は必要ではなく、例えば図７に示された本発明の他の実施の形態による半導体装置のように、内蔵する電源回路ＰＳ１から所定電圧が抵抗Ｒ１、Ｒ２を介してノードＮ１、Ｎ２に供給されるように構成してもよい。

本発明の実施の形態による半導体装置において、トリミングを行う前における構成を示す縦断面図。 同半導体装置において、トリミングを行うために電圧を印加した時の構成を示す縦断面図。 同半導体装置において、トリミングを行った後の構成を示す縦断面図。 同半導体装置において、ＤＴＩ構造により素子分離を行う方法を工程別に示した縦断面図。 同半導体装置において、ＤＴＩ構造により素子分離を行う方法を工程別に示した縦断面図。 同半導体装置において、ＤＴＩ構造により素子分離を行う方法を工程別に示した縦断面図。 本発明の他の実施の形態による半導体装置におけるトリミングを行う前の構成を示す縦断面図。

符号の説明

１ 半導体基板
２ 絶縁膜
３ 導電層
５ 電源
２１、２２ コンタクト
３１、３２、３３ 素子分離領域
４１、４２ 半導体層
ＳＲ１ セレクタ回路

Claims (5)

1. 半導体基板の裏面に形成された絶縁膜と、
   前記半導体基板の主面から前記絶縁膜まで到達するように形成された複数の素子分離領域と、
   前記半導体基板において、前記素子分離領域により相互に電気的に分離された少なくも第１の半導体層及び第２の半導体層と、
   前記第１の半導体層の表面に電気的に接続されるように設けられた第１の電圧印加端子と、
   前記第２の半導体層の表面に電気的に接続されるように形成された第２の電圧印加端子と、
   前記第１の電圧印加端子と、所定電圧の印加が可能な第１のノードとの間に直列に接続された第１のスイッチと、
   前記第２の電圧印加端子と、前記所定電圧の印加が可能な第２のノードとの間に直列に接続された第２のスイッチと、
   前記第１のノードと前記第２のノードとからそれぞれの電圧を入力され、この電圧の組み合わせに応じた出力を行うセレクタ回路と、
   前記半導体基板の裏面に形成された前記絶縁膜に接触するように配置された導電層と、
   を備えることを特徴とする半導体装置。
2. 前記第１のノードと前記第２のノードとが接続された第３の電圧印加端子をさらに備え、この第３の電圧印加端子には前記所定電圧が印加されることができることを特徴とする請求項１記載の半導体装置。
3. 半導体基板の裏面に形成された絶縁膜と、
   前記半導体基板の主面から前記絶縁膜まで到達するように形成された複数の素子分離領域と、
   前記半導体基板において、前記素子分離領域により相互に電気的に分離された少なくも第１の半導体層及び第２の半導体層と、
   前記第１の半導体層の表面に電気的に接続されるように設けられた第１の電圧印加端子と、
   前記第２の半導体層の表面に電気的に接続されるように形成された第２の電圧印加端子と、
   前記第１の電圧印加端子と、第１のノードとの間に直列に接続された第１のスイッチと、
   前記第２の電圧印加端子と、第２のノードとの間に直列に接続された第２のスイッチと、
   前記第１のノードと前記第２のノードとからそれぞれの電圧を入力され、この電圧の組み合わせに応じた出力を行うセレクタ回路と、
   前記第１のノード及び前記第２のノードに接続され、それぞれに所定電圧を供給する電源回路と、
   前記半導体基板の裏面に形成された前記絶縁膜に接触するように配置された導電層と、
   を備えることを特徴とする半導体装置。
4. 前記素子分離領域は、ディープトレンチ溝に絶縁材料が埋め込まれて形成されたディープトレンチアイソレーションであることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記第１の電圧印加端子は、前記半導体基板の表面上に設けられた配線層の表面上に設けられ、前記配線層中に設けられた第１のコンタクトを介して前記第１の半導体層の表面に電気的に接続されており、
   前記第２の電圧印加端子は、前記配線層の表面上に設けられ、前記配線層中に設けられた第２のコンタクトを介して前記第２の半導体層の表面に電気的に接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。

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