JP2009163092A - 液晶表示素子の駆動方法および液晶表示装置 - Google Patents

Abstract

【課題】高階調部および低階調部における階調潰れ、階調飛びを解消し、広い範囲において均一な階調を表示できるコレステリック液晶の駆動方法および表示装置の実現。
【解決手段】初期階調を表示するように、画素内のコレステリック液晶を初期化する第１ステップS1と、電圧パルスを印加して初期階調を変化させる第２ステップS2と、を備えるコレステリック液晶の駆動方法であって、第２ステップでは、所定の階調を表示するために初期階調の液晶に印加される電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される電圧パルスの印加エネルギーとの差を階調エネルギー差とすると、初期化階調に近い高階調おける階調エネルギー差は、中階調での階調エネルギー差より大きい。
【選択図】図１２

Description

本発明は、液晶表示素子の駆動方法および液晶表示装置に関し、特に広い範囲で正確に階調表示可能な液晶表示素子の駆動方法および表示装置に関する。

近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。

コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。

図１は、コレステリック液晶の状態を説明する図である。図１の（Ａ）および（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１の（Ａ）に示すように入射光を反射するプレーナ状態と、図１の（Ｂ）に示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。

プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。

λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。

プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。

次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。

図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。

図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。

一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。

また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。

ここで、図２に示す曲線Ｐにおいて、破線枠Ａ内では、印加する電圧パルスの電圧値を高くするに従ってフォーカルコニック状態の割合を増加させてコレステリック液晶の反射率を低下させることができる。また、図２に示す曲線ＰおよびＦＣにおいて、破線枠Ｂ内では、印加する電圧値を低くするに従って増加させてコレステリック液晶の反射率を低下させることができる。

中間調を表示するためには、Ａ領域またはＢ領域を利用する。Ａ領域を利用する場合には、画素を初期化してプレーナ状態にした後に、ＶＦ０とＶＦ１００ａの間の電圧パルスを印加して一部をフォーカルコニック状態にする。また、Ｂ領域を利用する場合には、画素を初期化してフォーカルコニック状態にした後に、ＶＦ１００ｂとＶＰ０の間の電圧パルスを印加して一部をプレーナ状態にする。

以上説明した電圧応答特性に基づく駆動方法の原理を、図３および図４を参照して説明する。図３の（Ａ）、図４の（Ａ）および（Ｃ）は電圧パルスの波形を示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）は、図３の（Ａ）、図４の（Ａ）および（Ｃ）の電圧パルスをそれぞれ印加した時のパルス応答特性を示す。図３の（Ａ）は、電圧値が±３６Ｖで、パルス幅が数十ｍｓの電圧パルスを示す。図４の（Ａ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が２ｍｓの電圧パルスを示す。図４の（Ｃ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が１ｍｓの電圧パルスを示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）において、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。図３の（Ｂ）の電圧−反射率特性は、図２の曲線ＰおよびＦＣを模式化して示し、図４の（Ｂ）および（Ｄ）の電圧−反射率特性は、図２の曲線Ｐのみを模式化して示す。ここで使用する電圧パルスは、液晶の駆動パルスとしてよく知られているように、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。

図３の（Ａ）および（Ｂ）に示すように、パルス幅が大きい場合には、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。

パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は、図３の（Ｂ）では±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。

一方、図４の（Ａ）および（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が±１０Ｖでは反射率変化しないが、それ以上大きな電圧なるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、±３６Ｖよりさらに大きな電圧なると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。

図４の（Ｃ）および（Ｄ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。

以上のことから、数十ｍｓのパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓ程度のパルス幅で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態からプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。

そこで、コレステリック液晶表示装置では、第１ステップにおいて書き換える画素にパルス幅数十ｍｓの±３６Ｖの初期化パルスを印加してプレーナ状態にし、次の第２ステップでは、中間調にする画素に狭いパルス幅の約±２０．０Ｖの階調パルスを印加し、その累積印加時間を中間調のレベルに応じた値にする。言い換えれば、この表示方法は、図２の領域Ａを利用して中間調レベルを表示する。

表示装置では、表示材料層の一方の面に互いに平行な複数のスキャン電極を設け、表示材料層の他方の面に前記複数のスキャン電極と交差する互いに平行な複数のデータ電極を設け、スキャン電極とデータ電極の交差部分に画素が形成される。ここでは、スキャン電極をスキャンライン、データ電極をデータラインと称する。表示装置では、コモンドライバがスキャンラインにスキャンパルスを印加し、セグメントドライバがデータラインにデータパルスを印加する。

第１ステップでは、全スキャンラインと全データラインに同時にパルスが印加される。第２ステップでは、画素ごとに階調レベルを設定するため、１本のスキャンラインにスキャンパルスを印加している時に、全データラインにデータパルスを印加することにより、１スキャンライン内の画素への電圧パルスの印加が行われる。以下、スキャンパルスを印加するスキャンラインを順次シフトしながら全スキャンラインの画素への電圧パルスの印加が終了する。

第２ステップでは、１本のスキャンラインにスキャンパルスに対応する選択スキャン電圧が印加される間、他のスキャンラインには非選択スキャン電圧が印加される。また、階調書込みを行う画素のデータラインにはデータパルスに対応する選択データ電圧が印加され、階調書込みを行わない画素のデータラインには非選択データ電圧が印加される。従って、選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、および非選択スキャン電圧と非選択データ電圧が印加された画素が存在することになる。選択スキャン電圧と選択データ電圧が印加された画素のみで反射率（階調）が低下し、他の３種類の画素では反射率（階調）が低下しないように、選択スキャン電圧、非選択スキャン電圧、選択データ電圧および非選択データ電圧を設定する必要がある。

コレステリック液晶を利用した表示装置では、プレーナ状態から中間調レベルに変化させるために印加する階調パルスとしてセグメントドライバおよびコモンドライバは、例えば図５の（Ａ）に示すようなパルスを出力する。このようなパルスを印加することにより、画素には図５の（Ｂ）に示すような電圧が印加される。

セグメントドライバには、Ｖ０として２０Ｖが、Ｖ２１ＳおよびＶ３４Ｓとして１０Ｖが、供給され、正極フェーズ（ＦＲ＝１）では正パルスが、負極フェーズ（ＦＲ＝０）では負パルスが、出力される。

コモンライバには、Ｖ０として２０Ｖが、Ｖ２１Ｃとして１５Ｖが、Ｖ３４１Ｃとして５Ｖが、供給され、正極フェーズ（ＦＲ＝１）では負パルスが、負極フェーズ（ＦＲ＝０）では正パルスが、出力される。

図５の（Ａ）のようなパルスが印加されることにより、スキャンラインが選択状態（コモンがオン）で、データラインも選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては２０Ｖが、負極フェーズ（ＦＲ＝０）では−２０Ｖが印加される。スキャンラインが選択状態（コモンがオン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては１０Ｖが、負極フェーズ（ＦＲ＝０）では−１０Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては５Ｖが、負極フェーズ（ＦＲ＝０）では−５Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては−５Ｖが、負極フェーズ（ＦＲ＝０）では５Ｖが印加される。

従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ａ）に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ｂ）に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図４の（Ｂ）に示すように、パルス幅が２ｍｓの電圧パルスの場合、電圧が±２０Ｖでは液晶の状態、すなわち反射率が変化するが、電圧が±１０Ｖでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がＯＮの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。実際にはクロストークの問題があるが、本発明には直接関係しないので、説明は省略する。

上記のように、表示装置において実際に印加される電圧パルスは図６に示すような波形であるが、以下の記載では説明を簡単にするために、０Ｖを中心にして対称な正負のパルスで表す場合がある。また、ＯＦＦパルスの電圧は、書き込みが行われないようなレベルに設定されるものとし、パルスの電圧は、ＯＮパルスの電圧を指すものとする。

コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。

特許文献１は、ダイナミック駆動法を記載している。しかし、ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。

非特許文献１は、コンベンショナル駆動法を記載している。非特許文献１は、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する方法を記載している。

コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス幅Ｗを異ならせる方法がある。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス幅とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図７はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。

図７の（Ａ）は、第１ステップで使用する初期化パルスであり、パルス電圧が±３６Ｖで、比較的大きなパルス幅を有する。このパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図７の（Ｂ）から（Ｄ）は、第２ステップで使用する第１から第３階調パルスであり、それぞれパルス電圧は±２０Ｖであるが、第１から第３階調パルスの順にパルス幅が狭くなる。図７の（Ｂ）から（Ｄ）のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、（Ｂ）から（Ｄ）になるに従って小さくなる。言い換えれば、（Ｂ）から（Ｄ）のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、（Ｂ）を低階調パルス、（Ｃ）を中階調パルス、（Ｄ）を高階調パルスと称する。これでは（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは４階調を表現できるだけであるが、図７に示す３種類のパルスを組み合わせることも可能である。例えば、周期Ｔをｎ個合わせて１ライン周期ｎＴとし、各周期Ｔにおけるパルス幅を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多数の階調を表現することが可能である。

特開２００１−２２８４５９号公報 Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998

しかしながら、上述の従来の駆動方法では、諧調潰れや諧調飛びにより、均一な諧調表示が困難であった。

本発明は、このような問題を解決して、高階調部および低階調部における階調潰れ、階調飛びを解消し、広い範囲において均一な階調を表示できるようにすることを目的とする。

上記目的を実現するため、第１の態様によれば、液晶を初期化させ初期階調を表示させる第１ステップを行った後、電圧パルスを印加して初期階調を高階調、中階調、低階調に変化させる第２ステップでは、所定の階調を表示するために初期階調の液晶に印加される電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、初期化階調に近い高階調おける階調エネルギー差が、中間階調での階調エネルギー差より大きい。

本発明によれば、高階調部における階調潰れ，階調飛びが改善され、低階調の表示範囲を広げ、高階調における階調の設定が容易になる。

本出願人は、液晶を初期化する第１ステップを行った後、所定の電圧で少なくとも一部はパルス幅の異なる複数のサブパルスを、階調に応じて組合せ、パルス幅累積値に応じて階調を設定する第２ステップを行うコレステリック液晶表示素子の駆動方法において、低階調（シャドウ（暗階調））部における隣接する階調とのパルス幅累積値の差を、中階調（ミッドトーン）部および高階調（ハイライト（明階調））部より大きくすることにより、低階調の表示範囲を広げることを検討した。（特願２００７−１１１５２３号参照。）特願２００７−１１１５２３号の記載内容は、本出願において組み込まれる。

まず、コレステリック液晶を用いた表示素子の一種で、印加エネルギーに対する応答特性を、図８を参照して説明する。図８は、±３６Ｖの数十ｍｓのパルス幅の電圧パルスを印加する図７の（Ａ）の第１のステップを行って液晶をプレーナ状態にする初期化を行った後、±２０Ｖの電圧パルスを印加した場合の明度（反射率）の変化を示すグラフである。図８において、横軸は電圧パルスの電圧の２乗とパルス幅の積で表される駆動エネルギーであり、縦軸は明度の変化量ｄＹで表される応答量である。駆動エネルギーは、電圧パルスのパルス幅を変化することにより変化される。

本願発明者は、これまでの研究結果から、コレステリック液晶の応答量は、電圧パルスの電圧Ｖの２乗とパルス幅Ｔの積Ｖ^２Ｔ、すなわち容量性負荷のエネルギーと高い相関があり、電圧Ｖとパルス幅Ｔの積ＶＴと相関する一般のＳＴＮ液晶とは異なることを見出している。しかしながら、図８に示すように、応答量ｄＹが−２から−１４の中階調部に比べ、応答量ｄＹが０から−２の高階調部および応答量ｄＹが−１４以下の低階調部における応答量の変化の傾きが小さい。言い換えれば、ある応答量を導くために要するエネルギーが、高階調部および低階調部では、中階調部に比べて相対的に大きいといえる。

高階調部での応答量が小さい理由として次の２つの理由が考えられる。

（１）高階調部では駆動エネルギーが小さいため液晶分子が界面束縛量から逃れられないこと。

（２）パネルのＣＲ特性による電圧パルスの波形鈍りの影響を受けやすいこと。

図９および図１０は、低階調の表示範囲を広げるために、低階調部における隣接する階調とのエネルギー累積値の差を、中階調部より大きくするように補正することを説明する図である。

図９は、表示する階調レベルと駆動エネルギーの累乗値の関係を示す図である。図９において、Ｐで示す線は、第１の比例係数で階調レベルに比例して駆動エネルギーの累乗値が増加する関係を示す。これに対して、Ｑで示す線は、途中の階調レベルから比例係数が異なる。

図１０は、図９における関係を使用した場合の入力階調と出力階調の関係を示す図である。図１０において、線Ｒは、図９のＰで示す関係を使用した場合の入力階調と出力階調の関係を示し、線Ｓは、図９のＱで示す関係を使用した場合の入力階調と出力階調の関係を示す。図示のように、出力階調の低階調部が低い方に拡がることが分かる。

このように、低階調の範囲を広げ、低階調における階調潰れが減少し、低階調における応答性が向上し、コントラストが向上するという効果が得られる。

本願発明者は、低階調部における表示範囲をさらに広げるには、電圧パルスの電圧を高くすることが有効であることを見出した。１電圧パルスの駆動エネルギーを同じにする場合には、中階調に印加する電圧パルスより、高電圧で、パルス幅を小さくする。

図１１は、パルス幅１０ｍｓの１個の電圧パルスと、パルス幅２ｍｓの５個の電圧パルスを、電圧を変えて液晶に印加した場合の明度Ｙの変化を示す図であり、線Ｔが１０ｍｓの１個の電圧パルスを印加した場合を、線Ｕが２ｍｓの５個の電圧パルスを印加した場合を示す。この場合、どちらも実行時間は同じであるが、２ｍｓの５パルスの方が、１０ｍｓの１パルスよりも、より低い明度を実現でき、２ｍｓの５パルスで最低明度になる電圧は、１０ｍｓの１パルスで最低明度になる電圧より高い電圧であることが分かる。言い換えれば、低階調部においては、累積で１０ｍｓの電圧パルスを印加するより、２ｍｓの電圧パルスを５回印加し、電圧を高くする方が最低明度をより低くできる、すなわち低階調における表示範囲を広げてコントラストを向上できることが分かる。

図１２は、図８の高階調部の特性を拡大して示した図である。図示のように、１レベルから４レベルぐらいまでのエネルギー累積値に対しては、明度Ｙの変化量は小さく、４レベルから５レベル、さらに６レベルに変化する時に明度Ｙの変化量は一時的に大きくなり、その後はほぼ一定である。従って、１レベルから４レベルぐらいまでのエネルギー累積値に対しては、階調潰れが発生し、４レベルから６レベルで階調飛びが発生する。

そこで、高階調部では、階調に対応するエネルギー累積値の間隔を広げるように構成する。

さらに、本願発明者は、高階調を表示する時には、中階調を表示する時より、相対的に低電圧で長周期の電圧パルスを印加することにより、高階調における液晶に印加されるエネルギー累積値と明度（階調）変化が、線形変化に近づき、階調の設定が容易になることを見出した。図１３は、これを説明する図である。

図１３の（Ａ）は、電圧パルスの電圧Ｖの２乗とパルス幅Ｔの積Ｖ^２Ｔを一定として電圧Ｖとパルス幅Ｔを変化させ、印加パルス数に応じた明度Ｙの変化を示す。ここでは、電圧Ｖおよびパルス幅Ｔは、±２０Ｖおよび０．５ｍｓの場合を基準として変化させた。線Ｖ、Ｗ、Ｘ、ＹおよびＺは、それぞれ電圧Ｖが１６Ｖ、１８Ｖ、２０Ｖ、２２Ｖおよび２４Ｖの場合を示す。図１３の（Ａ）から、電圧が低く、パルス幅の広い電圧パルスを印加する方が、階調の変化が大きく、有利な応答性が得られることが分かる。言い換えれば、低階調部では高電圧短パルスが有利であるのに対して、高階調部では低電圧広パルスのほうが有利である。

図１３の（Ｂ）は、２０Ｖの電圧パルスを使用する場合から、２２Ｖの電圧パルスを使用するように変更した場合の、高階調部におけるエネルギー累積値と明度Ｙの関係（応答特性）の変化を示す図である。図示のように、高階調における液晶に印加されるエネルギー累積値と明度（階調）変化が、線形変化に近づくことが分かる。これにより、階調の設定が容易になる。

以上説明したように、高階調部および低階調部では、中階調部よりも、隣接する階調との印加電圧パルスのエネルギー累積値の差を大きくすることが階調表現の上では有利であり、高階調部には低電圧広パルスを、低階調部には高電圧狭パルスを印加するのが、均等な階調表現では有利であることが分かった。

次に、以上説明した駆動方法を適用したコレステリック液晶表示装置の実施形態を説明する。

図１４は、実施形態で使用する表示素子１０の構成を示す図である。図１４に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。

図１５は、図１４の表示素子１０を構成する３枚のパネル１０Ｂ、１０Ｇ、１０Ｒのうちの１枚のパネル１０Ａの基本構成を示す図である。３枚のパネル１０Ｂ、１０Ｇ、１０Ｒは、反射波長以外はほぼ共通の構成を有する。実施形態で使用するパネルについて、図１５を参照して説明する。

図１５に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。

上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。

上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。

上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある薄膜が形成される。この薄膜が厚いと駆動電圧を高くする必要があり、汎用ＳＴＮドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。

なお、この絶縁性薄膜は、ＳｉＯ₂の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。

上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であるが、基板表面に熱可塑性の樹脂をコーティングした固着スペーサを使用することも可能である。このスペーサによって形成されるセルギャップは３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバＩＣによる駆動が困難になる。

液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。

ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜３５の範囲の液晶材料であることが望ましい。誘電率異方性が１５以上であれば、駆動電圧が比較的低くなり、この範囲より大きいと駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大する。

また、屈折率異方性（Δｎ）は、０．１８〜０．２４であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるのに加えて、粘度も高くなり、応答速度が低下する。

図１６は、実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、専用ＩＣが広く使用されており、そのＩＣにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。

電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部２４から出力する電圧を容易に切り替えることが可能である。

原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。

制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。

コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能な汎用ＳＴＮドライバは、様々なものが使用可能である。

セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。また，階調変換の前後に，コントラスト強調処理などの画質向上処理を行うこともできる。

次に、本実施形態における画像の書込み動作を説明する。

実施形態の駆動シーケンスは、初期階調を表示するように、画素内のコレステリック液晶を初期化する第１ステップＳ１と、初期階調を変化させる第２ステップＳ２と、を有し、第２ステップＳ２では、７個のサブ電圧パルスＳＢ１からＳＢ７を出力し、階調に応じて印加するサブ電圧パルスを選択し、サブ電圧パルスのエネルギー累積値に応じて階調を設定する。

図１７は、第２ステップＳ２における、各階調における７個のサブ電圧パルスＳＢ１からＳＢ７の選択を示す図である。最上段は階調を示し、２段目が第１ステップＳ１後の階調を示し、３段目から８段目が第２ステップＳ２におけるサブ電圧パルスＳＢ１からＳＢ７の選択と印加後の階調を示す。３段目から８段目では、ＯＮで示された場合に、そのサブ電圧パルスが印加されるように選択される。すべての階調に対して、第１ステップＳ１が行われ、階調１５の状態に初期化される。次の第２ステップＳ２では、例えば、階調１の画素に対しては、ＳＢ１−ＳＢ５、ＳＢ７が選択されて印加される。階調６に対しては、ＳＢ１−ＳＢ４、ＳＢ６が選択されて印加される。階調１４に対しては、ＳＢ３のみが選択されて印加される。

３段目から８段目の右側にはサブ電圧パルスＳＢ１からＳＢ７のパルス特性が示される。例えば、ＳＢ１は電圧±２０Ｖのパルス幅２．０ｍｓの電圧パルスである。ＳＢ３は電圧±２２Ｖのパルス幅０．７ｍｓの電圧パルスである。さらに、ＳＢ６は、電圧±２０Ｖのパルス幅１．５ｍｓの電圧パルスである。ここで注目すべきことは、ＳＢ１、ＳＢ４−ＳＢは電圧±２０Ｖのパルスであり、ＳＢ２とＳＢ３は電圧±２２Ｖのパルスであり、ＳＢ７は電圧±１８Ｖのパルスであることと、ＳＢ７は、パルス幅１．７ｍｓの３個のパルスから構成されることである。

図１７から明らかなように、隣接する階調との印加電圧パルスのエネルギー累積値の差は、高階調部および低階調部で中階調部よりも大きくなっている。これにより、階調潰れや階調飛びを低減できる。

さらに、図１７に示すように、階調１２−１４の高階調ではＳＢ２とＳＢ３の一方または両方が選択される。すなわち、低電圧広パルスのみが印加される。中階調のうち、階調１１はＳＢ１のみが印加され、階調４−１０はＳＢ２とＳＢ３の一方または両方が印加されるが、他の±２０Ｖのパルスも印加され、±１８Ｖのパルスのエネルギー累積値に占める割合は相対的に小さい。階調０−３は、ＳＢ２とＳＢ３の両方が印加され、さらに±２０Ｖのパルスも印加されるが、±２２Ｖの１．７ｍｓのパルスが３個印加されるので、±２２Ｖのパルスのエネルギー累積値に占める割合は相対的に大きい。従って、前述の高階調部には低電圧広パルスを、低階調部には高電圧狭パルスを印加すると均等な階調表現では有利であるという利点が得られる。なお、図１７に示す階調と印加電圧パルスのエネルギー累積値の関係は、高階調部と低階調部の一方のみに適用しても、それに対応した効果が得られるのは言うまでもない。

図１８は、第１ステップＳ１、すなわち全画素を初期化する時の、セグメントドライバ２９とコモンドライバ２８の出力電圧と、それによる液晶の印加電圧を示す図である。

図１９は、ＳＢ２およびＳＢ３を印加する時の、セグメントドライバ２９とコモンドライバ２８の出力電圧と、それによる液晶の印加電圧を示す図である。

図２０は、ＳＢ１およびＳＢ４−ＳＢ６を印加する時の、セグメントドライバ２９とコモンドライバ２８の出力電圧と、それによる液晶の印加電圧を示す図である。

図２１は、ＳＢ７を印加する時の、セグメントドライバ２９とコモンドライバ２８の出力電圧と、それによる液晶の印加電圧を示す図である。

ドライバの出力電圧と液晶の印加電圧の関係については、図５で説明したので、ここでは説明を省略する。ドライバの出力電圧の変更は、電圧安定部２４からコモンドライバ２８およびセグメントドライバ２９に供給する電圧を切り替えることにより行う。

図２２は、第１ステップＳ１における全画素をプレーナ状態にする全面プレーナリセット処理による画面の変化を示す図である。

第１ステップＳ１を開始する前には、図２２の（Ａ）に示すように画像が表示されている。

第１ステップＳ１を開始時には、セグメントドライバ２９の出力電圧をすべてグランド（ＧＮＤ）レベルにした上で、コモンドライバ２８の全出力ラインを選択状態にする。出力電圧をすべてＧＮＤレベルにするのは、／ＤＳＰＯＦを低（Ｌ）にすればよい。

次に極性信号ＦＲを高（Ｈ）レベルにした上で、／ＤＳＰＯＦをＨレベルにすると、選択された全ラインに＋３６Ｖが印加され、図２２の（Ｂ）のように全画素がホメオトロピック状態になる。

次に、極性信号ＦＲを低（Ｈ）レベルにして全ラインに印加した電圧を＋３６Ｖから−３６Ｖに反転させる。

この場合の＋３６Ｖと−３６Ｖの印加時間は、表示素子の構成によって適正値が異なるが、本実施形態では、数十ｍｓのパルス幅のパルスとした。

最後に、／ＤＳＰＯＦをＬにして出力を０Ｖにすると、全画素はホメオトロピック状態から、図２２の（Ｃ）に示すプレーナ状態に切り替わる。このようにして全面プレーナリセット処理が終了する。／ＤＳＰＯＦを用いると、ドライバＩＣの短絡回路で強制的に放電するため、表示素子に充放電された放電時間を短くできる。プレーナ状態への遷移は、電圧パルスの急峻性が必要なので、この／ＤＳＰＯＦを用いた強制放電は、サイズが大きな表示素子の場合でも確実にプレーナ状態にリセットすることが可能である。

第２ステップＳ２において、サブ電圧パルスＳＢ１−ＳＢ７は、フレームＦ１からＦ７でそれぞれ選択した画素に印加される。各フレームを開始する前には、電源安定部２４からコモンドライバ２８およびセグメントドライバ２９に、対応するサブ電圧パルスを印加するための電圧が入力される。また、分周部２６は、フレームごとに、サブ電圧パルスのパルス幅に対応するパルスを発生するようなタイミング信号を制御回路２７に出力する。各フレームにおけるスキャン動作は、従来例と同様であり、広く知られているので詳しい説明は省略する。

なお、サブ電圧パルスＳＢ１−ＳＢ７の印加を、特願２００７−１１１５２３号に記載された例のように、３個のサブ電圧パルスＳＢ１−Ｓ３を印加するフレームと、３個のサブ電圧パルスＳＢ４−Ｓ６を印加するフレームと、ＳＢ７を印加するフレームと、に分けて行うことも可能である。ただし、この場合には、同一ラインのスキャン中に電源安定部２４から出力する電圧を変化させる必要があり、電源安定部２４には電圧を高速に切り替える機能が要求される。

いずれにしろ、サブ電圧パルスＳＢ１−ＳＢ７をどのように印加するかについては、各種の変形例が可能である。

また、上記実施の形態の液晶表示素子１の駆動方法を応用した高速表示モード（以下、「ドラフトモード」と称する。）を実行することができる。ドラフトモードは、第２ステップＳ２の複数のサブステップ群のうちの一部の実行が終了した時点で第２ステップＳ２を終了する。例えば液晶表示装置は、図１７に示す第２ステップＳ２の第１乃至第３サブステップＳＢ１〜ＳＢ３で構成されるサブステップ群で画像データの書込みが終了した時点で第２ステップＳ２を停止するシステムを具備している。このドラフトモードは、第３サブステップＳＢ３が終了した時点で第２ステップＳ２が終了するので、擬似的な５１２色表示となり、４０９６色表示の過渡状態となる。このため、ドラフトモードの表示品質は、通常動作時の表示品質には劣るものの短時間で画像を書込むことができるので、早期に表示内容を認識することができるという利点を有している。また、表示内容を認識するためには５１２色でも十分である。ドラフトモードを備えた液晶表示装置の利用者は、ページめくりのような間隔で表示内容を次々と更新できるようになる。

以上、実施形態を説明したが、各種の変形例が可能であるのは言うまでもない。

例えば、図１４に示した３層構造のカラーコレステリック液晶表示装置の例を説明したが、図１５に示した単層のコレステリック液晶表示装置にも、２層のコレステリック液晶表示装置にも同様に適用可能である。

全面をプレーナ状態に初期化する全面プレーナリセット処理は、／ＤＳＰＯＦを使用する例を説明したが、例えば、１ラインずつスキャンしてプレーナ状態にすることも可能である。

図１７に示したサブ電圧パルスＳＢ１−ＳＢ７を組み合わせて、各画素をプレーナ状態から所望の階調にする書き込み処理の例を説明したが、サブ電圧パルスの種類を増加させて中階調には±２０Ｖの電圧パルスのみが印加されるようにすることも可能である。

さらに、上記の実施形態では、ドットマトリクス型の表示素子に適用した例を説明したが、セグメント方の表示素子にも同様に適用可能である。

以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
表示素子に電圧パルスを印加するドライバ回路と、
前記表示素子の画素内の液晶を初期化させ、初期諧調を表示させる第１ステップ、及び、前記初期階調を高諧調、中諧調、低諧調に変化させる第２ステップを前記ドライバ回路に実行させる制御回路とを備え、
前記制御回路は、前記第２ステップにおいて、所定の階調を表示するために前記初期階調の液晶に印加される前記電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される前記電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、前記初期化階調に近い前記高階調における前記階調エネルギー差が、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする液晶表示素子の駆動回路。（１）

（付記２）
前記第２ステップでは、前記低階調における前記階調エネルギー差も、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする付記１に記載の液晶表示素子の駆動回路。（２）
（付記３）
前記印加エネルギーは、前記電圧パルスの電圧値とパルス周期から算出されることを特徴とする付記１または付記２に記載の液晶表示素子の駆動回路。（３）

（付記４）
前記印加エネルギーは、前記電圧パルスの電圧値の２乗とパルス周期の積で表されることを特徴とする付記３に記載の液晶表示素子の駆動回路。（４）
（付記５）
前記表示素子は、コレステリック液晶を含むことを特徴とする付記１〜５のいずれか１項に記載の液晶表示素子の駆動回路。

（付記６）
表示素子に電圧パルスを印加するドライバ回路と、
初期階調を表示するように、前記表示素子の画素内の液晶を初期化する第１ステップ、及び、前記初期階調を高諧調、中諧調、低諧調に変化させる第２ステップを前記ドライバ回路に実行させる制御回路とを備え、
前記制御回路は、前記第２ステップにおいて、電圧値とパルス幅が異なるパルスを有する複数のサブ電圧パルスを出力させ、前記変化させる階調に応じて印加する前記サブ電圧パルスを選択し、前記サブ電圧パルスのエネルギー累積値に応じて前記階調を設定することを特徴とする液晶表示素子の駆動回路。（５）

（付記７）
前記初期化階調から遠い前記低階調を表示する時には、前記中間調を表示する時より、高電圧で短いパルス幅の電圧パルスを印加することを特徴とする付記６に記載の液晶表示素子の駆動回路。（６）
（付記８）
前記初期化階調に近い前記高階調を表示する時には、前記中間調を表示する時より、相対的に低電圧で長いパルス幅の電圧パルスを印加することを特徴とする付記６または付記７に記載の液晶表示素子の駆動回路。（７）

（付記９）
前記エネルギーは、前記電圧値と前記パルス幅から算出されることを特徴とする付記６〜付記８のいずれか１項に記載の液晶表示素子の駆動回路。
（付記１０）
前記エネルギーは、前記電圧パルスの電圧値の２乗とパルス周期の積で表されることを特徴とする付記９に記載の液晶表示素子の駆動回路。
（付記１１）
前記表示素子は、コレステリック液晶を含むことを特徴とする付記６〜１０のいずれか１項に記載の液晶表示素子の駆動回路。

（付記１２）
液晶表示素子と、前記液晶表示素子を多階調表示するように駆動する駆動回路と、を備え、
前記駆動回路は、
初期階調を表示するように、画素内の液晶を初期化する初期化パルスと、前記初期階調を高諧調、中諧調、低諧調に変化させる複数のサブ電圧パルスを有する階調パルスと、を出力し、
前記変化させる階調に応じて印加する前記サブ電圧パルスを選択し、前記サブ電圧パルスのエネルギー累積値に応じて階調を設定し、
前記複数のサブ電圧パルスは、電圧値とパルス幅が異なるパルスを有する、ことを特徴とする液晶表示装置。（８）

（付記１３）
前記初期化階調から遠い前記低階調の画素には、前記中間調を表示する時より、高電圧で短いパルス幅の電圧パルスを印加することを特徴とする付記１２に記載の液晶表示装置。（９）
（付記１４）
前記初期化階調に近い前記高階調の画素には、前記中間調を表示する時より、低電圧で長いパルス幅の電圧パルスを印加することを特徴とする付記１２または付記１３に記載の液晶表示装置。（１０）

（付記１５）
前記エネルギーは、前記電圧値と前記パルス幅から算出されることを特徴とする付記１２〜付記１４のいずれか１項に記載の液晶表示装置。
（付記１６）
前記エネルギーは、前記電圧パルスの電圧値の２乗とパルス周期の積で表されることを特徴とする付記１５に記載の液晶表示装置。
（付記１７）
前記表示素子は、コレステリック液晶を含むことを特徴とする付記１２〜１６のいずれか１項に記載の液晶表示装置。
（付記１８）
前記駆動回路は、
前記第２ステップにおいて、前記高階調の画素を前記低階調の画素より先に表示させることを特徴とする付記１２〜１７のいずれか１項に記載の液晶表示装置。

図１は、コレステリック液晶の双安定状態（プレーナ状態とフォーカルコニック状態）を説明する図である。 図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。 図３は、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。 図４は、コレステリック液晶に印加する中間電圧と狭い２種類のパルス幅のパルスによる反射率の変化を説明する図である。 図５は、階調パルス印加時のドライバ出力電圧と液晶印加電圧を示す図である。 図６は、実際に印加される対称パルスの例を示す図である。 図７は、液晶に印加する初期化パルス、パルス幅の異なる複数の階調パルスの例を示す図である。 図８は、実施形態の書き込み処理においてコレステリック液晶に印加する駆動エネルギーに対する液晶の応答特性（明度低下）を示す図である。 図９は、低階調において階調に対するエネルギー累積値の関係を変更した例を示す図である。 図１０は、低階調における関係を変更することにより低階調の表示範囲が拡大された場合の入力階調と出力階調の関係を示す図である。 図１１は、パルスを分割した場合の、パルス電圧変化に対する明度変化を示す図である。 図１２は、高階調における応答特性の詳細を示す図である。 図１３は、高階調において、パルスのエネルギーを一定にして電圧を異ならせた場合の、印加パルス数に対する明度変化を示す図である。 図１４は、本発明の実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。 図１５は、実施形態のカラー表示装置の１枚のコレステリック液晶素子の構造を示す図である。 図１６は、実施形態のカラー表示装置の概略構成を示す図である。 図１７は、実施形態における第２ステップ（書き込み処理）での階調表示を説明する図である。 図１８は、実施形態における第１ステップ（初期化処理）でのドライバ出力電圧と印加電圧を示す図である。 図１９は、実施形態における第２ステップ（書き込み処理）でのドライバ出力電圧と印加電圧を示す図である。 図２０は、実施形態における第２ステップ（書き込み処理）でのドライバ出力電圧と印加電圧を示す図である。 図２１は、実施形態における第２ステップ（書き込み処理）でのドライバ出力電圧と印加電圧を示す図である。 図２２は、実施形態における第１ステップ（初期化処理）での、全面プレーナリセット処理を説明する図である。

符号の説明

１０ 表示素子
１１ 上側基板
１２ 液晶層
１３ 下側基板
１４ 上側電極層
１５ 下側電極層
１７ 吸光層
１８ 制御回路
２１ 電源
２２ 昇圧部
２３ 電圧切替部
２４ 電圧安定部
２７ 制御回路
２８，２８Ｒ，２８Ｇ，２８Ｂ コモンドライバ
２９，２８９，２９Ｇ，２９Ｂ セグメントドライバ
３０ 温度センサ

Claims (10)

1. 表示素子に電圧パルスを印加するドライバ回路と、
   前記表示素子の画素内の液晶を初期化させ、初期諧調を表示させる第１ステップ、及び、前記初期階調を高諧調、中諧調、低諧調に変化させる第２ステップを前記ドライバ回路に実行させる制御回路と、を備え、
   前記制御回路は、前記第２ステップにおいて、所定の階調を表示するために前記初期階調の液晶に印加される前記電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される前記電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、前記初期化階調に近い前記高階調における前記階調エネルギー差が、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする液晶表示素子の駆動回路。
2. 前記第２ステップでは、前記低階調における前記階調エネルギー差も、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする請求項１に記載の液晶表示素子の駆動回路。
3. 前記印加エネルギーは、前記電圧パルスの電圧値とパルス周期から算出されることを特徴とする請求項１または２に記載の液晶表示素子の駆動回路。
4. 前記印加エネルギーは、前記電圧パルスの電圧値の２乗とパルス周期の積で表されることを特徴とする請求項３に記載の液晶表示素子の駆動回路。
5. 表示素子に電圧パルスを印加するドライバ回路と、
   初期階調を表示するように、前記表示素子の画素内の液晶を初期化する第１ステップ、及び、前記初期階調を高諧調、中諧調、低諧調に変化させる第２ステップを前記ドライバ回路に実行させる制御回路とを備え、
   前記制御回路は、前記第２ステップにおいて、電圧値とパルス幅が異なるパルスを有する複数のサブ電圧パルスを出力させ、前記変化させる階調に応じて印加する前記サブ電圧パルスを選択し、前記サブ電圧パルスのエネルギー累積値に応じて前記階調を設定することを特徴とする液晶表示素子の駆動回路。
6. 前記初期化階調から遠い前記低階調を表示する時には、前記中間調を表示する時より、高電圧で短いパルス幅の電圧パルスを印加することを特徴とする請求項５に記載の液晶表示素子の駆動回路。
7. 前記初期化階調に近い前記高階調を表示する時には、前記中間調を表示する時より、相対的に低電圧で長いパルス幅の電圧パルスを印加することを特徴とする請求項５または６に記載の液晶表示素子の駆動回路。
8. 液晶表示素子と、前記液晶表示素子を多階調表示するように駆動する駆動回路と、を備え、
   前記駆動回路は、
   初期階調を表示するように、画素内の液晶を初期化する初期化パルスと、前記初期階調を高諧調、中諧調、低諧調に変化させる複数のサブ電圧パルスを有する階調パルスと、を出力し、
   前記変化させる階調に応じて印加する前記サブ電圧パルスを選択し、前記サブ電圧パルスのエネルギー累積値に応じて階調を設定し、
   前記複数のサブ電圧パルスは、電圧値とパルス幅が異なるパルスを有する、ことを特徴とする液晶表示装置。
9. 前記初期化階調から遠い前記低階調の画素には、前記中間調を表示する時より、高電圧で短いパルス幅の電圧パルスを印加することを特徴とする請求項８に記載の液晶表示装置。
10. 前記初期化階調に近い前記高階調の画素には、前記中間調を表示する時より、低電圧で長いパルス幅の電圧パルスを印加することを特徴とする請求項８または９に記載の液晶表示装置。

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