JP5163652B2 - ドットマトリクス型の表示素子を有する表示装置およびその駆動方法 - Google Patents

Description

本発明は、ドットマトリクス型の表示素子を有する表示装置およびその駆動方法に関し、特にコレステリック液晶などのメモリ性の表示材料を有するドットマトリクス型の表示素子を有する表示装置およびその駆動方法に関する。

近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。

コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。

図１Ａおよび図１Ｂは、コレステリック液晶の状態を説明する図である。図１Ａおよび図１Ｂに示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１Ａに示すように入射光を反射するプレーナ状態と、図１Ｂに示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。

プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。

λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。

プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。

次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。

図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。

図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。

一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。

また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。

以上の現象を利用して、表示を行う。

以上説明した電圧応答特性に基づく駆動方法の原理を、図３Ａから図３Ｃを参照して説明する。

図３Ａは電圧パルスのパルス幅が数十ｍｓの場合のパルス応答特性を示し、図３Ｂは電圧パルスのパルス幅が２ｍｓの場合のパルス応答特性を示し、図３Ｃは電圧パルスのパルス幅が１ｍｓの場合のパルス応答特性を示す。それぞれの図において、上側にはコレステリック液晶に印加される電圧パルスが示され、下側には電圧−反射率特性が示され、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。液晶の駆動パルスとしてよく知られているように、電圧パルスは、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。

図３Ａに示すように、パルス幅が大きい場合には、実線で示すように、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。破線で示すように、初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。

パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は、図３Ａでは±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。

一方、図３Ｂに示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。

図３Ｃに示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。

以上のことから、数十ｍｓのパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓのパルス幅で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。

コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。

特許文献１は、ダイナミック駆動法を記載している。しかし、ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。

非特許文献１は、コンベンショナル駆動法を記載している。非特許文献１は、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する方法を記載している。

しかし、非特許文献１に記載された駆動方法では、準動画レートの高速であるため駆動電圧が５０〜７０Ｖと高くなるため、それがコストアップの要因となる。さらに、非特許文献１に記載された"Two phase cumulative drive scheme"は、"preparation phase"と"selection phase"の２つのステージを用いてプレーナ状態への累積時間とフォーカルコニック状態への累積時間の２方向の累積時間をもちいるため、中間調の粒状性が上昇するなど，表示品質の問題がある。また、細かいパルスを何度も印加するため、非特許文献１に記載された駆動方法では、消費電力が大きいという問題もある。

特許文献２および３は、フォーカルコニック状態へのリセットを応用した早送りモードの駆動方法を記載している。この駆動方法は、上記の駆動方法に比べて、比較的高いコントラストが得られるという利点があるが、リセット後の書込みは汎用ＳＴＮドライバＩＣでは困難な高電圧を必要とし、さらにはプレーナ状態へ向けた累積書込みになるため、半選択・非選択画素へのクロストークが問題になる。他に、この駆動方法も、細かいパルスを何度も印加するため、消費電力が大きいという問題がある。

コンベンショナル駆動法で累積時間を利用して階調を設定する場合、上記のように、短いパルスの印加回数を調整する方法に加えて、パルス幅を異ならせる方法が考えられる。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。以下、パルス幅を異ならせて累積時間を変化させすることにより階調を設定する方法をＰＷＭ(Pulse Width Modulation)法と称する。

特許文献４は、コレステリック液晶ではないが、液晶表示装置でパルス幅の異なる正極パルスおよび負極パルスを印加する構成を記載している。図４Ａから図４Ｃは、引用文献４に記載されたパルス幅の異なるパルスの例を示しており、図４Ａ、図４Ｂ、図４Ｃの順でパルス幅が長くなる。図４Ａから図４Ｃに示したパルスは、１単位のパルスの長さが等しく、パルス幅の異なる正極パルスと負極パルスを有する。このようなパルスを利用することにより、液晶の分極による劣化が防止できる。

特開２００１−２２８４５９号公報 特開２０００−１４７４６６号公報 特開２０００−１７１８３７号公報 特開平４−６２５１６号公報 Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998

上記のように、累積時間を異ならせて階調を異ならせる場合、短いパルスを印加する回数を異ならせる方法と、パルス幅を異ならせる方法（ＰＷＭ法）があるが、それぞれに利点と欠点がある。短いパルスの印加回数を調整する方法は、上記のように、消費電力が大きくなるという欠点があるが、書込み中に徐々に画像が出現するため、早い時期に画像の全体像を認識できるという利点、半選択パルスによるクロストークを軽減できるという利点、およびビットプレーンのメモリ使用量が少ないという利点がある。

一方、ＰＷＭ法は、上記のように、消費電力を少なくできるという利点に加えて、制御が比較的単純であり、制御回路および駆動回路が簡単になり、低コストで実現できるという利点がある。しかし、ＰＷＭ法は、低速スキャンのため、画像の全体認識に時間を要するという欠点、ビットプレーンのメモリ量が大きいという欠点、および半選択電圧によるクロストークが大きいという欠点がある。

ＰＷＭ法における欠点のうち特に問題であるのが半選択電圧によるクロストークが大きいという欠点である。コレステリック液晶では、正負にかかわらず大きな電圧を印加すると状態が変化する。コレステリック液晶を利用した液晶表示装置では、横方向に伸びる１スキャンラインずつ書込みを行い、書き込むスキャンラインをシフトする動作を繰り返す。そのため、選択したスキャンラインをグランドレベルに、他の非選択スキャンラインに中程度の電圧（例えば１５Ｖ）を印加する。縦方向に伸びるデータラインには、大きな電圧（２０Ｖ）のパルスを印加するが、パルス幅以外の部分の電圧をグランドにすると、非選択スキャンラインの画素で逆極性の大きな電圧（−１５Ｖ）が印加されることになり、液晶の状態が変化する。このような変化を防止するため、コレステリック液晶を利用した液晶表示装置でＰＷＭ法を行う場合には、図５に示すように、正極フェーズでは、ベース電圧が＋１０Ｖで、パルス電圧が＋２０Ｖ、負極フェーズでは、ベース電圧が−１０Ｖで、パルス電圧が−２０Ｖのパルスを使用する。これにより、非選択スキャンラインの画素には＋５Ｖまたは−５Ｖが印加されることになり、液晶の状態が変化することはない。選択スキャンラインでは、パルス部分では＋２０Ｖまたは−２０Ｖが印加され、それ以外のベース部分では＋１０Ｖまたは−１０Ｖが印加される。

図６は、１０Ｖのパルスを印加する場合に、パルス幅と明度（フォーカルコニック状態の混合比）の変化を示す図である。図示のように、パルス幅が狭い場合には、±１０Ｖの電圧を印加しても液晶の状態は変化しないが、パルス幅が１０ｍｓを超えると、明度が徐々に低下することが分かる。これがクロストークである。

もし、図５に示したパルスで、例えば１６階調を実現するようにパルス幅を変化させる場合、最小パルス幅は液晶の応答性で決まるため、例えば０．５ｍｓとすると、正極フェーズと負極フェーズがあるため、パルス長は１６ｍｓ以上とする必要がある。このため、クロストークが大きくなるという問題を生じる。

本発明は、このような問題を解決して、消費電力と表示品質の両方が満たされる新しいドットマトリクス型の表示素子を有する装置およびその駆動方法を実現することを目的とする。

上記目的を実現するため、本発明の表示装置およびドットマトリクス型の表示素子の駆動方法において、各スキャンラインへ階調パルスを印加する階調ステップは、複数の実行時間を有する複数のサブステップからなり、複数のサブステップは、書換え対象の画素に交流の電圧パルスを形成し、サブステップの範囲内で、書き込む階調に応じて交流の電圧パルスの周期を異ならせる。

本発明によれば、累積時間を異ならせるための階調パルスの印加は、パルス周期（パルス幅）を異ならせることにより、すなわちＰＷＭ法により行われるが、階調パルスの印加は、複数のサブステップで行われるので、半選択電圧のパルス幅の増加によるクロストークの発生を低減できる。これにより、消費電力の低減とクロストークの低減を両立できる。

複数のサブステップは、スキャンラインが選択された状態で連続して行うことも、異なるフレームで行うことも可能である。

複数のサブステップを異なるフレームで行う場合、書き込む階調数の多いサブステップのフレームを先に実行すれば、早い時期に画像の全体像を認識できるので、所定のサブステップの書込みが終了した時点で一時停止されて、それ以後の書込みを行うかを判定するようにしてもよい。

初期化電圧パルスおよび前記階調パルスは、同一長さの正極フェーズと負極フェーズとを有し、フェーズの切り替えは１回であることが望ましい。

サブステップ内の階調パルスの異なるパルス幅は、セグメントドライバＩＣに供給するデータにより決定することができる。

また、複数のサブステップの階調パルスの異なる基本パルス幅は、セグメントドライバＩＣのラッチ周期の切り換えで制御できる。

表示材料は、コレステリック相を形成する液晶が代表例であるが、本発明は、同様の特性を有する表示材料であれば、どのような材料にも適用可能である。コレステリック液晶の場合、初期階調状態はプレーナ状態であり、初期階調状態以外の階調状態は、プレーナ状態とフォーカルコニック状態が混在した状態であり、混在比により中間調の明度が決定される。

コレステリック液晶による多階調表示方法で、累積時間を異ならせて階調を異ならせる場合、階調レベルと累積時間は完全な比例関係になく、低階調が十分に実現できないという問題があった。そこで、隣接階調との前記累積時間の差は、フォーカルコニック状態の混在比が小さい場合より、フォーカルコニック状態の混在比が大きい場合に、大きくする。これにより、累積時間と階調レベルが非線形であっても、すべての階調範囲を表示することが可能であり、表示品質が向上する。

表示装置は、複数の異なる反射光を呈する複数の前記表示素子が積層された積層構造を備えることにより、カラー表示が可能である。その場合、表示装置は、複数の表示素子の初期階調状態にする動作および初期階調状態以外の階調状態にする動作タイミングが、異なることが望ましい。動作タイミングが異なることにより、最大電流値を低くできる。

以下、図面を参照して本発明の実施形態を説明する。

図７は、実施形態で使用する表示素子１０の構成を示す図である。図７に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。

図８は、１枚のパネル１０Ａの基本構成を示す図である。実施形態で使用するパネルについて、図８を参照して説明する。

図８に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。

上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。

上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。

上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある薄膜が形成される。この薄膜が厚いと駆動電圧を高くする必要があり、汎用ＳＴＮドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。

なお、この絶縁性薄膜は、ＳｉＯ2の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。

上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であるが、基板表面に熱可塑性の樹脂をコーティングした固着スペーサを使用することも可能である。このスペーサによって形成されるセルギャップは３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバＩＣによる駆動が困難になる。

液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。

ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜３５の範囲の液晶材料であることが望ましい。誘電率異方性が１５以上であれば、駆動電圧が比較的低くなり、この範囲より大きいと駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大する。

また、屈折率異方性（Δｎ）は、０．１８〜０．２４であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるのに加えて、粘度も高くなり、応答速度が低下する。

図９は、本実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、当然のことながら、表示素子の特性に対して変換効率の高いものが好ましい。電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。

原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。

制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。

コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能な汎用ＳＴＮドライバは、様々なものが使用可能である。

セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。

次に、第１の実施形態における画像の書込み動作を説明する。

図１０は、画像の書込み動作を示す図である。画像の書込み動作は、±３６Ｖの１００ｍｓ周期のパルスを全画素に同時に印加して、全画素をプレーナ状態にリセットする第１ステップＳ１と、第１ステップＳ１の後で画素に選択的にＰＷＭの階調パルスを印加して、プレーナ状態とフォーカルコニック状態が混在した中間調状態にする第２ステップＳ２と、を有する。第２ステップＳ２は、３つのサブステップを有する。また、第２ステップＳ２は、フレームＦ１、Ｆ２およびＦ３の３つのフレームを有する。第１サブステップはフレームＦ１で、第２サブステップはフレームＦ２で、第３サブステップはフレームＦ３で、実行される。後述するように、フレームＦ１では各スキャンラインへの階調パルスＨ１−Ｈ８の印加が順次行われ、全ラインへ印加されるとフレームＦ１が終了する。フレームＦ２では各スキャンラインへの階調パルスＨ９−Ｈ１１の印加が順次行われ、全ラインへ印加されるとフレームＦ２が終了する。フレームＦ３では各スキャンラインへの階調パルスＨ１２の印加が順次行われる。

図１１Ａは、第１ステップＳ１におけるリセット処理時のコモンドライバ２８およびセグメントドライバ２９のオンとオフの出力電圧を示す。図１１Ｂは、コモンドライバ２８およびセグメントドライバ２９が図１１Ａに示すような電圧を出力することによりリセット処理時に画素に印加される電圧を示す。

図１１Ａに示すように、正極性のパルスを印加する前半（正極フェーズ）と、負極性のパルスを印加する後半（負極フェーズ）とで、電圧が図示のように切り替わる。前半では、セグメントドライバ２９のオン出力電圧（ＯＮ−ＳＥＧ）およびオフ出力電圧（ＯＦＦ−ＳＥＧ）は３６Ｖであり、コモンドライバ２８のオン出力電圧（ＯＮ−ＣＯＭ）は０Ｖ（ＧＮＤ）であり、コモンドライバ２８のオフ出力電圧（ＯＦＦ−ＣＯＭ）は３６Ｖである。後半では、セグメントドライバ２９のオンおよびオフ出力電圧は０Ｖであり、コモンドライバ２８のオン出力電圧は３６Ｖであり、コモンドライバ２８のオフ出力電圧は０Ｖである。

図１１Ｂにおいて、選択ＯＮ画素は、コモンドライバ２８からオン出力電圧が印加されて選択され、セグメントドライバ２９からオン出力電圧が印加される画素を示し、前半では３６Ｖが、後半では−３６Ｖが印加される。選択ＯＦＦ画素は、コモンドライバ２８からオン出力電圧が印加されて選択され、セグメントドライバ２９からオフ出力電圧が印加される画素を示し、前半では３６Ｖが、後半では−３６Ｖが印加される。非選択ＯＮ画素は、コモンドライバ２８からオフ出力電圧が印加され、セグメントドライバ２９からオン出力電圧が印加される画素を示し、前半と後半で０Ｖが印加される。非選択ＯＦＦ画素は、コモンドライバ２８からオフ出力電圧が印加され、セグメントドライバ２９からオフ出力電圧が印加される画素を示し、前半と後半で０Ｖが印加される。

図１２Ａから図１２Ｃは、リセット処理の概略を説明する図である。

まず、図１２Ａに示すような書込み済みの表示がある。これに対して、セグメントドライバ２９の出力電圧をすべてグランド（ＧＮＤ）レベルにした上で、コモンドライバ２８の全出力ラインを選択状態にする。出力電圧をすべてＧＮＤレベルにするのは、汎用ＳＴＮドライバが有する電圧オフ機能（／ＤＳＰＯＦ）をアサートすればよい。

次に、この／ＤＳＰＯＦをネゲートすると、選択された全ラインに＋３６Ｖが印加され、図１２Ｂに示すように、全画素がホメオトロピック状態になる。

次に、選択された全ラインに印加した電圧を＋３６Ｖから−３６Ｖに反転させる。この電圧の反転は、汎用ＳＴＮドライバの極性信号（ＦＲ）を反転させればよい。この処理でのコモンドライバ２８およびセグメントドライバ２９の各電圧設定値は何通りもあり得るが、図１１Ａに示すような電圧設定だと、セグメントドライバ２９からの出力値によらず、全画素の±３６Ｖを印加できるために好ましい。

この場合の＋３６Ｖと−３６Ｖの印加時間は、表示素子の構成によって適正値が異なるが、第１の実施形態では、数ｍｓ乃至数十ｍｓのパルス幅のパルスとした。

最後に、−３６Ｖを０Ｖにすると、全画素はホメオトロピック状態からプレーナ状態に切り替わり、図１２Ｃに示すような白状態になる。この−３６Ｖから０Ｖへの切替は、上記の汎用ＳＴＮドライバＩＣが有する／ＤＳＰＯＦを用いるのが好ましい。この／ＤＳＰＯＦを用いると、ドライバＩＣの短絡回路で強制的に放電するため、表示素子に充放電された放電時間を短くできる。プレーナ状態への遷移は、電圧パルスの急峻性が必要なので、この／ＤＳＰＯＦを用いた強制放電は、サイズが大きな表示素子の場合でも確実にプレーナ状態にリセットすることが可能である。

図１３Ａは、ＰＷＭの階調パルスを印加する第２ステップＳ２におけるコモンドライバ２８およびセグメントドライバ２９のオンとオフの出力電圧を示し、図１３Ｂは、コモンドライバ２８およびセグメントドライバ２９が図１３Ａに示すような電圧を出力することにより階調パルス印加時に画素に印加される電圧を示す。

階調パルスを印加する場合も、正極性のパルスを印加する前半（正極フェーズ）と、負極性のパルスを印加する後半（負極フェーズ）とで、電圧が図１３Ａに示すように切り替わる。前半では、セグメントドライバ２９のオン出力電圧（ＯＮ−ＳＥＧ）は２０Ｖであり、およびセグメントドライバ２９のオフ出力電圧（ＯＦＦ−ＳＥＧ）は１０Ｖであり、コモンドライバ２８のオン出力電圧（ＯＮ−ＣＯＭ）は０Ｖ（ＧＮＤ）であり、コモンドライバ２８のオフ出力電圧（ＯＦＦ−ＣＯＭ）は１５Ｖである。後半では、セグメントドライバ２９のオン出力電圧は０Ｖであり、セグメントドライバ２９のオフ出力電圧は１０Ｖであり、コモンドライバ２８のオン出力電圧は２０Ｖであり、コモンドライバ２８のオフ出力電圧は５Ｖである。

図１３Ｂに示すように、選択ＯＮ画素は、前半では２０Ｖが、後半では−２０Ｖが印加される。選択ＯＦＦ画素は、前半では１０Ｖが、後半では−１０Ｖが印加される。非選択ＯＮ画素は、前半では５Ｖが印加され、後半で−５Ｖが印加される。非選択ＯＦＦ画素は、前半では−５Ｖが印加され、後半で５Ｖが印加される。

従って、図１３Ｂの印加電圧から、階調書込みを行う選択画素には±２０Ｖのパルスが、階調書込みを行わない半選択（選択ＯＦＦ）画素には±１０Ｖが、非選択画素には±５Ｖが印加される。

図１４Ａから図１４Ｃは、第１の実施形態におけるＰＷＭの階調パルスを示す図であり、図１４ＡはフレームＦ１における階調パルスＨ１−Ｈ８を、図１４ＢはフレームＦ２における階調パルスＨ９−Ｈ１１を、図１４ＣはフレームＦ３における階調パルスＨ１２を示す。なお、半選択状態の±１０ＶのパルスをＨ０として表す。また、図１５Ａから図１５Ｃは、図１４Ａから図１４Ｃの階調パルスを実現するためのフレームＦ１、Ｆ２、Ｆ３における階調パルス発生のためのビットプレーンの構成を示し、図１５ＤはフレームＦ１、Ｆ２、Ｆ３における階調パルスの累積値（時間）を示す。

汎用のＳＴＮドライバＩＣは２値書込みを行うためのドライバＩＣであるため、選択された画素にはオン（±２０Ｖ）かオフ（±１０Ｖ）の電圧出力が行えるだけである。第１の実施形態では、１６階調書込みのための書込みパルスの累積印加時間を、ＰＷＭ法、すなわちパルス幅を異ならせることにより行う。しかし、パルス長が長くなると、１回のパルス印加における半選択状態（選択ＯＮ期間）が長くなってクロストークが増加するので、それを防止するため、３つのフレームに分けて階調パルスを印加し、フレームＦ１およびＦ２において階調パルスのパルス幅を異ならせる。フレームＦ３では階調パルスのパルス幅は１種類のみである。

フレームＦ１の階調パルスＨ１−Ｈ８は、図１４Ａに示すように、＋１０Ｖから＋２０Ｖ、−２０Ｖ、−１０Ｖの順に変化するパルスであり、中心に対して対称なパルスである。ここで、＋２０Ｖと−２０Ｖの幅は同じであり、これがパルス幅である。また、＋１０Ｖと−１０Ｖを含めた時間長がパルス長である。最小のパルス幅を基底値ｔとした場合、階調パルスＨ１−Ｈ８のパルス幅は、それぞれ１ｔ、２ｔ、３ｔ、４ｔ、５ｔ、６ｔ、７ｔ、９ｔである。なお、パルスＨ０は、＋１０Ｖから−１０Ｖに変化するパルスである。ここで、前半の＋１０Ｖと＋２０Ｖの部分を正極フェーズ、後半の−１０Ｖと−２０Ｖの部分を負極フェーズと称する。

階調レベル１５の画素にはパルスＨ１０が印加され、階調レベル１４、１３、１２、１１、１０、９、８の画素には階調パルスＨ１−Ｈ７がそれぞれ印加され、階調レベル７−０の画素には階調パルスＨ８が印加される。

フレームＦ１は、ＢＰ番号１から８の正極フェーズのビットプレーンと、ＢＰ番号８から１の負極フェーズのビットプレーンと、で構成される。セグメントドライバ２９は、正極フェーズでは、ビットプレーンの値が０の時に＋１０Ｖを、ビットプレーンの値が１以上の時に＋２０Ｖを出力し、負極フェーズでは、ビットプレーンの値が０の時に−１０Ｖを、ビットプレーンの値が１以上の時に−２０Ｖを出力する。

フレームＦ１の８個のビットプレーンＢＰは、各階調レベルに対して図１５Ａに示すようなデータを記憶している。正極フェーズを出力する時には、ビットプレーン番号１、２、３、４、５、６、７、８の順番で、画像のバイナリデータを格納したバッファ（制御回路２７内）からセグメントドライバ２９へデータが送られ、負極フェーズを出力する時には、ビットプレーン番号８、７、６、５、４、３、２、１の順番で、バッファからセグメントドライバ２９へデータが送られる。セグメントドライバ２９は、送られてきたデータに応じて、正極フェーズの時には＋１０Ｖまたは＋２０Ｖを出力し、負極フェーズの時には、−１０Ｖまたは−２０Ｖを出力する。

例えば、階調レベル１５に対しては、ビットプレーンのデータはすべて０であるから、セグメントドライバ２９は、正極フェーズの時には＋１０Ｖを、負極フェーズの時には、−１０Ｖを出力する。階調レベル１０に対しては、番号１から３のビットプレーンのデータが０で、番号４から８のビットプレーンのデータが１であるから、正極フェーズでは、１番から３番のビットプレーンで＋１０Ｖを、４番から８番のビットプレーンで＋２０Ｖを出力し、負極フェーズでは、８番から４番のビットプレーンで−２０Ｖを、３番から１番のビットプレーンで−１０Ｖを出力する。これにより、図１４Ａに示すような階調パルスＨ１０が得られる。

同様に、階調レベル７以下については、ビットプレーンのデータはすべて１または２であるから、±２０Ｖの階調パルスが得られる。

なお、１番目のビットプレーンのみ出力期間を他のビットプレーンの２倍としている。これにより、所望の階調レベルを得るためのビットプレーン数の増加を極力少なくでき、ビットプレーンを記憶するバッファ容量を小さくできる。１番目のビットプレーンの出力時間の制御は、セグメントドライバへ画像を転送するのに用いるクロックの周波数を１／２にするなど、セグメントドライバＩＣのラッチ周期の変更により簡単に実現できる。フレームＦ１の階調パルスのパルス長は１８ｔである。

フレームＦ２は、９番から１１番のビットプレーンを有する正極フェーズと、１１番から９番のビットプレーンを有する負極フェーズと、を備え、階調パルス長は、１８ｔである。フレームＦ２では、階調レベル１５−７および３にはＨ０が、階調レベル６、２にはＨ９が、階調レベル５、１にはＨ１０が、階調レベル４、０にはＨ１１が、印加される。また、対応する９番から１１番のビットプレーンのデータは図１５Ｂのようになる。

同様に、フレームＦ３は、１２番のビットプレーンの正極フェーズと負極フェーズと、を備え、階調パルス長は、２４ｔである。フレームＦ３では、階調レベル１５−４にはＨ０が、階調レベル３−０にはＨ１２が、印加される。また、対応する１２番のビットプレーンのデータは図１５Ｃのようになる。

以上のようなフレームＦ１−Ｆ３による階調パルスの印加により、各階調レベルに対して、図１５Ｄに示すような累積値、すなわち累積時間が得られる。

図１６は、第１ステップ時のリセット処理におけるコモンドライバ２８およびセグメントドライバ２９の動作を示すタイムチャートである。

処理Ｒ１では、／ＤＳＰＯＦ（電圧オフ機能）を”Ｌ”にして有効としたまま、ＤＩＯを”Ｈ”にしてデータ転送状態にする。その上で、ＬＰ_ＣＯＭパルスを連続的に出力して、コモンドライバ２８の全ライン（７６８本）を選択状態にする。さらに、セグメントドライバ２９へ”Ｈ”データを送り、それをＬＰ_ＳＥＧに応じてセグメントドライバ２９がラッチして全ライン（１０２４本）を選択状態にする。

処理Ｒ２では、／ＤＳＰＯＦを”Ｈ”にして解除すると共にＦＲを”Ｌ”から”Ｈ”に変化させる。これにより、全スキャンラインに０Ｖが、全データラインに＋３６Ｖが印加され、全画素に＋３６Ｖが印加される。この状態で３０ｍｓ以上経過したら、ＦＲを反転、すなわち”Ｈ”から”Ｌ”に変化させる。これにより、コモンドライバ２８の出力が＋３６Ｖに、セグメントドライバ２９の出力が０Ｖに変化して全画素に−３６Ｖが印加される。この状態で３０ｍｓ以上経過したら、／ＤＳＰＯＦを”Ｌ”にして有効にする。これにより、コモンドライバ２８の出力が０Ｖになり、全画素に印加される電圧が０Ｖになり、プレーナ状態になる。

処理Ｒ３では、／ＤＳＰＯＦを”Ｌ”にしたままＬＰ_ＣＯＭを連続して送り、コモンドライバ２８の全ラインを非選択状態にする。

処理Ｒ４は、プレーナ状態が安定化するための待機時間であり，必要な時間（図では６０ｍｓ）待機する。

以上の処理後、階調書込み処理、すなわち第２ステップＳ２を開始する。

図１７Ａおよび図１７Ｂは、フレームＦ１における階調書込み処理を示すタイムチャートである。

まず、ＬＰ_ＳＥＧとＬＰ_ＣＯＭを送り、非選択状態にして、ＦＲを”Ｈ”にし、ＥＮ１を”Ｈ”にする。これにより階調書込み処理が開始される。

ビットプレーンＢＰ１のデータを送り、セグメントドライバ２９はＬＰ_ＳＥＧに応じてＢＰ１のデータをラッチする。これと同時にＤＩＯとＬＰ_ＣＯＭを送り、コモンドライバ２８が第１ラインを選択する状態にする。そして／ＤＳＰＯＦを”Ｈ”に変化させる。これにより、正極フェーズのＢＰ１のデータに対応した部分。すなわち図１４Ａの正極フェーズのＢＰ１の部分が出力される。従って、第１ラインの階調レベル７−０に＋２０Ｖが印加され、第１ラインのそれ以外の階調レベルに＋１０Ｖが印加される。

ＢＰ１の出力と並行してビットプレーンＢＰ２のデータを送り、同様にセグメントドライバ２９はＬＰ_ＳＥＧに応じてＢＰ２のデータをラッチする。この時、ＬＰ_ＣＯＭを送らず、コモンドライバ２８が第１ラインを選択した状態を維持する。これにより、正極フェーズのＢＰ２の部分が出力される。以下同様に、ビットプレーンを送り、セグメントドライバ２９がそれをラッチして出力する動作を、正極フェーズのＢＰ３からＢＰ７について行う。ＢＰ７を出力するのと並行して正極フェーズのＢＰ８を送る。そしてＢＰ８をラッチした時に、ＦＲを”Ｌ”に変化させる。ＦＲの変化の前後の数十から数百ｍｓの期間、／ＤＳＰＯＦを”Ｈ”から”Ｌ”に変化させ、その後再び”Ｈ”に変化させる。これにより、突入電流が分散され、消費電力を低減できる。

ＢＰ８をラッチすることにより正極フェーズのＢＰ８が出力され、その間に負極フェーズのＢＰ８が送られ、セグメントドライバ２９がＬＰ_ＳＥＧに応じて負極フェーズのＢＰ８をラッチして出力する。この時、ＦＲが”Ｌ”に変化しているので、第１ラインの選択画素には−２０Ｖが、非選択画素には−１０Ｖが印加される。以下同様に、ビットプレーンを送り、セグメントドライバ２９がそれをラッチして出力する動作を、負極フェーズのＢＰ７からＢＰ１について行う。

第１ラインにＢＰ１を出力している間に、第２ラインの正極フェーズのＢＰ１を送り、ラッチして出力する。以下、上記と同様の動作を第２ラインについて行い、全スキャンラインについて同様の動作を行う。これにより、第１フレームＦ１の処理が終了する。

図１８は、第２フレームＦ２における階調パルスＨ９−Ｈ１１の階調書込み処理を示すタイムチャートである。この処理は、第１フレームＦ１の最終ラインのＢＰ１の出力が行われている間に、第１ラインのＢＰ９を送る動作で開始される。この動作は、ビットプレーンが３個である以外は、フレームＦ１と同じ動作である。

図１９は、第３フレームＦ３における階調パルスＨ１２の階調書込み処理を示すタイムチャートであり、ビットプレーンが１個である以外は、上記と同じ動作である。
なお，第１フレームＦ１のＢＰ８，第２フレームＦ２のＢＰ１１，第３フレームＦ３のＢＰ１２は，正極フェーズと負極フェーズの切り替え前後に２回出力しているが，ＢＰ８，ＢＰ１１，ＢＰ１２のラッチを１回にして時間を２倍にし，真ん中の時間で正極フェーズと負極フェーズを切り替えてもよい。
そうすると，それぞれのフレームでビットプレーンが１つ減るため，メモリ使用量をより少なくすることができる。

図２０は、初期状態をプレーナ状態としてフォーカルコニック状態にするように階調パルスを印加する場合の、入力階調と出力階調の関係を示す図である。四角点は、階調レベルと累積値（時間）を比例させた場合の関係を示し、丸点は図１５Ｄに示した第１の実施形態の階調レベルと累積時間を使用した場合の関係を示す。階調レベルと累積時間を比例させた場合、累積時間が長い暗い階調になるほど液晶の応答性が低下するため、暗い階調になりにくく、十分なコントラストの画像が得られないという問題を生じる。

そこで、第１の実施形態では、階調レベル１５から８までは、隣接する階調レベルの累積値の差は２であるが、階調レベル８から０までは、隣接する階調レベルの累積値の差は６であるようにしている。これにより、暗い階調における液晶の応答性の非線形性が補償され、全範囲で良好な階調表示が得られる。

図２１は、階調レベルと累積値（時間）の関係を示す図であり、隣接階調の累積値を、中間の階調レベルから暗い側では、明るい側より２倍とした例を示す。

図２２は、第１の実施形態における入力階調レベルと明るさの関係を示す図である。図示のように、階調飛びがなく、良好なトーンカーブが得られることが分かる。

第１の実施形態の表示装置では、ドラフトモードと称する高速表示モードを実現できる。

図２３は、ドラフトモードの場合の動作シーケンスを示すフローチャートである。

ステップＳ１では、表示画像を選択する。

ステップＳ２では、プレビューモードを実行する。プレビューモードでは、第１ステップＳ１とフレームＦ１を実行する。これにより、ＲＧＢ各色は８階調ずつ表示され、擬似的には５１２色の表示が行われる。この状態は、４０９６色表示の過渡状態であるが、表示内容の認識には十分である。プレビューモードを実行するだけであれば短時間で実行可能であるため、使用者が表示内容を確認して、希望の表示で無い場合には、他の画像に変更しても、無駄になる時間を短縮できる。従って、使用者がページめくりするように、表示内容を次々に更新できるようになる。

ステップＳ１３、さらに４０９６色画像まで表示するかを使用者が判定し、書き換えるのであればステップＳ１１に戻って新しい画像を選択する。もし使用者が表示内容をさらに確認したい場合には、ステップＳ１４に進んで、４０９６色表示になるようにフレームＦ２とＦ３を実行する。これにより、４０９６色の高画質の画像が表示されるので、ステップＳ１５に進んで処理を終了する。

次に、本発明の第２の実施形態の表示装置を説明する。第２実施形態の表示装置は、第１の実施形態の表示装置と同じ構成を有し、第２ステップＳ２のサブステップのシーケンスのみが異なる。

図２４は、第２の実施形態の表示装置における書込み処理を示す図である。第１のステップＳ１は第１の実施形態と同じである。第１の実施形態では、第２のステップは３つのフレームＦ１−Ｆ３を有し、Ｆ１では階調パルスＨ１−Ｈ８を全画素に印加する第１サブステップを実行し、Ｆ２では階調パルスＨ９−Ｈ１１を全画素に印加する第２サブステップを実行し、Ｆ３では階調パルスＨ１２を全画素に印加する第３サブステップを実行した。すなわち全スキャンラインにスキャンパルスを印加するフレーム処理を３回行った。

これに対して、第２の実施形態では、１スキャンラインを選択した状態で、第１から第３サブステップを連続して行う。言い換えれば、１スキャンラインを選択した状態で、階調パルスＨ１−Ｈ８、Ｈ９−Ｈ１１およびＨ１２の印加を連続して行い、以後全スキャンラインで同様の動作を繰り返す。従って、フレーム処理は１回だけ行う。
なお，この時にクロストークによる表示の劣化を抑えるために，Ｈ８とＨ９，Ｈ１１とＨ１２の間に，数十マイクロ秒から最大数十ミリ秒ほど，／ＤＳＰＯＦをアサートして選択解除する方が好ましい。

図２５Ａと図２５Ｂは、第２の実施形態での階調書込み処理を示すタイムチャートである。第２の実施形態の処理は、図１７Ａおよび図１７Ｂの第１の実施形態の処理と、正極フェーズのビットプレーンＢＰ１−ＢＰ８と負極フェーズのＢＰ８−ＢＰ１を出力した後、さらに、正極フェーズのビットプレーンＢＰ９−ＢＰ１１と負極フェーズのＢＰ１１−ＢＰ９および正極フェーズのＢＰ１２と負極フェーズのＢＰ１２をさらに出力する点が異なり、他は同じである。

次に、第１の実施形態の場合と、同一パルス幅のパルスの印加回数を異ならせることにより累積時間を調整して中間調を表現する場合の消費電力の測定結果の比較例を示して本発明の効果を説明する。

図２６は、パルスの印加回数のみにより累積時間を調整する場合の、所定時間における消費電流の変化を示す図であり、図２７は、第１の実施形態の場合の同一条件での消費電流の変化を示す図である。ここでは、ＲＧＢの各液晶層の書換えは同じタイミングで行った。また、テストパターンは黒べたであり、リセット後の黒べた書込み開始時の電流を測定した。両方の場合で、回路構成は同一であり、制御回路の制御シーケンスのみが異なる。測定ポイントは、図９の昇圧部２２の出力であり、電圧切替部２３、電圧安定部２４、およびコモンドライバ２８とセグメントドライバ２９の消費電力の合計値である。

表示素子は、容量性の負荷であるため、パルスの立上り時・立下り時にそれぞれ充電・放電の大きな突入電流が流れる。パルスの印加回数のみを異ならせる図２６の例では、細かいパルスを多数回印加して階調を書き込むため、その回数に伴い突入電流が流れていることが分かる。それに対して、本発明の第１の実施形態の場合には、大きな突入電流が生じる回数が減少している。

実効的な電力を測定した結果によれば、パルスの印加回数のみを異ならせる図２６の例では６５３ｍＷであったのに対して、第１の実施形態では４０１ｍＷであり、約４０％の消費電力の低減が実現できることが確認された。なお、この消費電力は、電圧切替部２３、電圧安定部２４、およびコモンドライバ２８とセグメントドライバ２９を含んだ値であり、アナログスイッチやオペアンプ、ドライバＩＣの種類や構成が異なると、消費電力もそれに応じて変化することはいうまでもないが、本発明により消費電力が低減できることは明白である。

次に、ＲＧＢ各液晶層の書換えタイミングをずらした時の測定結果を図２８に示す。これは、スキャンするタイミングをＲＧＢ間において、各ビットプレーンの時間の約１／３だけずらした場合で、突入電流を抑制することが目的である。この結果、実効電力は、ＲＧＢ各液晶層の書換えタイミングをずらした時もずらさない時も変わらないが、ピーク電流はずらすことにより約１／３に抑制できた。ピーク電流が抑制できれば、電流容量の小さなバッテリーを使用することが可能になり、その分製造コストを低減できる。

以上説明したように、本発明によれば、コレステリック液晶を使用した表示素子に対し、安価な汎用ドライバを使用して低消費電力で表示品質が良好で、かつ高速表示が可能な駆動方法を実現できる。

以上、本発明の実施例を説明したが、他にも各種の実施例が可能であるのはいうまでもない。例えば、本発明は、コレステリック液晶を使用した表示素子以外にも、メモリ性を有するドットマトリクス型の表示素子であれば、適用可能である。

また、第２ステップのサブステップにおける電圧・パルス幅の設定値およびビットプレーンの構成やフレームの分割などは本例に限ったことではなく、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。

図１Ａは、コレステリック液晶のプレーナ状態を説明する図である。 図１Ｂは、コレステリック液晶のフォーカルコニック状態を説明する図である。 図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。 図３Ａは、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。 図３Ｂは、コレステリック液晶に印加する中間電圧と狭いパルス幅のパルスによる反射率の変化を説明する図である。 図３Ｃは、コレステリック液晶に印加する中間電圧とより狭いパルス幅のパルスによる反射率の変化を説明する図である。 図４Ａは、液晶に印加する対称パルスのパルス幅が狭い例を示す図である。 図４Ｂは、液晶に印加する対称パルスのパルス幅が中位の例を示す図である。 図４Ｃは、液晶に印加する対称パルスのパルス幅が広い例を示す図である。 図５は、コレステリック液晶に印加する対称パルスの例を示す図である。 図６は、コレステリック液晶にパルス長の長い対称パルスを印加した時のクロストークの発生を説明する図である。 図７は、本発明の実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。 図８は、実施形態のカラー表示装置の１個のコレステリック液晶素子の構造を示す図である。 図９は、実施形態のカラー表示装置の概略構成を示す図である。 図１０は、第１の実施形態における画像の書込み動作を示す図である。 図１１Ａは、第１の実施形態のリセット処理におけるドライバ出力電圧を示す図である。 図１１Ｂは、第１の実施形態のリセット処理における液晶印加電圧を示す図である。 図１２Ａは、第１の実施形態のリセット処理を説明する図である。 図１２Ｂは、第１の実施形態のリセット処理を説明する図である。 図１２Ｃは、第１の実施形態のリセット処理を説明する図である。 図１３Ａは、第１の実施形態の階調書込み処理におけるドライバ出力電圧を示す図である。 図１３Ｂは、第１の実施形態の階調書込み処理における液晶印加電圧を示す図である。 図１４Ａは、第１の実施形態の階調書込み処理のフレームＦ１で出力される階調パルスＨ１−Ｈ８を示す図である。 図１４Ｂは、第１の実施形態の階調書込み処理のフレームＦ２で出力される階調パルスＨ９−Ｈ１１を示す図である。 図１４Ｃは、第１の実施形態の階調書込み処理のフレームＦ３で出力される階調パルスＨ１２を示す図である。 図１５Ａは、第１の実施形態の階調書込み処理のフレームＦ１で供給されるビットプレーンＢＰ１−ＢＰ８のデータを示す図である。 図１５Ｂは、第１の実施形態の階調書込み処理のフレームＦ２で供給されるビットプレーンＢＰ９−ＢＰ１１のデータを示す図である。 図１５Ｃは、第１の実施形態の階調書込み処理のフレームＦ３で供給されるビットプレーンＢＰ１２のデータを示す図である。 図１５Ｄは、第１の実施形態の階調書込み処理における階調レベルに対する累積値（時間）を示す図である。 図１６は、第１ステップ時のリセット処理におけるコモンドライバおよびセグメントドライバの動作を示すタイムチャートである。 図１７Ａは、第２ステップのフレームＦ１の階調書込み処理におけるコモンドライバおよびセグメントドライバの動作を示すタイムチャートである。 図１７Ｂは、第２ステップのフレームＦ１の階調書込み処理におけるコモンドライバおよびセグメントドライバの動作を示すタイムチャートである。 図１８は、第２ステップのフレームＦ２の階調書込み処理におけるコモンドライバおよびセグメントドライバの動作を示すタイムチャートである。 図１９は、第２ステップのフレームＦ３の階調書込み処理におけるコモンドライバおよびセグメントドライバの動作を示すタイムチャートである。 図２０は、第１の実施形態における入力階調と出力階調の関係を示す図である。 図２１は、第１の実施形態における階調レベルと階調パルスの累積値の関係を示す図である。 図２２は、第１の実施形態における階調レベルと明るさの関係（トーンカーブ）を示す図である。 図２３は、第１の実施形態の表示装置で、ドラフトモードを実現するためのフローチャートである。 図２４は、本発明の第２の実施形態における画像の書込み動作を示す図である。 図２５Ａは、第２の実施形態の第２ステップにおけるコモンドライバおよびセグメントドライバの動作を示すタイムチャートである。 図２５Ｂは、第２の実施形態の第２ステップにおけるコモンドライバおよびセグメントドライバの動作を示すタイムチャートである。 図２６は、パルス数のみで累積時間を異ならせて階調書込みを行う場合の動作電流の変化を示す図である。 図２７は、第１の実施形態における動作電流の変化を示す図である。 図２８は、第１の実施形態において、ＲＧＢ液晶層の書込みタイミングをずらした場合の動作電流の変化を示す図である。

１０ 表示素子
１１ 上側基板
１２ 液晶層
１３ 下側基板
１４ 上側電極層
１５ 下側電極層
１７ 吸光層
１８ 制御回路
２１ 電源
２２ 昇圧部
２３ 電圧切替部
２４ 電圧安定部
２７ 制御回路
２８ コモンドライバ（ＲＧＢ共通）
２９ セグメントドライバ（ＲＧＢ独立）

Claims (8)

1. メモリ性の表示材料を有するドットマトリクス型の表示素子と、
   前記表示素子の画素を駆動する駆動回路と、
   前記駆動回路を制御する制御回路と、を備える表示装置であって、
   前記制御回路は、書換え対象の画素を初期化する電圧パルスを印加して初期階調状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップを有し、
   前記階調ステップは、パルス幅変調により階調を設定する制御を行う少なくとも１つのサブステップを含む複数のサブステップを有し、前記複数のサブステップは、書換え対象の画素に交流の電圧パルスを形成し、前記複数のサブステップの前記電圧パルスの累積によって階調が設定され、パルス幅変調により階調を設定する制御を行う前記サブステップについて、前記交流の電圧パルスのパルス幅を書き込む階調に応じて異ならせ、
   前記複数のサブステップは、異なるフレームで行われ、
   前記複数のサブステップは、書き込む階調数の多いフレームが先に実行される、
   ことを特徴とする表示装置。
2. 前記複数のサブステップは、所定のサブステップの書込みが終了した時点で一時停止されることを特徴とする請求項１に記載の表示装置。
3. 前記交流の電圧パルスは、スキャンラインの選択期間中に１サイクルのみ形成されることを特徴とする請求項１に記載の表示装置。
4. 前記交流の電圧パルスは、同一長さの正極フェーズと負極フェーズとを有することを特徴とする請求項３に記載の表示装置。
5. 前記駆動回路は、選択されたスキャンラインの画素に対して２値の出力を行うドライバＩＣを具備していることを特徴とする請求項１に記載の表示装置。
6. 前記表示材料は、コレステリック相を形成する液晶であることを特徴とする請求項１に記載の表示装置。
7. 前記初期化ステップにおける初期階調状態はプレーナ状態であり、前記階調ステップにおける階調状態は、前記プレーナ状態とフォーカルコニック状態が混在した状態であり、混在比により中間調の値が決定されることを特徴とする請求項６に記載の表示装置。
8. メモリ性の表示材料を有するドットマトリクス型の表示素子と、
   前記表示素子の画素を駆動する駆動回路と、
   前記駆動回路を制御する制御回路と、を備える表示装置であって、
   前記制御回路は、書換え対象の画素を初期化する電圧パルスを印加して初期階調状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップを有し、
   前記階調ステップは、パルス幅変調により階調を設定する制御を行う少なくとも１つのサブステップを含む複数のサブステップを有し、前記複数のサブステップは、書換え対象の画素に交流の電圧パルスを形成し、前記複数のサブステップの前記電圧パルスの累積によって階調が設定され、パルス幅変調により階調を設定する制御を行う前記サブステップについて、前記交流の電圧パルスのパルス幅を書き込む階調に応じて異ならせ、
   前記複数のサブステップは、異なるフレームで行われ、
   前記複数のサブステップは、書き込む階調数の多いフレームが先に実行される、
   ことを特徴とする駆動方法。

Images