液晶表示素子のようなドットマトリクス型表示素子が、テレビ受像機やコンピュータシステムのモニタとして広く使用されている。ドットマトリクス型表示素子は、平行に配列された複数のスキャンラインと、スキャンラインと垂直に交差するように対向して配置された複数のデータラインとを有し、複数のスキャンラインと複数のデータラインの交差部に画素が形成される。表示する画像の書込みは、スキャンラインに順次スキャンパルスを印加し、スキャンパルスの印加に同期して複数のデータラインに1ライン分のデータを出力することにより行われる。ドットマトリクス型表示素子には、PDP、EL、液晶方式など各種の方式があるが、近年は特に液晶方式が広く使用されている。
近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやICカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の1つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持(メモリ性)や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。
コレステリック液晶は、カイラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤(カイラル材)を比較的多く(数十%)添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。
図1は、コレステリック液晶の状態を説明する図である。図1の(A)および(B)に示すように、コレステリック液晶を利用した表示素子10は、上側基板11と、コレステリック液晶層12と、下側基板13と、有する。コレステリック液晶には、図1の(A)に示すように入射光を反射するプレーナ状態と、図1の(B)に示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率n、らせんピッチpから次の式で表される。
λ=n・p
一方、反射帯域Δλは、液晶の屈折率異方性Δnにより大きく異なる。
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板13の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。
図2は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス周期で印加されるパルス電圧の電圧値(V)を表し、縦軸はコレステリック液晶の反射率(%)を表している。図2に示す実線の曲線Pは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線FCは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
図2において、電極間に所定の高電圧VP100(例えば±36V)を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をVP100から所定の低電圧(例えば、VF0=±4V)に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。
一方、電極間に所定の低電圧VF100b(例えば、±24V)を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をVF100bから低電圧VF0に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。
ここで、図2に示す曲線Pにおいて、破線枠A内では、印加する電圧パルスの電圧値を高くするに従ってフォーカルコニック状態の割合を増加させてコレステリック液晶の反射率を低下させることができる。また、図2に示す曲線PおよびFCにおいて、破線枠B内では、印加する電圧値を低くするに従って増加させてコレステリック液晶の反射率を低下させることができる。
中間調を表示するためには、A領域またはB領域を利用する。A領域を利用する場合には、画素を初期化してプレーナ状態にした後に、VF0とVF100aの間の電圧パルスを印加して一部をフォーカルコニック状態にする。また、B領域を利用する場合には、画素を初期化してフォーカルコニック状態にした後に、VF100bとVP0の間の電圧パルスを印加して一部をプレーナ状態にする。
以上説明した電圧応答特性に基づく駆動方法の原理を、図3および図4を参照して説明する。図3の(A)、図4の(A)および(C)は電圧パルスの波形を示す。図3の(B)、図4の(B)および(D)は、図3の(A)、図4の(A)および(C)の電圧パルスをそれぞれ印加した時のパルス応答特性を示す。図3の(A)は、電圧値が±36Vで、パルス周期が数十msの電圧パルスを示す。図4の(A)は、オン(ON)時の電圧値が±20Vで、オフ(OFF)時の電圧値が±10Vで、パルス周期が2msの電圧パルスを示す。図4の(C)は、オン(ON)時の電圧値が±20Vで、オフ(OFF)時の電圧値が±10Vで、パルス周期が1msの電圧パルスを示す。図3の(B)、図4の(B)および(D)において、横軸は電圧(V)を表し、縦軸は反射率(%)を表す。図3の(B)の電圧−反射率特性は、図2の曲線PおよびFCを模式化して示し、図4の(B)および(D)の電圧−反射率特性は、図2の曲線Pのみを模式化して示す。ここで使用する電圧パルスは、液晶の駆動パルスとしてよく知られているように、分極による表示の劣化を防止するために、正極性と負極性のパルスを組み合わせている。
図3の(A)および(B)に示すように、パルス周期が大きい場合には、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。
パルス周期が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は、図3の(B)では±36Vである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。
一方、図4の(A)および(B)に示すように、パルス周期が2msの場合には、初期状態がプレーナ状態では、パルス電圧が±10Vでは反射率変化しないが、それ以上大きな電圧なるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、±36Vよりさらに大きな電圧なると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス周期が2msでパルス電圧が±20Vの電圧パルスを1回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス周期が2msでパルス電圧が±20Vの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。
図4の(C)および(D)に示すように、パルス周期が1msの場合には、パルス周期が2msの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス周期が2msの場合と比べて小さい。
以上のことから、数十msのパルス周期で36Vのパルスを印加すればプレーナ状態になり、2ms程度のパルス周期で十数Vから20V程度のパルスを印加すればプレーナ状態からプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。
そこで、コレステリック液晶表示素子では、第1ステップにおいて書き換える画素にパルス周期数十msの±36Vの初期化パルスを印加してプレーナ状態にし、次の第2ステップでは、中間調にする画素に狭いパルス周期の約±20.0Vの階調パルスを印加し、その累積印加時間を中間調のレベルに応じた値にする。言い換えれば、この表示方法は、図2の領域Aを利用して中間調レベルを表示する。なお、第1ステップで初期化する動作をリセット動作と称し、第2ステップで中間調にする動作を書込み動作と称する場合がある。
上記の説明では、初期化状態がプレーナ状態の場合を説明したが、初期化状態がフォーカルコニック状態で、第1ステップにおいてフォーカルコニック状態に初期化した後、第2ステップで中間調にする画素に狭いパルス周期の約±20.0Vの階調パルスを印加して、プレーナ状態とフォーカルコニック状態が混在した状態にすることにより中間調を表示することも可能である。なお、以下の説明では、初期化状態がプレーナ状態の場合を例として説明を行う。
表示素子では、表示材料層の一方の面に互いに平行な複数のスキャン電極を設け、表示材料層の他方の面に前記複数のスキャン電極と交差する互いに平行な複数のデータ電極を対向して設け、スキャン電極とデータ電極の交差部分に画素が形成される。ここでは、スキャン電極をスキャンライン、データ電極をデータラインと称する。表示素子では、コモンドライバがスキャンラインにスキャンパルスを印加し、セグメントドライバがデータラインにデータパルスを印加する。ドライバは、汎用のSTNドライバを使用することが、コストの点からも好ましい。
第1ステップでは、全スキャンラインと全データラインに同時にリセットパルスが印加される。図5の(A)は、上記のコレステリック液晶を利用した表示装置で、第1ステップのリセット動作時に、全画素を初期化するために、セグメントドライバおよびコモンドライバから出力されるパルスの電圧を示し、図5の(B)は(A)の場合の液晶印加電圧を示す。セグメントドライバは、前半(正極フェーズ)には、オン(ON)およびオフ(OFF)のラインに36Vを、後半(負極フェーズ)には、オン(ON)およびオフ(OFF)のラインに0Vを出力する。オフのラインは無いので、前半にはすべてのデータラインに36Vが印加され、後半にはすべてのデータラインに0Vが印加される。また、コモンドライバは、前半には、オンのラインに0Vを、オフのラインに36Vを、後半には、オンのラインに36Vを、オフのラインに0Vを出力する。オフのラインは無いので、前半にはすべてのスキャンラインに0Vが印加され、後半にはすべてのスキャンラインに36Vが印加される。従って、前半にはすべての画素に+36Vが、後半にはすべての画素に−36Vが印加される。
第2ステップでは、画素ごとに階調レベルを設定するため、1本のスキャンラインにスキャンパルスを印加している時に、全データラインにデータパルスを印加することにより、1スキャンライン内の画素への電圧パルスの印加が行われる。以下、スキャンパルスを印加するスキャンラインを順次シフトしながら全スキャンラインの画素への電圧パルスの印加が終了する。
第2ステップでは、1本のスキャンラインにスキャンパルスに対応する選択スキャン電圧が印加される間、他のスキャンラインには非選択スキャン電圧が印加される。また、階調書込みを行う画素のデータラインにはデータパルスに対応する選択データ電圧が印加され、階調書込みを行わない画素のデータラインには非選択データ電圧が印加される。従って、選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、および非選択スキャン電圧と非選択データ電圧が印加された画素が存在することになる。選択スキャン電圧と選択データ電圧が印加された画素のみで反射率(階調)が低下し、他の3種類の画素では反射率(階調)が低下しないように、選択スキャン電圧、非選択スキャン電圧、選択データ電圧および非選択データ電圧を設定する必要がある。
図6の(A)は、上記のコレステリック液晶を利用した表示装置で、第2ステップの書込み動作時に、セグメントドライバおよびコモンドライバから出力されるパルスの電圧を示し、図6の(B)は(A)の場合の液晶印加電圧を示す。
図7は、図6の(A)の場合に、セグメントドライバおよびコモンドライバから出力されるパルスの波形を示す。
セグメントドライバには、V0として20Vが、V21SおよびV34Sとして10Vが、供給され、ベース電圧は10Vで、正極フェーズ(FR=1)(前半)ではV0のパルスが、負極フェーズ(FR=0)(後半)では0Vのパルスが、出力される。
コモンライバには、V0として20Vが、V21Cとして15Vが、V341Cとして5Vが、供給され、正極フェーズ(FR=1)では、ベース電圧は15Vで0Vのパルスが、負極フェーズ(FR=0)では、ベース電圧は5Vで20Vのパルスが、出力される。なお、正と負のパルスを印加するのは、分極などによる液晶の劣化を防止するためである。
図7のようなパルスが印加されることにより、図6の(B)に示すように、スキャンラインが選択状態(コモンがオン)で、データラインも選択状態(セグメントがオン)では、正極フェーズ(FR=1)(前半)においては20Vが、負極フェーズ(FR=0)(後半)では−20Vが印加される。スキャンラインが選択状態(コモンがオン)で、データラインが非選択状態(セグメントがオフ)では、正極フェーズ(FR=1)においては10Vが、負極フェーズ(FR=0)では−10Vが印加される。スキャンラインが非選択状態(コモンがオフン)で、データラインが選択状態(セグメントがオン)では、正極フェーズ(FR=1)においては5Vが、負極フェーズ(FR=0)では−5Vが印加される。スキャンラインが非選択状態(コモンがオフン)で、データラインが非選択状態(セグメントがオフ)では、正極フェーズ(FR=1)においては−5Vが、負極フェーズ(FR=0)では5Vが印加される。
従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図8の(A)に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図8の(B)に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図4の(B)に示すように、パルス周期が2msの電圧パルスの場合、電圧が±20Vでは液晶の状態、すなわち反射率が変化するが、電圧が±10Vでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がオンの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。実際にはクロストークの問題があるが、本発明には直接関係しないので、説明は省略する。
上記のように、表示装置において実際に印加される電圧パルスは図8に示すような波形であるが、以下の記載では説明を簡単にするために、0Vを中心にして対称な正負のパルスで表す場合がある。また、オフ(OFF)パルスの電圧は、書き込みが行われないようなレベルに設定されるものとし、パルスの電圧は、オン(ON)パルスの電圧を指すものとする。
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の2つの方法に分けられる。
特許文献1は、ダイナミック駆動法を記載している。しかし、ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバICを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。
非特許文献1は、コンベンショナル駆動法を記載している。非特許文献1は、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する方法を記載している。しかし、非特許文献1に記載された駆動方法では、汎用のドライバICが使用できず、表示品質にも問題があった。
コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス周期Wを異ならせる方法がある。パルス周期を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス周期とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図9はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。
図9の(A)は、第1ステップで使用する初期化パルスであり、パルス電圧が±36Vで、比較的大きなパルス周期を有する。このパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図9の(B)から(D)は、第2ステップで使用する第1から第3階調パルスであり、それぞれパルス電圧は±20Vであるが、第1から第3階調パルスの順にパルス周期が狭くなる。図9の(B)から(D)のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、(B)から(D)になるに従って小さくなる。言い換えれば、(B)から(D)のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、(B)を低階調パルス、(C)を中階調パルス、(D)を高階調パルスと称する。これでは(B)から(D)のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは4階調を表現できるだけであるが、図9に示す3種類のパルスを組み合わせることも可能である。例えば、周期Tをn個合わせて1ライン周期nTとし、各周期Tにおけるパルス周期を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで(B)から(D)のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多数の階調を表現することが可能である。
図1から図9を参照して説明したコンベンショナル駆動法を採用することにより、他の駆動方法を使用した表示素子に比べて大幅な省電力化が可能である。
いずれにしろ、コレステリック液晶表示素子の表示方法は、ツイストネマティック液晶などを使用する通常の液晶表示素子とは大きく異なり、それに応じて駆動方法も大きく異なる。
以上説明したように、コレステリック液晶を用い、コンベンショナル駆動法を採用した電子ペーパー(表示素子)は、高いメモリ性、鮮やかなカラー表示、低消費電力駆動という他にはない大きな利点を有するが、応答速度が遅いため、書換えに長時間を要するという問題があった。
特許文献2および3は、メモリ性を有する強誘電性液晶を使用した液晶表示装置において、書換えの前後で変化しないラインは書換えを行わず、変化するラインのみ書換えることにより、書換えに要する消費電力を低減し、書換えに要する時間を短縮する構成を記載している。また、特許文献2は、前回書換え時からの経過時間が長い場合および前回書換え時の温度との差が大きい場合には、画像が不均一になるのを防止するため、全面を書換えることを記載している。
しかし、特許文献2および3に記載された書換え方法では、省電力化が不十分であるという問題があった。また、特許文献2および3が記載しているのは強誘電性液晶を使用した液晶表示装置であり、コンベンショナル駆動法については何ら記載しておらず、リセット動作および書き込み動作については記載していない。
特許文献4および5は、コレステリック液晶表示装置において、フォーカルコニック状態へのリセットを応用した早送りモードを記載している。特許文献4および5に記載された駆動方法は、比較的高いコントラストを得られるが、その分リセット後の書込み動作は汎用STNドライバICでは出力が困難な高い電圧を印加する必要があり、さらにはプレーナ状態へ向けた累積書込みになるため、半選択・非選択画素へのクロストークが大きな問題となるほか、細かいパルスを何度も印加するため、消費電力も大きくなるという問題があった。
特開2001−228459号公報
特開平8−334739号公報
特開平2−120790号公報
特開2000−147466号公報
特開2000−171837号公報
Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998
図10は、実施形態で使用する表示素子10の構成を示す図である。図10に示すように、この表示素子10は、見る側から順番に、青(ブルー)用パネル10B、緑(グリーン)用パネル10G、および赤(レッド)用パネル10Rの3枚のパネルが積層されており、レッド用パネル10Rの下側には光吸収層17が設けられている。パネル10B、10Gおよび10Rは、同じ構成を有するが、パネル10Bは反射の中心波長が青色(約480nm)、パネル10Gは反射の中心波長が緑色(約550nm)、パネル10Rは反射の中心波長が赤色(約630nm)になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル10B、10Gおよび10Rは、青層用制御回路18B、緑層用制御回路18Gおよび赤層用制御回路18Rで、それぞれ駆動される。
図11は、図10の表示素子10を構成する3枚のパネル10B、10G、10Rのうちの1枚のパネル10Aの基本構成を示す図である。3枚のパネル10B、10G、10Rは、反射波長以外はほぼ共通の構成を有する。実施形態で使用するパネルについて、図11を参照して説明する。
図11に示すように、表示素子10Aは、上側基板11と、上側基板11の表面に設けられた上側電極層14と、下側基板13の表面に設けられた下側電極層15と、シール材16と、を有する。上側基板11と下側基板13は、電極が対向するように配置され、間に液晶材料を封入した後シール材16で封止される。なお、液晶層12内にスペーサが配置されるが図示は省略している。上側電極層14と下側電極層15の電極には、駆動回路18から電圧パルス信号が印加され、それにより液晶層12に電圧が印加される。液晶層12に電圧を印加して、液晶層12の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。前述のように、この表示素子10Aは、メモリ性を有しており、プレーナ状態およびフォーカルコニック状態は、パルス電圧の印加を停止した後も維持される。
上側基板11と下側基板13は、いずれも透光性を有しているが、パネル10Rの下側基板13は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、PET(ポリエチレンテレフタレート)やPC(ポリカーボネート)などのフィルム基板を使用してもよい。
上側電極層14と下側電極層15の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。
上側電極層14の透明電極は、上側基板11上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層15の透明電極は、下側基板13上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板11と下側基板13は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある機能膜が形成される。機能膜は、液晶表示素子の電極間の短絡を防止したり、ガスバリア層として液晶表示素子の信頼性を向上させる機能を有する薄膜である。この薄膜が厚いと駆動電圧を高くする必要があり、汎用STNドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約5であり、液晶よりもかなり低いため、薄膜の厚さは約0.3μm以下とするのが適している。
なお、この絶縁性薄膜は、SiO2の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。
上記のように、液晶層12内にスペーサが配置され、上側基板11と下側基板13の間隔、すなわち液晶層12の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であるが、基板表面に熱可塑性の樹脂をコーティングした固着スペーサを使用することも可能である。このスペーサによって形成されるセルギャップは3.5μm〜6μmの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバICによる駆動が困難になる。
液晶層12を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を10〜40重量%(wt%)添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を100wt%とした時の値である。
ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性(Δε)が15〜50の範囲の液晶材料であることが望ましい。誘電率異方性がこの範囲より低すぎると、駆動電圧が高くなってしまい、逆にこの範囲より高すぎると駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大し、素子としての安定性や信頼性が低下し、画像欠陥、画像ノイズが発生しやすくなる。誘電率異方性が15以上であれば、駆動電圧が比較的低くなり、20以上であれば、使用可能なカイラル材の選択範囲が広くなる。
また、屈折率異方性(Δn)は、0.18〜0.24であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、明るさの不足した暗い表示となり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるため、色純度とコントラストが不足したぼやけた表示となってしまうのに加えて、粘度も高くなり、応答速度が低下する。粘度は低い方が低温時の電圧上昇やコントラスト低下を抑制できる。
図12は、実施形態の表示装置の全体構成を示す図である。表示素子10は、A4判XGA仕様で、1024×768画素を有する。電源21は、例えば3V〜5Vの電圧を出力する。昇圧部22は、DC−DCコンバータなどのレギュレータにより、電源21からの入力電圧を36V〜40Vに昇圧する。この昇圧レギュレータは、専用ICが広く使用されており、そのICにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。
電圧切替部23は、抵抗分割などにより各種の電圧を生成する。電圧切替部23におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部24は、電圧切替部23から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部24から出力する電圧を容易に切り替えることが可能である。
原振クロック部25は、動作の基本となる基本クロックを発生する。分周部26は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。
制御回路27は、基本クロック、各種クロックおよび画像データDに基づいて制御信号を生成して、コモンドライバ28およびセグメントドライバ29に供給する。制御回路27は、マイクロコンピュータやFPGAなどで実現される。
コモンドライバ28は1024本のスキャンラインを駆動し、セグメントドライバ29は768本のデータラインを駆動する。RGBの各画素に与える画像データが異なるため、セグメントドライバ29は各データラインを独立して駆動する。コモンドライバ28は、RGBのラインを共通に駆動する。これにより、コモンドライバを1個にすることができ、部品点数を低減できるという利点が得られるが、後述するように、RGBの各パネルのスキャンラインを独立に駆動可能なように、RGBの各パネルごとにコモンドライバを設けることも可能である。
この実施形態では、ドライバICは、汎用の2値出力のSTNドライバを使用した。利用可能な汎用STNドライバは、様々なものが使用可能である。
セグメントドライバ29へ入力する画像データは、フルカラーの原画像を誤差拡散法によりRGB各16階調の4096色のデータに変換した、4ビットのデータD0−D3である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。
次に、実施形態における画像の書込み動作を説明する。
実施形態の表示装置の駆動シーケンスは、初期階調を表示するように、画素内のコレステリック液晶を初期化するリセット動作を実行する第1ステップS1と、初期階調を変化させる書込み動作を実行する第2ステップS2と、を有し、第2ステップS2では、7個のサブ電圧パルスSB1からSB7を出力し、階調に応じて印加するサブ電圧パルスを選択し、サブ電圧パルスのエネルギー累積値に応じて階調を設定する。
図13は、第2ステップS2における、各階調における7個のサブ電圧パルスSB1からSB7の選択を示す図である。最上部は階調を示し、1段目が第1ステップS1後の階調を示し、2段目から8段目が第2ステップS2におけるサブ電圧パルスSB1からSB7の選択と印加後の階調を示す。2段目から8段目では、ONで示された場合に、そのサブ電圧パルスが印加されるように選択される。すべての階調に対して、第1ステップS1が行われ、階調15の状態に初期化される。次の第2ステップS2では、例えば、階調1の画素に対しては、SB1−SB5、SB7が選択されて印加される。階調6に対しては、SB1−SB4、SB6が選択されて印加される。階調14に対しては、SB3のみが選択されて印加される。
2段目から8段目の右側にはサブ電圧パルスSB1からSB7のパルス特性が示される。例えば、SB1のパルス周期は2.0ms、SB2は1.0ms、SB3とSB4は0.5ms、SB5は3.0ms、SB6は1.5ms、SB7は6.0msで、すべて電圧±20Vの電圧パルスである。
図14は、第1ステップS1における全画素をプレーナ状態にする全面プレーナリセット動作による画面の変化を示す図である。
リセット動作時には、セグメントドライバ29およびコモンドライバ28は、図5の(A)に示す電圧を出力する。
第1ステップS1を開始する前には、図14の(A)に示すように画像が表示されている。
第1ステップS1を開始時には、セグメントドライバ29の出力電圧をすべてグランド(GND)レベルにした上で、コモンドライバ28の全出力ラインを選択状態にする。出力電圧をすべてGNDレベルにするのは、/DSPOFを低(L)(”0”)にすればよい。
次に極性信号FRを高(H)(”1”)レベルにした上で、/DSPOFをHレベルにすると、選択された全ラインに+36Vが印加され、図14の(B)のように全画素がホメオトロピック状態になる。
次に、極性信号FRを低(H)レベルにして全ラインに印加した電圧を+36Vから−36Vに反転させる。
この場合の+36Vと−36Vの印加時間は、表示素子の構成によって適正値が異なるが、本実施形態では、数十msのパルス周期のパルスとした。
最後に、/DSPOFをLにして出力を0Vにすると、全画素はホメオトロピック状態から、図18の(C)に示すプレーナ状態に切り替わる。このようにして全面プレーナリセット動作が終了する。/DSPOFを用いると、ドライバICの短絡回路で強制的に放電するため、表示素子に充放電された放電時間を短くできる。プレーナ状態への遷移は、電圧パルスの急峻性が必要なので、この/DSPOFを用いた強制放電は、サイズが大きな表示素子の場合でも確実にプレーナ状態にリセットすることが可能である。
第2ステップS2において、サブ電圧パルスSB1−SB7は、フレームF1からF7でそれぞれ選択した画素に印加される。各フレームを開始する前には、電源安定部24からコモンドライバ28およびセグメントドライバ29に、図6の(A)に示したサブ電圧パルスを印加するための電圧が入力される。また、分周部26は、フレームごとに、サブ電圧パルスのパルス周期に対応するパルスを発生するようなタイミング信号を制御回路27に出力する。
汎用のSTNドライバを使用してスキャン動作を行い、書込みパルスを印加する構成は広く知られているので、説明は省略する。
図15は、第1実施形態における書込み動作を説明する図である。
図15の(A)は、第1ステップS1のリセット動作を実行した後の状態を示す図であり、パネル10の全面が初期階調を示す状態、すなわちプレーナ状態で、最大階調(白)状態を示す。
図15の(A)の状態から第2ステップを実行し、図15の(B)から(D)に示すように、横書きの文字列を書込む。横書きの文字列の間には白い行間部分があり、行間部分は書込みが終了した後でも最大階調(白)のままである。言い換えれば、リセット動作後と書込み動作後で、表示状態の変化しない無変化ライン部が存在する。従来例では、書込み動作時には、文字列部分および行間部分の全スキャンラインに順にスキャンパルスを印加して書込みを行っており、行間部分(無変化ライン部)についてはスキャンパルスは印加するが、データラインにはオフ(OFF)の電圧を印加して階調状態が変化しないようにしていた。
本実施形態では、図15の(B)から(D)に示すように、文字列部分では、従来例と同様にスキャンラインに順にスキャンパルスを印加して書込みを行うが、行間部分(無変化ライン部)については実質的に書込み動作を行わずにスキップする。図15の(B)から(D)の右側において、書込みを行う部分を実線の矢印で、スキップする部分を破線で示す。スキップは、スキップする部分で、コモンドライバ28に高速のシフトクロックを供給することにより、選択するスキャンラインを短い選択期間でシフトさせる。この時、セグメントドライバ29はオフ電圧を全データラインに出力するようにする。(コモンドライバはスキップする部分で0Vまたは20Vを出力する。)これにより、スキップする部分でのスキャンパルスのシフトは非常に短時間に行われる。また、スキップする部分のスキャンラインに印加されるパルスは非常に短いパルスで、±10Vの電圧あるから、スキップする部分のラインの表示状態は変化しない。
図16は、書込みパターンの別の例を示す。この場合も、図16の(A)に示すように、パネル10の全面を最大階調(白)に初期化した後、図16の(B)のようなパターンを書き込む。図16の(B)のパターンは、選択パターンの例であり、無変化ライン部が長く連続している。このような場合、無変化ライン部については、上記と同様にスキップするが、スキップする時に、コモンドライバ28が出力する選択電圧を下げる。例えば、コモンドライバ28が非選択電圧の15Vまたは5Vを出力すれば、スキップする部分のラインに印加される電圧は±5Vになる。なお、コモンドライバ28およびセグメントドライバ29のDSPOFをオフにして両方の出力を0Vにすれば、画素の印加電圧は0Vになる。これにより、書換え時間の短縮に加えて、書換え電圧をオフにする時間を設ける分、消費電力も低減できる。
ここで、図16の例ではスキップ部分の印加電圧を0Vにしたが、図15の例では0Vにしなかったその理由について、図17を参照して説明する。
図17は、図16の例で、書込み動作とスキップの関係、その場合の駆動電圧の変化、およびチラツキに対応する明るさの変化を示す。図17に示すような周期で、書込み動作とスキップ、それに伴う電圧オフが繰り返された場合、スキャンされない非選択の画素にもクロストーク電圧が常に印加されるため、ドライバICの電圧オフ機能をアサート、ネゲートするたびに非選択画素に微妙なチラツキを生じる。図17におけるチラツキは、画面の明るさ変化を示す。このチラツキが目立つ、または目に疲労感を与えるような周期であると、書換えを行っている時に、ユーザがチラツキを不快に感じる場合が起こり得る。そこで、スキップ部分での印加電圧オフは、書換えとスキップの変化周期が人間の目の感度が相対的に低い周波数帯域に入る場合以外は行わないようにする。具体的には、連続してスキップするラインの選択時間が、所定値(例えば16.7ms)より高く、所定値(例えば1秒)より低い場合には、印加電圧オフを行わない。逆に言えば、連続してスキップするラインの選択時間が、16.7ms未満、または1秒以上の場合には、スキップ中は電圧オフを実行する。
この16.7msは、周波数60Hzの逆数であり、60Hzは動画表示のフレーム周波数であり、これ以上の周波数であれば目の感度は非常に低くなる。そのため、16.7ms以下の時間のチラツキであれば、人間の目にはチラツキは気にならない。また、1秒以上の長い選択時間であれば、ゆっくりしたチラツキとなるため、逆に人間の目には気にならなくなる。このように、スキップ可能なラインを検出し、さらにスキップの時間に応じて印加電圧オフが可能であるか判定する。
図15の例では、行間部分が狭く、スキップに要する時間が16.7ms以上、1秒未満の範囲に入るので、スキップ部分において印加電圧はオフしない。これに対して、図16の例では、行間部分が広く、スキップに要する時間が1秒以上であるので、スキップ部分において印加電圧をオフする。
図18は、図16の例のようにスキップ部分で印加電圧をオフする書込み動作の処理を示すフローチャートである。これらの処理は制御回路27で行われる。
ステップ101では、原画像を読み込む。
ステップ102では、原画像に対して前述の階調変換処理を行う。
ステップ103では、階調変換処理後の画像をビットプレーンに展開する。図13に示すように、書込みは7個のサブフレームでサブパルスSB1−SB7をそれぞれ書込むことにより行われる。図13に示すように、原画像の各画素の階調値に応じて7個のビットプレーンを形成する。なお、ビットプレーンの代わりにラインバッファが使用される場合もある。
ステップ104では、画像を7個のビットプレーンに対応したフレームバッファに記憶する。
ステップ105では、スキップするライン、すなわち初期階調が維持されるラインを抽出する。
ステップ106では、スキップするラインを示すデータをスキップラインバッファに記憶する。スキップラインバッファは、スキャンライン数のアドレスを有する2ビットのデータバッファで、第1ビットはスキップラインであるかを示し、第2ビットはそのラインが印加電圧オフラインであるかを示す。スキップするラインには”1”のフラグを立てる。
ステップ107では、上記のスキップラインバッファの第1ビットにおける”1”と”0”の周期を計算し、”1”または”0”が連続する時間が前述の条件に合致するラインを印加電圧オフのラインに決定する。
ステップ108では、決定した印加電圧オフのラインに対応するスキップラインバッファの第2ビットに、”1”を立てる。
なお、上記の例では、スキップラインバッファにスキップラインを示すデータと、印加電圧オフを示すデータを記憶したが、これを別々のバッファにしてもよい。また、16.7msと1秒は、表示素子の特性に応じて適宜設定すればよいのは言うまでもない。フレームバッファおよびスキップラインバッファは、制御回路27内に設けられる。
書込み動作は、従来と同様に行うが、その際にスキップラインバッファの第1ビットからスキップするラインであるか判定し、更にスキップする場合に第2ビットから印加電圧オフにするか判定し、それに応じた処理を行う。
上記の例では、書換えを行う場合には、全面を一括して初期化するリセット動作を行った。しかし、リセット動作を行う前の表示状態が初期階調であるラインについては、リセット動作を行う必要はない。次に説明する第2実施形態では、初期階調であるラインはリセット動作を行わない。
図19は、第2実施形態におけるリセット動作を説明する図である。
リセット動作は、書込み動作と異なり、1ラインずつ選択してスキャンするのではなく、複数のラインを同時に選択して実行することが可能である。そのため、スキップは行わない。
図19の(A)に示すように、文字列が表示されており、行間部分は初期階調状態である。従って、リセット動作の前後で、行間部分は表示状態が変化しない。言い換えれば、行間部分についてはリセット動作の必要はない。第2実施形態では、行間部分のライン、すなわち初期階調であるラインについてはリセット動作を行わない。すなわち、図19の(B)において黒で示す初期階調でない部分を選択してリセット動作を行う。これにより、リセット動作を行うライン数が少なくなるので、消費電力が低減される。
図20は、第2実施形態におけるリセット動作を行う場合のタイムチャートであり、16ラインの文字部分と16ラインの行間が交互に配置された画像をリセットする場合の例である。言い換えれば、初期階調部分と中間調部分が16ラインずつ交互に設けられている場合のリセット動作である。
コモンドライバ28のDSPOFをオフ(L)にして、LP−COMの16クロックごとにDIOを”1(H)”と”0(L)”の間で変化させる。そして、コモンドライバ28の768ライン分の設定が終了した段階で、セグメントドライバ29をすべてオン状態にするデータ(3層あるのでRD0−3、GD0−3、BD0−3)を設定してLP−SEGを入力する。なお、セグメントドライバ29の設定をコモンドライバ28の設定と並行して行うことも可能である。そして、DSPOFをオンにすると、FR=1では、全データラインに+36Vが、スキャンラインには16ラインごとに0Vと36Vが出力され、16スキャンラインの画素に+36Vが印加され、次の16スキャンラインの画素に0Vが印加され、以下同様に16スキャンラインごとに交互に+36Vと0Vが印加される。次に、FR=0に変化させると、全データラインに0Vが、スキャンラインには16ラインごとに36Vと0Vが出力され、画素には16スキャンラインごとに交互に−36Vと0Vが印加される。このようにして、16スキャンラインの画素はリセットされ、次の16スキャンラインの画素はリセットされずに初期階調状態を維持し、以下同様に16スキャンラインごとにリセットと維持が繰り返される。
リセット動作が終了すると、DSPOFを”0”にして、DIOを”0”にして、コモンドライバ28にLP−COMを入力し、選択状態をクリアする。その後書込み動作を開始する。
図21は、第2実施形態おけるリセット動作の処理を示すフローチャートである。これらの処理は制御回路27で行われる。
ステップ201では、リセット不要ライン情報を読み出す。リセット不要ライン情報は、表示中の画像の初期階調部分を示すデータおよび初期階調部分のリセット動作に関するデータを含み、リセット不要ラインデータメモリに記憶されている。初期階調部分のリセット動作に関するデータは、初期階調部分がリセットされた時の時間(タイマ値)およびその時のパネル温度である。
ステップ202では、パネルの温度を検出する、従って、図12には示されていないが、パネル10の温度を検出する温度センサが設けられ、検出した温度はデジタルデータに変換されて制御回路27に入力される。
ステップ203では、ステップ201で読み出した、初期階調部分がリセットされた時の時間から現在までの経過時間が所定時間以上であるか、または初期階調部分がリセットされた時の温度とステップ202で検出した温度との差が所定温度差以上であるかを判定し、いずれかであればステップ204に進み、何れでもなければステップ205に進む。
温度差が大きいと液晶物性に差異が生じるため、同じ電圧パルスを印加してリセット動作を行っても初期階調状態に差が生じ、前にリセット動作を行った部分と、今回リセット動作を行う部分の継ぎ目が目立つ場合がある。また、リセット動作を行ってから時間が経過すると初期階調状態も経時変化するので、同様に継ぎ目が目立つ場合がある。そのため、経過時間が所定時間以上である場合または温度差が所定温度差以上である場合には、たとえ初期階調状態のラインがあっても全面をリセットする。
ステップ204では、リセット不要ラインをゼロに設定し、ステップ206に進む。
ステップ205では、リセット不要ライン情報の初期階調部分を示すデータをリセット不要ラインに設定し、ステップ206に進む。
ステップ206では、原画像を読み込み、ビットプレーンに展開して記憶する。
ステップ207では、原画像における初期階調部分を抽出して、ステップ202で検出した温度およびその現在のタイマ値と一緒にリセット不要ラインデータメモリに記憶する。これが、次回の書換え時のリセット不要ライン情報になる。なお、リセット不要ライン情報を記憶する場合、リセット不要ラインがゼロであれば、現在の温度とタイマ値を記憶すればよいが、リセット不要ラインが存在する場合には、リセット不要ラインが以前にリセットされた時の温度とタイマ値もそのまま記憶しておくことが望ましい。従って、ラインまたはラインのグループごとに、初期階調であるか、初期階調である場合にはリセットされた時の温度とタイマ値を示すデータを記憶する。もし、全体で温度とタイマ値が1組のみ記憶されるのであれば、少なくともタイマ値について、リセット不要ライン情報のデータ、すなわちもっとも経過時間の大きいタイマ値を記憶することが望ましい。
ステップ208では、ステップ204または205で設定したリセット不要ライン以外の部分についてリセット動作を実行する。これにより、全面が初期階調状態になる。
ステップ209では、書込み動作を行う。
上記の第2実施形態では、3層のパネルのスキャンラインを1個のコモンドライバ28で共通に駆動していたので、3層のパネルで共通の初期階調部分をリセット不要ラインとする。もし、3層のパネルのスキャンラインをそれぞれ独立に駆動できるように3個のコモンドライバ28を設ければ、各層の初期階調部分をリセット不要ラインとすることができる。図22は、3個のコモンドライバ28を設けて3層のパネルのスキャンラインをそれぞれ独立に駆動できるように構成した場合の、リセット動作を説明する図である。
図22の(A)は青層パネル10Bの表示状態の変化を、図22の(B)は緑層パネル10Gの表示状態の変化を、図22の(C)は赤層パネル10Rの表示状態の変化を、示す。図示のように、リセット動作前には、上部には青色の大文字のアルファベットの文字列が、中上部には緑色の小文字のアルファベットの文字列が、中下部には赤色のギリシャ文字の文字列が、下部には黒色の数字の文字列が、表示されている。従って、下部の黒色の数字の文字列は、3層に共通に表示され、それ以外の色の文字は対応する層にのみ表示されている。
青層パネル10Bでは、上部の青色の大文字のアルファベットの文字列のラインと、下部の黒色の数字の文字列の部分のみに対してリセット動作を行い、ほかのラインはリセット動作を行わない。同様に、緑層パネル10Gでは、中上部の緑色の小文字のアルファベットの文字列のラインと、下部の黒色の数字の文字列の部分のみに対してリセット動作を行い、ほかのラインはリセット動作を行わない。赤層パネル10Rでは、中下部の赤色のギリシャ文字の文字列のラインと、下部の黒色の数字の文字列の部分のみに対してリセット動作を行い、ほかのラインはリセット動作を行わない。図では、リセット動作を行う部分を斜線で示している。これにより、リセット動作で使用する消費電力を一層低減できる。
前述のように、実施形態のコレステリック液晶表示装置では、モード設定によりセグメントドライバとコモンドライバのいずれかで動作するかの選択が可能な汎用ドライバICを使用して、コモンドライバ28およびセグメントドライバ29を実現している。そのため、3層のパネルのスキャンラインをそれぞれ独立に駆動できるように3個のコモンドライバ28を設け、コモンドライバ28およびセグメントドライバ29に供給する信号を切り換え可能に構成しておけば、スキャン方向を縦方向にするか横方向にするかが容易に切り替え可能である。これを応用して、縦書きテキスト表示の場合はスキャンラインを横方向とし、縦方向の行間をスキップする方法とし、横書きテキスト表示の場合はスキャンラインを縦方向とし、横方向の行間をスキップする方法とすると、開示の技術を有効に適用できる。
さらに、上記の構成であれば、各色層パネルごとに独立してスキャン方向を設定できるので、図23で説明するようなリセット動作が可能である。
図23の(A)は青層パネル10Bの表示状態の変化を、図23の(B)は緑層パネル10Gの表示状態の変化を、図23の(C)は赤層パネル10Rの表示状態の変化を、示す。図示のように、リセット動作前には、上部と下部には青色のアルファベットの横方向の文字列が、左側と右側には緑色の縦方向の数字列が、中部には赤色のギリシャ文字の横方向の文字列が、表示されている。
青層パネル10Bでは、上部と下部の青色のアルファベットの横方向の文字列のラインのみに対してリセット動作を行い、ほかのラインはリセット動作を行わない。同様に、緑層パネル10Gでは、左側と右側の緑色の縦方向の数字列のラインのみに対してリセット動作を行い、ほかのラインはリセット動作を行わない。赤層パネル10Rでは、中部の赤色のギリシャ文字の横方向の文字列のラインのみに対してリセット動作を行い、ほかのラインはリセット動作を行わない。図では、リセット動作を行う部分を斜線で示している。
なお、3層のパネルのスキャンラインが1個のコモンドライバで供給に駆動する場合でも、コモンドライバ28およびセグメントドライバ29に供給する信号を切り換え可能に構成しておけば、スキャン方向を縦方向にするか横方向にするか切り替え可能である。ただし、3層のパネルに書き込まれる表示データは共通であるから、縦書きにした場合には、黒表示のみが可能である。
以上、実施形態を説明したが、各種の変形例が可能であるのは言うまでもない。
例えば、図12に示した構成では、スキャンドライバ28が1024本のラインを駆動し、セグメントドライバ29が768本のラインを駆動するように構成したが、スキャンドライバ28が768本のラインを駆動し、セグメントドライバ29が1024本のラインを駆動するように構成することも可能である。これにより、スキャンに要する時間が短くなるので書換え時間を短縮できる。
また、コレステリック液晶層を有する表示素子を例として説明したが、メモリ性を有するドットマトリクス型の表示素子であれば,記載した技術を好適に適用可能である。
さらに、プレーナ状態を初期階調状態とする例を説明したが、フォーカルコニック状態を初期階調状態とすることも可能である。