JP5034646B2 - 液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパー - Google Patents

Description

本発明は、液晶を駆動して画像を表示する液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパーに関する。

近年、各企業及び各大学等において、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている適用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部等の携帯機器分野がある。電子ペーパーに用いられる表示素子の一つに、コレステリック相が形成される液晶組成物（コレステリック液晶又はカイラルネマティク液晶と称される。以下、「コレステリック液晶」という。）を用いた液晶表示素子がある。コレステリック液晶は、半永久的な表示保持特性（メモリ性）、鮮やかなカラー表示特性、高コントラスト特性、及び高解像度特性等の優れた特徴を有している。

図２０は、コレステリック液晶を用いたフルカラー表示が可能な液晶表示素子５１の断面構成を模式的に示している。液晶表示素子５１は、表示面から順に、青色（Ｂ）表示部４６ｂと、緑色（Ｇ）表示部４６ｇと、赤色（Ｒ）表示部４６ｒとが積層された構造を有している。図示において、上方の基板４７ｂ側が表示面であり、外光（実線矢印）は基板４７ｂ上方から表示面に向かって入射するようになっている。なお、基板４７ｂ上方に観測者の目及びその観察方向（破線矢印）を模式的に示している。

Ｂ表示部４６ｂは、一対の上下基板４７ｂ、４９ｂ間に封入された青色（Ｂ）用液晶４３ｂと、Ｂ用液晶層４３ｂに所定のパルス電圧を印加するパルス電圧源４１ｂとを有している。Ｇ表示部４６ｇは、一対の上下基板４７ｇ、４９ｇ間に封入された緑色（Ｇ）用液晶４３ｇと、Ｇ用液晶層４３ｇに所定のパルス電圧を印加するパルス電圧源４１ｇとを有している。Ｒ表示部４６ｒは、一対の上下基板４７ｒ、４９ｒ間に封入された赤色（Ｒ）用液晶４３ｒと、Ｒ用液晶層４３ｒに所定のパルス電圧を印加するパルス電圧源４１ｒとを有している。Ｒ表示部４６ｒの下基板４９ｒ裏面には光吸収層４５が配置されている。

各Ｂ、Ｇ、Ｒ用液晶層４３ｂ、４３ｇ、４３ｒに用いられているコレステリック液晶は、ネマティック液晶にキラル性（掌性）の添加剤（カイラル材ともいう）を数十ｗｔ％の含有率で比較的大量に添加した液晶混合物である。ネマティック液晶にカイラル材を比較的大量に含有させると、ネマティック液晶分子を強く螺旋状に捻ったコレステリック相を形成することができる。

コレステリック液晶は双安定性（メモリ性）を備えており、液晶に印加する電界強度の調節によりプレーナ状態、フォーカルコニック状態又はプレーナ状態とフォーカルコニック状態とが混在した中間的な状態のいずれかの状態をとることができ、一旦プレーナ状態、フォーカルコニック状態又はそれらが混在した中間的な状態になると、その後は無電界下においても安定してその状態を保持する。

上下基板４７、４９間に所定の高電圧を印加して液晶層４３に強電界を与えると、液晶分子の螺旋構造が完全にほどけて全ての液晶分子が電界の向きに従うホメオトロピック状態になる。ホメオトロピック状態から急激に電界をゼロにすると、液晶分子の螺旋軸は上下基板４７、４９の基板面に垂直になる。これにより、液晶層４３は螺旋ピッチに応じた光を選択的に反射するプレーナ状態になる。一方、例えば、上記高電圧より低い所定電圧を上下基板４７、４９間に印加して、液晶分子の螺旋構造が解けない程度の弱い電界を液晶層４３に与えた後、急激に電界をゼロにすると、液晶分子の螺旋軸は上下基板４７、４９の基板面に平行に向く。これにより、液晶層４３は入射光を透過するフォーカルコニック状態になる。また、フォーカルコニック状態は、強い電界を液晶層４３に与えた後に、緩やかに電解を除去しても得られる。

プレーナ状態とフォーカルコニック状態とが混在した中間的な状態は、例えば、フォーカルコニック状態が得られる電圧よりも低い電圧を上下基板４７、４９間に印加して液晶層４３に電界を与えた後、急激に電界をゼロにすることにより得られる。この現象を利用して情報の表示を行う。

図２１は、このコレステリック液晶を用いた液晶表示素子５１の表示原理を説明する図である。図２１では、Ｂ表示部４６ｂを例にとって液晶表示素子５１の表示原理を説明する。図２１（ａ）は、Ｂ表示部４６ｂのＢ用液晶層４３ｂがプレーナ状態におけるコレステリック液晶の液晶分子３３の配向状態を示している。図２１（ａ）に示すように、プレーナ状態での液晶分子３３は、基板厚方向に順次回転して螺旋構造を形成し、螺旋構造の螺旋軸は基板面にほぼ垂直になる。

プレーナ状態では、液晶分子３３の螺旋ピッチに応じた所定波長域の光が選択的に液晶層で反射される。このとき、反射される光は螺旋ピッチの掌性に応じて左右どちらか一方の円偏光であり、これ以外の光は液晶層を透過する。自然光は左右の円偏光が入り混じった状態であるため、自然光がプレーナ状態である液晶層に入射すると、所定波長域については、入射光の５０％が反射し、５０％が透過すると考えることができる。液晶層の平均屈折率をｎとし、螺旋ピッチをｐとすると、反射が最大となる波長λは、λ＝ｎ・ｐで示される。反射帯域Δλは液晶の屈折率異方性Δｎに伴って大きくなる。

従って、Ｂ表示部４６ｂのＢ用液晶層４３ｂでプレーナ状態時に青色の光を選択的に反射させるには、例えばλ＝４８０ｎｍとなるように平均屈折率ｎ及び螺旋ピッチｐを決める。平均屈折率ｎは液晶材料及びカイラル材を選択することで調整可能であり、螺旋ピッチｐは、カイラル材の含有率を調整することにより調節することができる。

図２１（ｂ）は、Ｂ表示部４６ｂのＢ用液晶層４３ｂがフォーカルコニック状態におけるコレステリック液晶の液晶分子３３の配向状態を示している。図２１（ｂ）に示すように、フォーカルコニック状態での液晶分子３３は、基板面内方向に順次回転して螺旋構造を形成し、螺旋構造の螺旋軸は基板面にほぼ平行になる。フォーカルコニック状態では、Ｂ用液晶層４３ｂに反射波長の選択性は失われ、入射光の殆どが透過する。透過光はＲ表示部４６ｒの下基板４９ｒ裏面に配置された光吸収層４５で吸収されるので暗（黒）表示が実現できる。

プレーナ状態とフォーカルコニック状態とが混在した中間的な状態では、プレーナ状態とフォーカルコニック状態との存在割合に応じて反射光と透過光との割合が調整され、反射光の強度が変化する。従って、反射光の強度に応じた多階調表示が実現できる。

このように、コレステリック液晶では、螺旋状に捻られた液晶分子３３の配向状態で光の反射量を制御することができる。上記のＢ用液晶層４３ｂと同様にして、Ｇ用液晶層４３ｇ及びＲ用液晶層４３ｒに、プレーナ状態時に緑又は赤の光を選択的に反射させるコレステリック液晶をそれぞれ封入してフルカラー表示の液晶表示素子５１が作製される。液晶表示素子５１は、メモリ性があり、画面書き換え時以外には電力を消費せずにフルカラー表示が可能である。

特開２００１−２２８４５９号公報 特開２００３−２２８０４５号公報 特開２０００−２８６９号公報 特開２０００−１４７４６６号公報 特開２０００−１７１８３７号公報 国際公開第０６／１０３７３８号パンフレット Ｎａｍ−Ｓｅｏｋ Ｌｅｅ、 Ｈｙｕｎ−Ｓｏｏ Ｓｈｉｎ、 ｅｔｃ、 Ａ Ｎｏｖｅｌ Ｄｙｎａｍｉｃ Ｄｒｉｖｅ Ｓｃｈｅｍｅ ｆｏｒ Ｒｅｆｌｅｃｔｉｖｅ Ｃｈｏｌｅｓｔｅｒｉｃ Ｄｉｓｐｌａｙｓ、 ＳＩＤ ０２ ＤＩＧＥＳＴ、ｐｐ５４６−５４９、２００２． Ｙ．−Ｍ． Ｚｈｕ、 Ｄ．−Ｋ． Ｙａｎｇ、 Ｃｕｍｕｌａｔｉｖｅ Ｄｒｉｖｅ Ｓｃｈｅｍｅｓ ｆｏｒ Ｂｉｓｔａｂｌｅ Ｒｅｆｌｅｃｔｉｖｅ Ｃｈｏｌｅｓｔｅｒｉｃ ＬＣＤｓ、 ＳＩＤ ９８ ＤＩＧＥＳＴ、ｐｐ７９８−８０１、１９９８．

以下、コレステリック液晶による多階調表示方法を開示した先行技術とその課題について説明する。
例えば、特許文献１及び２には、Ｐｒｅｐａｒａｔｉｏｎ区間、Ｓｅｌｅｃｔｉｏｎ区間、Ｅｖｏｌｕｔｉｏｎ区間の３ステージに分けた駆動波形のうち、Ｓｅｌｅｃｔｉｏｎ区間の振幅、パルス幅、また位相差などを用いて中間調を表示するダイナミック駆動と称される方法が開示されている。しかしながら、これらのダイナミック駆動は高速であるが、中間調の粒状性が高いという問題を有している。
また、ダイナミック駆動は一般に多くの電圧出力ができる専用の駆動装置（ドライバ）が必要となり、ドライバの製造ならびにドライバのコントロール回路の複雑化により、コストアップの大きな要因となる。

一方、非特許文献１には、ダイナミック駆動を安価な汎用ＳＴＮドライバで実現した方法が開示されているが、ダイナミック駆動の課題である高い粒状性の解消は期待できない。

また、特許文献３には、液晶をホメオトロピック状態にする第１のパルスを印加した直後、第２、第３のパルスを与え、第２、第３のパルスの電位差により所望の階調を表示させる方法が開示されているが、この駆動法では、中間調の粒状性が懸念される他、駆動電圧も高いため、安価な構成で製造できないという問題を有している。

以上説明した従来の駆動法はいずれも、後ほど詳述する図４の中間調領域Ｂを利用した駆動方法であるため、高速であるが画像の粒状性が大きくなり表示品位に問題が残る。一方、図４の中間調領域Ａを用いた駆動法は、非特許文献２に開示があるが、これも問題を有している。

非特許文献２には、液晶特有の累積応答（重ね書き）特性を利用し、相対的に短いパルスを印加することで、徐々にプレーナ状態からフォーカルコニック状態、あるいはフォーカルコニック状態からプレーナ状態へ準動画レート程度の高速度で駆動する方法が開示されている。

しかし、この方法は比較的高速度であるため、駆動電圧が５０〜７０Ｖと高くなってしまい、コストアップの要因となる。さらに、この方法は、「Ｔｗｏ ｐｈａｓｅ ｃｕｍｕｌａｔｉｖｅ ｄｒｉｖｅ ｓｃｈｅｍｅ」は「ｐｒｅｐａｒａｔｉｏｎ ｐｈａｓｅ」と「ｓｅｌｅｃｔｉｏｎ ｐｈａｓｅ」の２つのステージを用い、プレーナ状態への累積応答とフォーカルコニック状態への累積応答の２方向（つまり、中間調領域Ａと中間調領域Ｂ）を利用するため、表示品位の問題が生じてしまう。

特許文献４及び特許文献５には、フォーカルコニック状態へのリセットを応用した早送りモード等の方法が開示されている。この方法は、上記の方法に比べて比較的高いコントラストを得られるが、リセット後の書込みには、汎用ＳＴＮドライバでは困難な高い電圧を必要とする。さらに、この方法は、フォーカルコニック状態からプレーナ状態へ向けて累積的に階調を書込むため、半選択・非選択画素へのクロストークが大きくなるという問題がある。

また、特許文献６には、耐圧の低い安価な汎用ドライバを用いて、液晶表示素子による均一性に優れた多階調表示を実現するために、液晶の累積応答（重ね書き）を応用した方法が開示されている。この方法は、液晶層に複数回の電圧パルスを印加し、駆動電圧及びパルス幅をステップ毎に可変とし、マージンが大きな領域（中間調領域Ａ）を用いて反射状態の初期状態から液晶を所定の中間調状態に制御する。その結果、駆動電圧の上昇も回避できるので、耐圧の低い安価な２値出力の汎用ドライバを利用できる。また、この方法は、マージンの大きな領域を用いたグレイレベル変換であるため、均一性に優れた多階調表示を実現できる。しかしながら、この方法には、以下の課題がある。

第１に表示画面に滲みやゴーストが発生するという問題がある。この方法で用いているリセット手段は、リセット電圧は描画される画像データに依存しているため、リセット効果が画素によってバラつく欠点がある。そのため、文字表示が滲んだり、ゴーストのような表示が出現したりすることがある。

第２に低階調の表示に階調飛びが発生するという問題がある。この表示方法では、最低階調（黒）とその１段階上の階調の明度差が大きく、低階調の表示に階調飛びが目立つ欠点がある。この方法では、最初のスキャンで白と黒との書込みを行い、それ以降のスキャンで中間調を短いパルスを累積させて書込む。ところが、低階調になるにつれて累積応答性が低下する。このため、最低階調と、±２０Ｖの電圧パルスを液晶層に印加して書込まれた、最低階調より１段階上の階調との明度差が大きくなる。

第３に書換え時間が長くなるという問題がある。従来の表示方法では、例えば画面解像度がＸＧＡの場合、リセット時間が５．４秒となり、階調書込み時間が６．９秒となるので、少なくともリセット終了までの５．４秒は表示内容を認識することができない。コントラストが多少低下しても２秒程度で表示が可能になる新たな表示方法の開発が望まれている。

本発明は、汎用ドライバを用いて、滲みやゴースト及び低階調での階調飛びのない表示品質の優れた、多階調表示が可能な液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパーを提供することを目的とする。
さらに、本発明は、短い時間で表示を書換えることができる液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパーを提供することを目的とする。

上記目的は、画素内の液晶を初期化して初期階調を前記画素に表示する第１ステップと、前記初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、前記初期階調より低い前記階調に対して１階調低い階調を表示するために累積的に印加される前記電圧パルスの電圧印加累積時間との差を累積時間差とすると、基準階調より低い低階調側での前記累積時間差を、前記基準階調以上の高階調側での前記累積時間差より長くして、前記初期階調から低下した所望の階調を表示する第２ステップとを有することを特徴とする液晶表示素子の駆動方法によって達成される。

上記目的は、一対の基板間に封止された液晶と、前記液晶と、前記液晶を挟む一対の電極とを備えた画素と、前記画素内の前記液晶を初期化して初期階調を前記画素に表示する第１ステップと、前記初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、前記初期階調より低い前記階調に対して１階調低い階調を表示するために累積的に印加される前記電圧パルスの電圧印加累積時間との差を累積時間差とすると、基準階調より低い低階調側での前記累積時間差を、前記基準階調以上の高階調側での前記累積時間差より長くして、前記初期階調から低下した所望の階調を表示する第２ステップとで多階調を表示させる駆動装置とを有することを特徴とする液晶表示素子によって達成される。

上記目的は、上記本発明の液晶表示素子を有する電子ペーパーによって達成される。

本発明によれば、汎用ドライバを用いて、滲みやゴースト及び低階調での階調飛びのない表示品質の優れた、多階調表示が可能な液晶表示素子及び電子ペーパーが実現できる。
また、短い時間で表示を書換えることができる液晶表示素子及び電子ペーパーが実現できる。

本発明の一実施の形態による液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパーについて図１乃至図１９を用いて説明する。本実施の形態では、青（Ｂ）、緑（Ｇ）及び赤（Ｒ）用コレステリック液晶を用いた液晶表示素子１を例にとって説明する。図１は、本実施の形態による液晶表示素子１の概略構成を示している。図２は、図１において図左右方向に平行な直線で液晶表示素子１を切断した断面構成を模式的に示している。

図１及び図２に示すように、液晶表示素子１は、プレーナ状態で青（Ｂ）色光を選択波長域として選択的に反射するＢ表示部（第１表示部）６ｂと、プレーナ状態で緑（Ｇ）色光を選択波長域として選択的に反射するＧ表示部（第２表示部）６ｇと、プレーナ状態で赤（Ｒ）色光を選択波長域として選択的に反射するＲ表示部（第３表示部）６ｒとを有している。Ｂ、Ｇ、Ｒの各表示部６ｂ、６ｇ、６ｒは、この順に光入射面（表示面）側から積層されている。

Ｂ表示部６ｂは、対向配置された一対の上下基板７ｂ、９ｂと、両基板７ｂ、９ｂ間に封止されたＢ用液晶層３ｂとを有している。Ｂ用液晶層３ｂは、青色の光を選択的に反射するように平均屈折率ｎや螺旋ピッチｐが調整されて右旋光性（掌性が右）を備えており、プレーナ状態で青色の右円偏光の光を反射してそれ以外の光を透過させ、フォーカルコニック状態でほぼ全ての光を透過させるコレステリック液晶で構成されている。

Ｇ表示部６ｇは、対向配置された一対の上下基板７ｇ、９ｇと、両基板７ｇ、９ｇ間に封止されたＧ用液晶層３ｇとを有している。Ｇ用液晶層３ｇは、緑色の光を選択的に反射するように平均屈折率ｎや螺旋ピッチｐが調整されて左旋光性（掌性が左）を備えており、プレーナ状態で緑色の左円偏光の光を反射してそれ以外の光を透過させ、フォーカルコニック状態でほぼ全ての光を透過させるコレステリック液晶で構成されている。

Ｒ表示部６ｒは、対向配置された一対の上下基板７ｒ、９ｒと、両基板７ｒ、９ｒ間に封止されたＲ用液晶層３ｒとを有している。Ｒ用液晶層３ｒは、赤色の光を選択的に反射するように平均屈折率ｎや螺旋ピッチｐが調整されて右旋光性（掌性が右）を備えており、プレーナ状態で赤色の右円偏光の光を反射してそれ以外の光を透過させ、フォーカルコニック状態でほぼ全ての光を透過させるコレステリック液晶で構成されている。

本実施の形態による液晶表示素子１を実現するためには、液晶表示素子１の構造や形成材料の物性も重要な要素である。Ｂ、Ｇ、Ｒ用の各液晶層３ｂ、３ｇ、３ｒを構成するコレステリック液晶は、ネマティック液晶混合物にカイラル材を１０〜４０ｗｔ％添加して形成されている。カイラル材の添加率はネマティック液晶成分とカイラル材との合計量を１００ｗｔ％としたときの値である。ネマティック液晶としては従来公知の各種のものを用いることができるが、液晶層３ｂ、３ｇ、３ｒの駆動電圧を比較的低くするには、誘電率異方性Δεが１５≦Δε≦３５であることが好ましい。誘電率異方性Δεがこの範囲より大きいと液晶層３ｂ、３ｇ、３ｒの駆動電圧自体は低くなるが比抵抗が小さくなる。このため、特に高温時に、液晶表示素子１の消費電力が増大してしまうため好ましくない。また、コレステリック液晶の屈折率異方性Δｎの値は、０．１８≦Δｎ≦０．２４であることが好ましい。屈折率異方性Δｎがこの範囲より小さいと、プレーナ状態での各液晶層３ｂ、３ｇ、３ｒの反射率が低くなり、この範囲より大きいと、液晶層３ｂ、３ｇ、３ｒはフォーカルコニック状態での散乱反射が大きくなるほか、粘度も高くなり、応答速度が低下する。

また、Ｂ用及びＲ用のコレステリック液晶に添加されるカイラル材と、Ｇ用のコレステリック液晶に添加されるカイラル材とは、互いに旋光性が異なる光学異性体である。従って、Ｂ用及びＲ用のコレステリック液晶の旋光性は同じで、Ｇ用コレステリック液晶の旋光性と異なっている。

図３は、各液晶層３ｂ、３ｇ、３ｒのプレーナ状態での反射スペクトルの一例を示している。横軸は、反射光の波長（ｎｍ）を表し、縦軸は、反射率（白色板比；％）を表している。Ｂ用液晶層３ｂでの反射スペクトルは図中▲印を結ぶ曲線で示されている。同様に、Ｇ用液晶層３ｇでの反射スペクトルは■印を結ぶ曲線で示し、Ｒ用液晶層３ｒでの反射スペクトルは◆印を結ぶ曲線で示している。

図３に示すように、各液晶層３ｂ、３ｇ、３ｒのプレーナ状態での反射スペクトルの中心波長は、液晶層３ｂ、３ｇ、３ｒの順に長くなる。Ｂ、Ｇ、Ｒの各表示部６ｂ、６ｇ、６ｒの積層構造において、プレーナ状態におけるＧ用液晶層３ｇでの旋光性と、Ｂ用及びＲ用液晶層３ｂ、３ｒでの旋光性とを異ならしているので、図３に示す青と緑、及び緑と赤の反射スペクトルが重なる領域では、例えば、Ｂ用液晶層３ｂとＲ用液晶層３ｒで右円偏光の光を反射させ、Ｇ用液晶層３ｇで左円偏光の光を反射させることができる。これにより、反射光の損失を低減させて、液晶表示素子１の表示画面の明るさを向上させることができる。

上基板７ｂ、７ｇ、７ｒ、及び下基板９ｂ、９ｇ、９ｒは、透光性を有することが必要である。本実施の形態では、縦横の長さが１０（ｃｍ）×８（ｃｍ）の大きさに切断した２枚のフィルム基板を用いている。フィルム基板の材料として、ポリエチレンテレフタレート（ＰＥＴ）やポリカーボネート（ＰＣ）等がある。これらのフィルム基板は十分な可撓性を備えている。また、フィルム基板に代えてガラス基板も用いることができる。本実施の形態では、上基板７ｂ、７ｇ、７ｒ及び下基板９ｂ、９ｇ、９ｒはいずれも透光性を有しているが、最下層に配置されるＲ表示部６ｒの下基板９ｒは不透光性であってもよい。

図１及び図２に示すように、Ｂ表示部６ｂの下基板９ｂのＢ用液晶層３ｂ側には、図１の図中上下方向に延びる複数の帯状のデータ電極１９ｂが並列して形成されている。なお、図２での符号１９ｂは、複数のデータ電極１９ｂの存在領域を示している。また、上基板７ｂのＢ用液晶層３ｂ側には、図１の図中左右方向に延びる複数の帯状の走査電極１７ｂが並列して形成されている。図１に示すように、上下基板７ｂ、９ｂを電極形成面の法線方向に見て、複数の走査電極１７ｂとデータ電極１９ｂとは、互いに交差して対向配置されている。本実施の形態では、４８０×６４０ドットのＶＧＡ表示ができるように、透明電極をパターニングして０．１２ｍｍピッチのストライプ状の４８０本の走査電極１７ｂ及び６４０本のデータ電極１９ｂを形成している。Ｂ用液晶層３ｂを挟む両電極１７ｂ、１９ｂの各交差領域がそれぞれＢピクセル１２ｂとなる。複数のＢピクセル１２ｂは４８０行×６４０列のマトリクス状に配置されている。

Ｇ表示部６ｇにも、Ｂ表示部６ｂと同様に４８０本の走査電極１７ｇ、６４０本のデータ電極１９ｇ及び４８０行×６４０列のマトリクス状に配列されるＧピクセル１２ｇ（不図示）が形成されている。Ｒ表示部６ｒにも同様に走査電極１７ｒ、データ電極１９ｒ及びＲピクセル１２ｒ（不図示）が形成されている。１組のＢ、Ｇ、Ｒピクセル１２ｂ、１２ｇ、１２ｒで液晶表示素子１の１ピクセル１２が構成されている。ピクセル１２がマトリクス状に配列されて表示画面を形成している。

走査電極１７ｂ、１７ｇ、１７ｒ及びデータ電極１９ｂ、１９ｇ、１９ｒの形成材料としては、例えばインジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；ＩＴＯ）が代表的であるが、その他インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｃ Ｏｘｉｄｅ；ＩＺＯ）等の透明導電膜を用いることができる。

上基板７ｂ、７ｇ、７ｒには、複数の走査電極１７ｂ、１７ｇ、１７ｒを駆動する走査電極用ドライバＩＣが実装された走査電極駆動回路２５が接続されている。また、下基板９ｂ、９ｇ、９ｒには、複数のデータ電極１９ｂ、１９ｇ、１９ｒを駆動するデータ電極用ドライバＩＣが実装されたデータ電極駆動回路２７が接続されている。走査電極駆動回路２５及びデータ電極駆動回路２７を含んで駆動部２４が構成されている。

走査電極駆動回路２５は、制御回路部２３から出力された所定の信号に基づいて、所定の３本の走査電極１７ｂ、１７ｇ、１７ｒを選択して、それら３本の走査電極１７ｂ、１７ｇ、１７ｒに対して走査信号を同時に出力するようになっている。一方、データ電極駆動回路２７は、制御回路部２３から出力された所定の信号に基づいて、選択された走査電極１７ｂ、１７ｇ、１７ｒ上のＢ、Ｇ、Ｒピクセル１２ｂ、１２ｇ、１２ｒに対する画像データ信号をデータ電極１９ｂ、１９ｇ、１９ｒのそれぞれに出力するようになっている。走査電極用及びデータ電極用ドライバＩＣとして、例えばＴＣＰ（テープキャリアパッケージ）構造の汎用のＳＴＮ用ドライバＩＣが用いられている。制御回路部２３と駆動部２４を含んで、画素内の液晶を初期化して初期階調を当該画素に表示する第１ステップと、当該初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、当該初期階調より低い階調に対して１階調低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間との差を累積時間差とすると、基準階調より低い低階調側での累積時間差を、当該基準階調以上の高階調側での累積時間差より長くして、当該初期階調から低下した所望の階調を表示する第２ステップとで多階調を表示させる駆動装置が構成されている。制御回路部２３を含む駆動装置の詳細構成については後程図１４を用いて説明する。

本実施の形態では、Ｂ、Ｇ、Ｒ用の各液晶層３ｂ、３ｇ、３ｒの駆動電圧をほぼ同じにすることができるので、走査電極駆動回路２５の所定の出力端子は走査電極１７ｂ、１７ｇ、１７ｒの所定の各入力端子に共通接続されている。こうすることにより、Ｂ、Ｇ、Ｒ用の各表示部６ｂ、６ｇ、６ｒ毎に走査電極駆動回路２５を設ける必要がなくなるので液晶表示素子１の駆動回路の構成を簡略化することができる。また、走査電極用ドライバＩＣの使用数を削減できるので液晶表示素子１の低コスト化を実現することができる。なお、Ｂ、Ｇ、Ｒ用の走査電極駆動回路２５の出力端子の共通化は、必要に応じて行えばよい。

両電極１７ｂ、１９ｂ上には機能膜として、それぞれ絶縁膜や液晶分子の配列を制御するための配向膜（いずれも不図示）がコーティングされていることが好ましい。絶縁膜は、電極１７ｂ、１９ｂ間の短絡を防止したり、ガスバリア層として液晶表示素子１の信頼性を向上させたりする機能を有している。また、配向膜には、ポリイミド樹脂やアクリル樹脂等を用いることができる。本実施の形態では、例えば電極１７ｂ、１９ｂ上の基板全面には、配向膜が塗布（コーティング）されている。配向膜は絶縁性薄膜と兼用されてもよい。絶縁性薄膜の膜厚が厚いと液晶の駆動電圧が上昇してしまい、汎用ＳＴＮドライバでの制御が難しくなる。一方、絶縁性薄膜がないとリーク電流が流れてしまうため、液晶表示素子１の消費電力が増大してしまう。この絶縁性薄膜は比誘電率が５前後であり液晶よりもかなり低いため、厚さは概ね０．３μｍ以下が適している。なお、この絶縁性薄膜としては、ＳｉＯ_２薄膜、あるいは配向安定化膜として知られているポリイミド樹脂及びアクリル樹脂等の有機膜が例示される。

図２に示すように、上下基板７ｂ、９ｂの外周囲に塗布されたシール材２１ｂにより、Ｂ用液晶層３ｂは両基板７ｂ、９ｂ間に封入されている。また、Ｂ用液晶層３ｂの厚さ（セルギャップ）ｄは均一に保持する必要がある。所定のセルギャップｄを維持するには、樹脂製又は無機酸化物製の球状スペーサをＢ用液晶層３ｂ内に散布したり、柱状スペーサをＢ用液晶層３ｂ内に複数形成したりする。本実施の形態の液晶表示素子１においても、Ｂ用液晶層３ｂ内にスペーサ（不図示）が挿入されてセルギャップｄの均一性が保持されている。また、接着性のある壁面構造体を画素の周囲に形成することもより好適に用いられる。Ｂ用液晶層３ｂのセルギャップｄは、３．５μｍ≦ｄ≦６μｍの範囲であることが好ましい。セルギャップｄがこれより小さいとプレーナ状態での液晶層３ｂの反射率が低くなり、これより大きいと駆動電圧が高くなりすぎる。

Ｇ表示部６ｇ及びＲ表示部６ｒは、Ｂ表示部６ｂと同様の構造を有しているため、説明は省略する。Ｒ表示部６ｒの下基板９ｒの外面（裏面）には、可視光吸収層１５が設けられている。可視光吸収層１５が設けられているので、Ｂ、Ｇ、Ｒの各液晶層３ｂ、３ｇ、３ｒで反射されなかった光が効率よく吸収される。従って、液晶表示素子１はコントラスト比の高い表示を実現できる。なお、可視光吸収層１５は必要に応じて設ければよい。

次に、本実施の形態の液晶表示素子１による多階調表示方法について図４乃至図１９を用いて説明する。本実施の形態では、画素内の液晶に電圧パルスを累積的に印加して、コレステリック液晶の累積応答特性を利用して階調を低下させることにより多階調表示が実現される。コレステリック液晶に所定電圧値のパルス電圧を印加する毎に、累積応答特性により、フォーカルコニック状態の混在比を増やして、プレーナ状態からフォーカルコニック状態に徐々に遷移させることができる。または、コレステリック液晶の当該累積応答特性により、フォーカルコニック状態からプレーナ状態に徐々に遷移させることができる。

図４は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む両電極１７、１９間に所定のパルス幅（例えば、４．０ｍｓ（ミリ秒））で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図４に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示している。

図４において、両電極１７、１９間に所定の高電圧ＶＰ１００（例えば、±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子の螺旋構造は完全にほどけ、全ての液晶分子が電界の向きに従うホメオトロピック状態になる。液晶分子がホメオトロピック状態のときに、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにさせると、液晶分子は螺旋軸が両電極１７、１９に対してほぼ垂直な方向に向く螺旋状態になり、螺旋ピッチに応じた波長の光を選択的に反射するプレーナ状態になる。

また、両電極１７、１９間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加して、コレステリック液晶中に相対的に弱い電界を発生させると、液晶分子の螺旋構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにさせると、液晶分子は螺旋軸が両電極１７、１９に対してほぼ平行な方向に向く螺旋状態になり、入射光を透過するフォーカルコニック状態になる。なお、高電圧ＶＰ１００を印加して、液晶層に強い電界を生じさせた後に、緩やかに電界を除去しても、コレステリック液晶はフォーカルコニック状態にすることができる。

また、図４に示す曲線Ｐにおいて、破線枠Ａ内では、両電極１７、１９間に印加するパルス電圧の電圧値（Ｖ）を高くするに従ってコレステリック液晶の反射率を低下させることができる。また、図４に示す曲線Ｐ及び曲線ＦＣにおいて、破線枠Ｂ内では、両電極１７、１９間に印加するパルス電圧の電圧値（Ｖ）を低くするに従ってコレステリック液晶の反射率を低くさせることができる。

ここで、本実施の形態による液晶表示素子の駆動方法の基本原理について図５及び図６を用いて説明する。図５は、コレステリック液晶に電圧パルスを累積的に印加した際の表示画面の明度を示すグラフである。横軸は印加された電圧パルスのパルス数を表し、縦軸は明度を表している。本実施の形態の液晶表示素子の特性は、パルス数が０〜７回までは図中◆を結ぶ曲線で示し、パルス数が８〜１５回までは図中■印を結ぶ曲線で示している。従来の液晶表示素子の特性は◆印を結ぶ曲線で示している。図中に示す一点差線は基準階調を示している。図６は、画素に表示する階調と、コレステリック液晶に累積的に印加される電圧パルスの電圧印加累積時間との関係を示すグラフである。横軸は階調を表し、縦軸は電圧印加累積時間（ｍｓ）を表している。本実施の形態の液晶表示素子１の特性は図中□印を結ぶ曲線で示し、従来の液晶表示素子の特性は●印を結ぶ直線で示している。図中に示す一点差線は基準階調を示している。

従来の液晶表示素子は、所定の階調を画素に書込むための電圧パルスのパルス幅が固定されている。コレステリック液晶は、明度が最大となるプレーナ状態にリセットされた後に印加される電圧パルスに対して、電圧パルスの印加当初には高い応答性を示すが、次第に応答性が低下する。このため、図５に示すように、従来の液晶表示素子は、例えば印加された電圧パルスのパルス数が６回又は７回程度まではパルス応答性が高いが、それ以降ではパルス応答性が急激に鈍くなる。従って、従来の液晶表示素子は、プレーナ状態の１５階調を表示した後、８階調程度までは表示することができるが、７階調から０階調を表示し難くなる。

本発明者らは、低階調側の表示時に高階調側の表示時よりも長いパルス幅の電圧パルスを液晶に印加することにより、液晶のパルス応答性の低下を補償することが可能となることを見出した。そこで例えば、液晶に印加した電圧パルスのパルス数が０〜７回までの１５〜８階調でのパルス幅を１とすると、パルス数が８〜１５回までの７〜０階調のパルス幅を３とする。より具体的には、所定の階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、当該所定の階調より１階調低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間との差を累積時間差とすると、本実施の形態では、基準階調より低い低階調側（階調レベル「０」〜「７」）での累積時間差は、基準階調以上の高階調側（階調レベル「８」〜「１５」）での累積時間差より長くする。

そうすると、図６に示すように、基準階調より低い低階調側（階調レベル「０」〜「７」）において、本実施の形態による液晶表示素子１の電圧印加累積時間は、従来の液晶表示素子の電圧印加累積時間より長くなる。これにより、コレステリック液晶の電圧パルスの応答性が補償されるので、図５の図中に矢印で示すように、本実施の形態による液晶表示素子１は、同一のパルス数を印加した場合であっても従来の液晶表示素子と比較して表示画面の明度を低下させることができる。従って、液晶表示素子１は、全ての階調に渡って良好に階調を刻めるようになる。

次に、本実施の形態に用いる多階調表示を実現する駆動方法の基本原理について説明する。図７は、コレステリック液晶の電圧パルス応答特性を例示している。図７（ａ）は、電圧パルスのパルス幅が数十ｍｓにおけるパルス応答特性を示し、図７（ｂ）は、電圧パルスのパルス幅が２ｍｓにおけるパルス応答特性を示し、図７（ｃ）は、電圧パルスのパルス幅が１ｍｓにおけるパルス応答特性を示している。図７（ａ）乃至図７（ｃ）の図中上方には、コレステリック液晶に印加される電圧パルスが示されている。図中下方には、コレステリック液晶の電圧−反射率特性が示されており、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表している。

図７（ａ）に示す電圧−反射率特性は、図４と同様のコレステリック液晶の電圧−反射率特性である。図７（ａ）に示す曲線Ｐ１は、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示している。図７（ａ）に示すように、初期状態がプレーナ状態だと、電圧パルスをある範囲に上げるとフォーカルコニック状態への駆動帯域となり、さらに電圧パルスの電圧値を例えば３６Ｖまで上げると、再度プレーナ状態の駆動帯域となる（曲線Ｐ１参照）。

一方、初期状態がフォーカルコニック状態だと、電圧パルスの電圧値を上げるにつれて次第にプレーナ状態の駆動帯域となる（曲線ＦＣ参照）。図７（ａ）では、初期状態がプレーナ状態又はフォーカルコニック状態のいずれであっても、プレーナ状態の駆動帯域になる電圧値を±３６Ｖとしている。コレステリック液晶は、ドットマトリクスでの駆動する場合、一般の液晶と同様に液晶材料の劣化を抑制するために、図７（ａ）乃至図７（ｃ）の図中上段に示すように、駆動波形を交流とする必要がある。なお、これらの中間的な電圧を加えると、先述のプレーナ状態とフォーカルコニック状態とが混在した中間調が得られる。

図７（ｂ）に示すように、±３６Ｖより低い電圧又はパルス幅（パルス周期）の小さい電圧パルスをコレステリック液晶に印加すると、初期状態がプレーナ状態（曲線Ｐ２）又は中間調状態（曲線Ｐ３）のいずれであっても、応答性は右方向にシフトしていく。なお、図７（ｂ）には、比較のため図７（ａ）の曲線Ｐ１（パルス幅：数十ｍｓ）を破線で示している。例えば、電圧パルスの電圧値が±１０Ｖであり、パルス幅が２ｍｓであると、プレーナ状態又は中間調状態を維持し、液晶の反射率は変化しない。これに対し、電圧パルスの電圧値が±２０Ｖであり、パルス幅が２ｍｓであると、コレステリック液晶の反射率は所定量だけ低下する。

図７（ｃ）に示すように、±２０Ｖより低い電圧又はパルス幅（パルス周期）の小さい電圧パルスをコレステリック液晶に印加すると、初期状態がプレーナ状態（曲線Ｐ４）又は中間調状態（曲線Ｐ５）のいずれであっても、応答性はさらに右方向にシフトしていく。なお、図７（ｂ）には、比較のため図７（ａ）の曲線Ｐ１（パルス幅：数十ｍｓ）を破線で示している。例えば、電圧パルスの電圧値が±１０Ｖであり、パルス幅が１ｍｓであると、プレーナ状態又は中間調状態を維持し、液晶の反射率は変化しない。これに対し、電圧パルスの電圧値が±２０Ｖであり、パルス幅が１ｍｓであると、コレステリック液晶の反射率は、所定量だけ低下する。パルス幅が１ｍｓでの反射率の低下量は、パルス幅が２ｍｓでの反射率の低下量より少なくなる。従って、電圧パルスの電圧値が同じであると、電圧パルスのパルス幅の長い方が同一階調から、より低い階調を表示することができる。本実施の形態では、この特性を利用して低階調側の液晶のパルスの応答性の低下が補償される。

次に、液晶表示素子１の駆動方法について図８乃至図１３を用いて具体的に説明する。本実施の形態による液晶表示素子の駆動方法は、画素内の液晶を初期化して初期階調を画素に表示する第１ステップと、当該初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、当該初期階調より低い当該階調に対して１階調低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間との差を累積時間差とすると、基準階調より低い低階調側での累積時間差を、基準階調以上の高階調側での累積時間差より長くして、当該初期階調から低下した所望の階調を表示する第２ステップとを有することを特徴とする。

図８は、液晶表示素子１の駆動方法の第１ステップＳ１での表示画面を模式的に示している。図９は、第１ステップにおける走査電極駆動回路２５及びデータ電極駆動回路２７の出力電圧の電圧値と、Ｂ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒにそれぞれ備えられたＢ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに印加される電圧パルスの電圧値とを示している。

図８（ａ）に示すように、Ｂ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒにはテキスト文字や図形等が表示されている。図９に示すように、選択期間の前半の約１／２期間では、データ電極駆動回路２７の出力電圧の電圧値が＋３６Ｖとなるのに対し走査電極駆動回路２５の出力電圧の電圧値は０Ｖになる。これにより、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒには＋３６Ｖの電圧が印加され、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒはホメオトロピック状態になる。

本実施の形態では、Ｂ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒ内の全画素が選択状態になり、各画素内の全ての液晶が一括して選択されて初期化される。全画素を一括して選択して液晶を初期化するために、液晶に基準電圧を印加したり、データ電極及び走査電極の少なくとも一方を基準電位に短絡したりしてもよい。具体的には、例えば両電極駆動回路２５、２７の出力電圧を全て基準電位（ＧＮＤ）レベルにした上で、走査電極駆動回路２５の全出力ラインを選択状態にする。両電極駆動回路２５、２７の出力電圧を全てＧＮＤレベルにするためには、例えば両電極駆動回路２５、２７にそれぞれ備えられた汎用ＳＴＮドライバが有する電圧オフ機能（／ＤＳＰＯＦ）をアサートすればよい。次いで、データ電極駆動回路２７の電圧オフ機能をネゲートすると、選択された全走査電極に＋３６Ｖが印加される。これにより、図８（ｂ）に示すように、全画素内の液晶がホメオトロピック状態になる。

次に、図９に示すように、選択期間の後半の約１／２期間では、データ電極駆動回路２７の出力電圧の電圧値が０Ｖとなるのに対し走査電極駆動回路２５の出力電圧の電圧値は＋３６Ｖになる。これにより、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒには−３６Ｖの電圧が印加される。これにより、図８（ｃ）に示すように、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒはホメオトロピック状態を維持する。Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに印加される電圧を＋３６Ｖから−３６Ｖに反転させるためには、例えば汎用ＳＴＮドライバの極性反転信号（ＦＲ）を反転させればよい。

第１ステップＳ１におけるリセット処理での両電極駆動回路２５、２７の出力電圧の電圧設定値は何通りもある。図９に示す電圧設定であると、データ電極駆動回路２７の出力電圧の電圧値によらず全画素内の液晶に±３６Ｖを印加できるため好ましい。

次に、図９に示すように、選択期間の終了後の非選択期間の前半において、両電極駆動回路２５、２７の出力電圧の電圧値は０Ｖになる。さらに、非選択期間の後半において、両電極駆動回路２５、２７の出力電圧の電圧値は０Ｖになる。これにより、非選択期間では、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに０Ｖが印加されるので、図８（ｄ）に示すように、全画素内の液晶はホメオトロピック状態からプレーナ状態に切替わる。本実施の形態では、第１ステップＳ１においてＢ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒはプレーナ状態に初期化されるため、液晶表示素子１は初期階調として最高階調（１５階調）を全画素に表示するようになる。

選択期間の−３６Ｖから非選択期間０Ｖへの切替えは、先述の汎用ドライバＩＣが有する電圧オフ機能（／ＤＳＰＯＦ）を用いるのが好ましい。電圧オフ機能を用いると、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに保持された電荷は、汎用ＳＴＮドライバの短絡回路で強制的に放電される。このため、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに充電された電荷の放電時間は極めて短くなる。プレーナ状態への遷移は電圧パルスの急峻性が必要である。この点からも、電圧オフ機能を用いて当該電荷を強制的に放電する手法は、画面サイズの大きな表示素子の場合でも、確実にプレーナ状態にリセットすることが可能となる。

次に、第１ステップＳ１における電圧パルスのパルス幅について図１０を用いて説明する。図１０は、コレステリック液晶に印加される電圧パルスの周波数と、コレステリック液晶を備えた液晶表示素子の容量との関係を示すグラフである。横軸は電圧パルスの周波数（Ｈｚ）を表し、縦軸は液晶表示素子の容量値（μｍ）を表している。

コレステリック液晶は、一般の液晶表示素子に用いられているネマティック液晶等に比べてイオン性が強い。このため、図１０に示すように、コレステリック液晶に印加される電圧パルスの周波数が低いとイオン成分の分極により、液晶表示素子の静電容量が急激に大きくなる周波数が存在することが判明した。図１０には、液晶表示素子の静電容量が急激に大きくなる周波数の境界を破線で示している。液晶表示素子の静電容量が大きいと時定数も大きくなるため、ホメオトロピック状態に遷移し難くなる。そのため、本実施の形態では、第１ステップＳ１で液晶に印加する電圧パルスの周波数は、液晶のイオン性物質による分極が顕著になる周波数よりも高く設定されている。すなわち、第１ステップＳ１に用いる電圧パルスの周波数は、液晶表示素子１の静電容量が増大する境界よりも高い周波数に設定されている。第１ステップに用いる電圧パルスの周波数の適正値は、液晶表示素子の構成によって異なるが、本実施の形態では、電圧パルスの周波数、すなわちパルス幅は数ｍｓ〜数十ｍｓが適正である。

次に、液晶表示素子１の駆動方法の第２ステップＳ２での階調表示について説明する。本実施の形態では、第２ステップＳ２は、電圧値が一定でパルス幅の異なる電圧パルスをＢ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに印加する複数のサブステップを有している。本実施の形態では、サブステップ毎に必要に応じてＢ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに電圧パルスを累積的に印加して、初期階調のレベル「１５」の階調から所望の階調に低下するようになっている。以下、図１に示すＢ表示部６ｂの第１列目のデータ電極１９ｂと第１行目の走査電極１７ｂとの交差部の青（Ｂ）ピクセル１２ｂ（１，１）に所定の電圧を印加する場合を例にとって説明する。

図１１は、液晶表示素子１の駆動方法の第２ステップでの階調表示について説明する図である。図１１の図中第１行目は、第１ステップＳ１の終了時にＢピクセル１２ｂ（１，１）に表示された階調を示し、第２乃至第６行目は、第２ステップＳ２の途中段階でＢピクセル１２ｂ（１，１）に表示された階調を示し、第７行目は、第２ステップＳ２の最終時にＢピクセル１２ｂ（１，１）に表示される階調を示している。本実施の形態では、第２ステップＳ２は第１乃至第７サブステップＳＢ１〜ＳＢ７の７つのサブステップを有している。

図１１の図中に示す複数の正方形は１画素の外形を模式的に示し、その内方の数値は階調のレベルを示している。本実施の形態の液晶表示素子１は、レベル「０」〜「１５」の合計１６階調を表示することができる。図中右側には、各サブステップＳＢ１〜ＳＢ７においてＢ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに印加される電圧パルスの電圧値と印加時間とが示されている。また、図中最下段には、レベル「０」〜「１５」の階調を表示するために必要な電圧印加累積時間が示されている。なお、当該電圧印加累積時間の単位はｍｓである。また、最右側には、各サブステップＳＢ１〜ＳＢ７での選択期間に液晶に印加される電圧パルスの電圧値及び印加時間が示されている。

図１１に示すように、本実施の形態では、第２ステップＳ２は、第１乃至第７サブステップＳＢ１〜ＳＢ７を３つのフレームに分割して駆動するようになっている。第１乃至第３サブステップＳＢ１〜ＳＢ３が１フレーム（フレームＦ２）に集約され、第４乃至第６サブステップＳＢ４〜ＳＢ６が１フレーム（フレームＦ３）に集約され、第７サブフレームＳ７が１フレーム（フレームＦ４）単独となっている。このように、第２ステップＳ２は、第１乃至第７サブステップＳＢ１〜ＳＢ７の一部を１フレームで実行する複数のサブステップ群を有している。例えば、フレームＦ２で実行される第１乃至第３サブステップＳＢ１〜ＳＢ３は１つのサブステップ群を構成し、フレームＦ３で実行される第４乃至第６サブステップＳＢ４〜ＳＢ６は１つのサブステップ群を構成し、フレームＦ４で実行される第７サブステップＳＢ７は１つのサブステップ群を構成している。

図１１に示すように、第１ステップＳ１の実行に１フレーム（フレームＦ１）を要する。従って、本実施の形態では、所定の画素に所望の階調を書込むために、第１ステップＳ１のフレームＦ１と、第２ステップＳ２のフレームＦ２〜Ｆ３の合計４フレームが必要となる。

後程詳細に説明するが、第２ステップＳ２は、第１サブステップＳＢ１から第７サブステップＳＢ７の順番に電圧パルスを液晶に印加することにより、「０」レベル〜「１５」レベルの階調のいずれかを書込むことができる。これらの７つのサブステップＳＢ１〜ＳＢ７はそれぞれ別個のフレームで実行され、走査電極を７回走査しても所定の画素に「０」レベル〜「１５」レベルの階調のいずれかを書込むことができる。しかし、走査電極を７回走査するのではなく、本実施の形態のように、複数のサブステップを１つのフレームに集約する方が表示画面の見た目のチラツキを少なくできる。さらに、液晶表示素子１の瞬時電力を小さくできる点で好ましい。

サブステップＳＢ１〜ＳＢ７のうちの複数のサブステップを１フレームに集約すると走査速度は低下する。このため、サブステップＳＢ１〜ＳＢ７の１フレームの集約数はあまり多すぎない方がよい。利用者には早い段階で表示内容を認識させる方が得策である。液晶表示素子１の省電力化のためには、第１乃至第７サブステップＳＢ１〜ＳＢ７を１フレームに集約させて書込む方が有利である。しかし、サブステップを集約する程、走査速度は低速になるので、更新される表示内容を利用者が把握するのに時間を要するようになる 。

また、あまり多くのビットプレーンを集約すると、１走査電極に留まる時間が長くなるため、クロストークに対するマージンが小さくなる。例えば、図１１において、第１乃至第７サブステップＳＢ１〜ＳＢ７を１フレームに集約すると、走査速度は約１４ｍｓ／ｌｉｎｅになる。さらに、半選択画素への±１０Ｖの印加時間が長くなる。このため、表示画面にクロストークが発生して明るさの低下が生じやすくなる。

以上の理由より、本実施の形態では、第２ステップＳ２の７つのサブステップＳＢ１〜ＳＢ７を３つのフレームＦ２〜Ｆ４に分割している。これにより、液晶表示素子１は、表示画面のチラツキ、消費電力の抑制及び速い表示速度のバランスをとることができる。第１ステップＳ１での全面リセット後の初回フレームＦ２でも、過渡的ではあるものの、ＲＧＢ各８階調の５１２色が書込まれて利用者は表示内容を早い段階で認識することができる。なお、１つのフレームに集約するサブステップ数は本実施の形態に限ったことではなく、液晶表示素子の特性等に合わせた最適なサブステップ数にすればよい。

次に、液晶表示素子１の駆動方法の第２ステップＳ２についてより詳細に説明する。本実施の形態では、基準階調は８階調に設定されている。初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、当該初期階調より低い階調に対して１階調低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間との差を累積時間差とすると、図１１の最下段に示すように、基準階調（階調レベル「８」）より低い低階調側での累積時間差は、１．５ｍｓであり、基準階調（階調レベル「８」）以上の高階調側での累積時間差は、０．５ｍｓである。このように、本実施の形態では、第２ステップＳ２において、低階調側の累積時間は高階調側の累積時間差より長くなっている。

例えば、低階調側に含まれる７階調の電圧印加累積時間は４．０ｍｓであり、レベル「７」の階調より１階調低いレベル「６」の階調の電圧印加累積時間は５．５ｍｓである。従って、レベル「７」の階調とレベル「６」の階調との累積時間差は１．５ｍｓとなる。一方、高階調側に含まれるレベル「１４」の階調の電圧印加累積時間は０．５ｍｓであり、レベル「１４」の階調より１階調低いレベル「１３」の階調の電圧印加累積時間は１．０ｍｓである。従って、レベル「１４」の階調とレベル「１３」の階調との累積時間差は０．５ｍｓとなる。本実施の形態では、低階調側の累積時間差は高階調側の累積時間差の３倍になっている。図７（ｂ）及び図７（ｃ）に示すように、電圧パルスの電圧値が同一であってもパルス幅が大きくなると、液晶の反射率の低下量は大きくなる。従って、図５に示すように、電圧パルスに対する応答性の低い低階調側でも十分に階調表示が可能になる。

図１２は、第２ステップＳ２における走査電極駆動回路２５及びデータ電極駆動回路２７の出力電圧の電圧値と、Ｂ、Ｇ、Ｒ表示部６ｇにそれぞれ備えられたＢ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒに印加される電圧パルスの電圧値とを示している。図１２に示す選択期間は図１１に示す「ＯＮ」に対応している。

まず、所望の階調が高階調側に含まれるレベル「８」からレベル「１５」の場合について説明する。図５に示すように、高階調側では電圧パルスに対するコレステリック液晶の応答性が高いので、例えば累積時間差が０．５ｍｓとなるようにコレステリック液晶に電圧パルスを印加する。

図１１に示すように、第１ステップＳ１が終了した時点の階調はレベル「１５」である。所望の階調がレベル「１５」の場合には、第２ステップＳ２で階調を低下させる必要がない。このため、図１１の右側から１番目の列に示すように、第２ステップＳ２を通して常に非選択期間とする。図１２に示すように、所定の画素を非選択状態にするには、前半の約１／２期間では、データ電極駆動回路２７の出力電圧の電圧値が＋２０Ｖとなるのに対し走査電極駆動回路２５の出力電圧の電圧値は＋１０Ｖになる。また、後半の約１／２期間では、データ電極駆動回路２７の出力電圧の電圧値が０Ｖとなるのに対し走査電極駆動回路２５の出力電圧の電圧値は＋１０Ｖになる。従って、液晶には±１０Ｖの電圧が印加される。コレステリック液晶に印加される電圧値が低いので、図７（ｂ）に示すように、Ｂ、Ｇ、Ｒ用液晶層３ｂ、３ｇ、３ｒは現状の階調を維持する。これにより、第２ステップＳ２を通して、Ｂピクセル１２ｂ（１，１）は、±１０Ｖの電圧が印加されてプレーナ状態を維持する。

次に、所望の階調がレベル「１４」である場合には、電圧パルスのパルス幅が０．５ｍｓである第３サブステップＳＢ３を選択期間とし、残余のサブステップを非選択期間とする。これにより、図１１の右側から２列目に示すように、電圧印加累積時間は０．５ｍｓとなり、累積時間差は０．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）はレベル「１５」より１階調低いレベル「１４」の階調を表示する。所定の画素を選択状態にするには、図１２に示すように、前半の約１／２期間では、データ電極駆動回路２７の出力電圧の電圧値が＋２０Ｖとなるのに対し走査電極駆動回路２５の出力電圧の電圧値は０Ｖになる。また、後半の約１／２期間では、データ電極駆動回路２７の出力電圧の電圧値が０Ｖとなるのに対し走査電極駆動回路２５の出力電圧の電圧値は＋２０Ｖになる。従って、液晶には±２０Ｖの電圧が印加される。

図１１の右から３列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「１３」の階調を表示させるためには、電圧パルスのパルス幅が１ｍｓの第２サブステップＳＢ２を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は１．０ｍｓとなり、累積時間差は０．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「１４」より１階調低いレベル「１３」の階調を表示する。

図１１の右から４列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「１２」の階調を表示させるためには、電圧パルスのパルス幅が１ｍｓ及び０．５ｍｓの第２及び第３サブステップＳＢ２、ＳＢ３を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は１．５ｍｓとなり、累積時間差は０．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「１３」より１階調低いレベル「１２」の階調を表示する。

図１１の右から５列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「１１」の階調を表示させるためには、電圧パルスのパルス幅が２ｍｓの第１サブステップＳＢ１を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は２．０ｍｓとなり、累積時間差は０．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「１２」より１階調低いレベル「１１」の階調を表示する。

図１１の右から６列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「１０」の階調を表示させるためには、電圧パルスのパルス幅が２ｍｓ及び０．５ｍｓの第１及び第３サブステップＳＢ１、ＳＢ３を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は２．５ｍｓとなり、累積時間差は０．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「１１」より１階調低いレベル「１０」の階調を表示する。

図１１の右から７列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「９」の階調を表示させるためには、電圧パルスのパルス幅が２ｍｓ及び１ｍｓの第１及び第２サブステップＳＢ１、ＳＢ２を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は３．０ｍｓとなり、累積時間差は０．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「１０」より１階調低いレベル「９」の階調を表示する。

図１１の右から８列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「８」の階調を表示させるためには、電圧パルスのパルス幅が２ｍｓ、１ｍ及び０．５ｍｓの第１乃至第３サブステップＳＢ１〜ＳＢ３を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は３．５ｍｓとなり、累積時間差は０．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「９」より１階調低いレベル「８」の階調を表示する。

次に、所望の階調が低階調側に含まれるレベル「７」からレベル「０」の場合について説明する。図５に示すように、低階調側では電圧パルスに対するコレステリック液晶の応答性が低いので、例えば累積時間差が１．５ｍｓとなるようにコレステリック液晶に電圧パルスを印加する。

所望の階調がレベル「７」である場合には、電圧パルスのパルス幅が２．０ｍｓ、１．０ｍｓ、０．５ｍｓ及び０．５ｍｓである第１乃至第４サブステップＳＢ１〜ＳＢ４を選択期間とし、残余のサブステップを非選択期間とする。これにより、図１１の右から９列目に示すように、電圧印加累積時間は４．０ｍｓとなり、Ｂピクセル１２ｂ（１，１）にレベル「７」の階調を表示することができる。高階調側と低階調側との境界には、第４サブステップＳＢ４を設けることにより、レベル「８」の階調とレベル「７」の階調との明度が異なるようになっている。高階調側と低階調側との境界（本例では、階調レベル「８」と階調レベル「７」との間）での累積時間差は、高階調側の最低階調と低階調側の最高階調との明度差を設けることが主目的であるため、本例のように高階調側の累積時間差と同じでなくてもよい。当該境界での累積時間差は液晶の電圧パルスの応答性に基づいて決定すればよい。

図１１の右側から１０列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「６」の階調を表示させるためには、電圧パルスのパルス幅が２．０ｍｓ、１．０ｍｓ、０．５ｍｓ、０．５ｍｓ及び１．５ｍｓである第１乃至第４及び第６サブステップＳＢ１〜ＳＢ４、ＳＢ６を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は５．５ｍｓとなり、累積時間差は１．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「７」より１階調低いレベル「６」の階調を表示する。

図１１の右側から１１列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「５」の階調を表示させるためには、電圧パルスのパルス幅が２．０ｍｓ、１．０ｍｓ、０．５ｍｓ、０．５ｍｓ及び３．０ｍｓである第１乃至第５サブステップＳＢ１〜ＳＢ５を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は７．０ｍｓとなり、累積時間差は１．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「６」より１階調低いレベル「５」の階調を表示する。

図１１の右側から１２列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「４」の階調を表示させるためには、電圧パルスのパルス幅が２．０ｍｓ、１．０ｍｓ、０．５ｍｓ、０．５ｍｓ、３．０ｍｓ及び１．５ｍｓである第１乃至第６サブステップＳＢ１〜ＳＢ６を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は８．５ｍｓとなり、累積時間差は１．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「３」より１階調低いレベル「４」の階調を表示する。

図１１の右側から１３列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「３」の階調を表示させるためには、電圧パルスのパルス幅が２．０ｍｓ、１．０ｍｓ、０．５ｍｓ、０．５ｍｓ及び６．０ｍｓである第１乃至第４及び第７サブステップＳＢ１〜ＳＢ４、ＳＢ７を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は１０ｍｓとなり、累積時間差は１．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「４」より１階調低いレベル「３」の階調を表示する。

図１１の右側から１４列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「２」の階調を表示させるためには、電圧パルスのパルス幅が２．０ｍｓ、１．０ｍｓ、０．５ｍｓ、０．５ｍｓ、１．５及び６．０ｍｓである第１乃至第４、第６及び第７サブステップＳＢ１〜ＳＢ４、ＳＢ６、ＳＢ７を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は１１．５ｍｓとなり、累積時間差は１．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「３」より１階調低いレベル「２」の階調を表示する。

図１１の右側から１５列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「１」の階調を表示させるためには、電圧パルスのパルス幅が２．０ｍｓ、１．０ｍｓ、０．５ｍｓ、０．５ｍｓ、３．０及び６．０ｍｓである第１乃至第５及び第７サブステップＳＢ１〜ＳＢ５、ＳＢ７を選択期間とし、残余のサブステップを非選択期間とする。これにより、電圧印加累積時間は１３ｍｓとなり、累積時間差は１．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「２」より１階調低いレベル「１」の階調を表示する。

図１１の最左列目に示すように、Ｂピクセル１２ｂ（１，１）にレベル「０」の階調を表示させるためには、全てのサブステップＳＢ１〜ＳＢ７を選択期間とする。これにより、電圧印加累積時間は１４．５ｍｓとなり、累積時間差は１．５ｍｓとなるので、Ｂピクセル１２ｂ（１，１）は、レベル「１」より１階調低いレベル「０」の階調を表示する。

図５に示すように、高階調側から低階調側に向かって電圧パルスを累積的に書込む場合、パルス幅の長い電圧パルスを先に与えてからパルス幅の短い電圧パルスを後に与えると、低階調側において液晶の高い応答性が得られ難い。そこで、本実施の形態では、第２ステップＳ２は、高階調側に含まれて相対的に高い階調（レベル「８」〜「１５」）を、低階調側に含まれて相対的に低い階調（レベル「０」〜「７」）より先に画素に表示させるようになっている。図１１に示すように、レベル「８」〜「１５」の階調は第１乃至第３サブステップＳＢ１〜ＳＢ３が終了した時点で表示が完了する。一方、レベル「０」〜「７」は、第４サブステップＳＢ４以降に表示が完了する。

図１３は、本実施の形態による液晶表示素子１のモノクロ１６階調表示のトーンカーブを示している。横軸は階調を表し、縦軸は明度（Ｙ）を表している。液晶表示素子１のトーンカーブは◆印を結ぶ曲線で示され、γ＝０．５４のトーンカーブの近似曲線は▲印を結ぶ曲線で示されている。図１３に示すように、液晶表示素子１は、階調飛びがなく、良好なトーンカーブが得られている。液晶表示素子１のトーンカーブはγ＝０．５４に近似している。このため、画像データに０．５４の逆数（≒１．８５）のγ補正を施すことにより、図中に破線で示すように、線形のトーンカーブが得られる。得られるトーンカーブは、表示素子の材料構成等により、多少異なる。

次に、液晶表示素子１の製造方法の一例について簡単に説明する。
縦横の長さが１０（ｃｍ）×８（ｃｍ）の大きさに切断した２枚のポリカーボネート（ＰＣ）フィルム基板上にＩＴＯ透明電極を形成してエッチングによりパターニングし、０．１２ｍｍピッチのストライプ状の電極（走査電極１７又はデータ電極１９）をそれぞれ形成する。６４０×４８０ドットのＶＧＡ表示ができるよう、２枚のＰＣフィルム基板上にそれぞれストライプ状の電極が形成される。次に、２枚のＰＣフィルム基板７、９上のそれぞれのストライプ状の透明電極１７、１９上にポリイミド系の配向膜材料をスピンコートにより約７００Åの厚さに塗布する。次に、配向膜材料が塗布された２枚のＰＣフィルム基板７、９を９０℃のオーブン中で１時間のベーク処理を行い、配向膜を形成する。次に、一方のＰＣフィルム基板７又は９上の周縁部にエポキシ系のシール材２１をディスペンサを用いて塗布して所定の高さの壁を形成する。

次いで、他方のＰＣフィルム基板９又は７に４μｍ径のスペーサ（積水ファインケミカル社製）を散布する。次いで、２枚のＰＣフィルム基板７、９を貼り合わせて１６０℃で１時間加熱し、シール材２１を硬化する。次に、真空注入法によりＢ用コレステリック液晶ＬＣｂを注入した後、エポキシ系の封止材で注入口を封止し、Ｂ表示部６ｂを作製する。同様の方法により、Ｇ、Ｒ表示部６ｇ、６ｒを作製する。

次に、図２に示すように、表示面側からＢ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒをこの順に積層する。次いで、Ｒ表示部６ｒの下基板９ｒ裏面に可視光吸収層１５を配置する。次に、積層したＢ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒの走査電極１７の端子部及びデータ電極１９の端子部にＴＣＰ（テープキャリアパッケージ）構造の汎用のＳＴＮ用ドライバＩＣを圧着し、さらに電源回路及び制御回路部２３を接続する。こうしてＶＧＡ表示が可能な液晶表示素子１が完成する。なお図示は省略するが、完成された液晶表示素子１に入出力装置及び全体を統括制御する制御装置（いずれも不図示）を設けることにより電子ペーパーが完成する。また、当該電子ペーパーを用いることにより表示システムが構成される。

次に、図１４及び図１５を用いて本実施の形態による制御回路部２３を含む駆動装置の一実施例について説明する。図１４は、図１に示す構成の概略と共に図１ではブロックで示した制御回路部２３の主要回路構成を示している。

制御回路部２３は、外部から入力されたフルカラーの画像データ（原画像）を所定の階調変換手法を用いて第１及び第２ステップＳ１、Ｓ２用に変換した画像データを所定のタイミングでデータ電極駆動回路２７に出力するとともに、各種制御データを走査電極駆動回路２５及びデータ電極駆動回路２７に出力する制御部３０を有している。具体的には、走査電極駆動回路２５及びデータ電極駆動回路２７に出力する画像データは、フルカラーの元画像を誤差拡散法により４０９６値に階調変換される。当該階調変換は、表示品位の点で誤差拡散法の他にブルーノイズマスク法が好ましい。駆動装置は、外部から入力された画像データを階調変換して分割・変換する画像変換部（不図示）を有している。画像変換部は、制御回路部２３に個別に設けられる他、制御部３０に備えられていてもよい。また、画像変換部は、図１３を用いて説明したγ補正を画像データに施した後に階調変換してもよい。

制御部３０は、画像データの取込みタイミングを示すデータ取り込みクロックＸＳＣＬと、表示画面を一画面分書き始めるときの同期信号であるフレーム開始信号Ｄｉｏと、データ電極駆動回路２７の画像データのラッチ用のラッチパルスＬＰ＿ＳＥＧと、走査電極を順次シフトして所定の走査電極を選択する走査信号に用いるシフトパルスＬＰ＿ＣＯＭと、階調変換された画像データＤ０〜Ｄ３と、液晶に印加する電圧パルスの極性を反転させるための極性反転信号ＦＲと、両電極駆動回路２５、２７の出力を強制的にグランドに接続するための電圧オフ信号／ＤＳＰＯＦとを必要に応じて両電極駆動回路２５、２７に出力する。さらに、制御部３０は、走査電極のスキャン速度、すなわちサブステップにおける電圧パルスのパルス幅を決定するビット配列ＣＡ０〜ＣＡ７を分周回路部３７に出力する。

走査電極駆動回路２５又はデータ電極駆動回路２７に入力される駆動電圧は、電源部３１から出力される３〜５Ｖの論理電圧をＤＣ−ＤＣコンバータ等のレギュレータを備えた昇圧部３２で３６〜４０Ｖに昇圧させ、電圧切替部３４を介して抵抗分割等により電圧安定部３５で各種電圧出力に形成される。電圧安定部３５での各種電圧出力は、第１及び第２ステップで用いられる３６、２０、１０、０Ｖである。制御部３０から出力された画像データに基づいて、走査電極駆動回路２５及びデータ電極駆動回路２７は、電圧安定部３５から出力された複数の電圧値のいずれかを選択するようになっている。電源部３１は、昇圧部３２の他に制御部３０、源振クロック部３６、分周回路部３７にも所定の電力を供給するようになっている。

電圧安定部３５には、第１ステップＳ１と第２ステップＳ２とで用いるパルス電圧を切替えるアナログスイッチとして、例えば不図示のＭａｘｉｍ社製Ｍａｘ４５３５（耐圧４０Ｖ）を用いることができる。アナログスイッチの後段には、ドライバに入力する電圧を安定化させるために、オペアンプのボルテージフォロアにより安定化させることが好ましい。また、オペアンプは液晶素子のような容量性負荷に強い品種を用いることがより好ましい。さらには、このオペアンプがＲａｉｌ ｔｏ Ｒａｉｌ品であれば、電源電圧を出力電圧と同じにできるため、省電力化には好ましい。これにより、第１ステップＳ１では、選択期間に±３６Ｖのパルス電圧を液晶に安定して印加でき、非選択期間には０Ｖの電圧を安定して印加できる。また、第２ステップＳ２では、選択期間に±２０Ｖのパルス電圧を液晶に安定して印加でき、非選択期間には±１０Ｖの電圧を安定して印加できる。

走査速度の切換えのために、源振クロック部３６から出力されるクロックを入力して所定の分周比で分周して出力する分周回路部３７が設けられている。分周回路部３７には制御部３０から走査速度を制御するビット配列ＣＡ０〜ＣＡ７が入力され、ビット配列ＣＡ０〜ＣＡ７の値に応じて走査速度を制御するカウンタ分周比が変調するようになっている。具体的には、分周回路部３７内部の不図示の分周カウンタの初期値を走査毎に切換えればよい。本実施の形態では、第１ステップＳ１と第２ステップＳ２とで合計７段階の切換えが必要なので、パルス幅の切換えに要するビット配列ＣＡ０〜ＣＡ７のビットは３ビットあればよい。また、このビット配列ＣＡ０〜ＣＡ７の値を周囲温度と対応させることが、広い温度範囲で安定して表示させるためには好ましい。

次に、本実施の形態による液晶表示素子１の駆動タイミングについて図１５を用いて説明する。図１５は、液晶表示素子１のタイミングチャートの一例を示している。図１５において、図中上から８段目までは、上述の制御部３０が両電極駆動回路２５、２７等に出力する制御信号を示し、最下段は画面出力、すなわち走査電極の走査タイミングが示されている。図の左から右に時間経過を表し、図の上下方向は電圧レベルを表している。

図１５に示すように、上述の方法により、全画素内のコレステリック液晶に電圧値が±３６Ｖであり、パルス幅が例えば１００ｍｓの電圧パルスを印加してプレーナ状態に初期化して第１ステップＳ１が終了すると、電圧オフ信号／ＤＳＰＯＦ及びフレーム開始信号Ｄｉｏが高レベルになる。これにより、第２ステップＳ２が開始される。４０９６色に変換した画像データＤ０〜Ｄ３は電圧オフ信号／ＤＳＰＯＦ及びフレーム開始信号Ｄｉｏが高レベルになる前からＲＧＢの各データ電極駆動回路２７に入力される。４列分の画像データＤ０〜Ｄ３がデータ取り込みクロックＸＳＣＬに同期して順次データ電極駆動回路２７に入力される。例えば、累積応答を利用した書込みの場合、４０９６色（ＲＧＢ各１６階調）の画像データを各中間調に対応した２値の画像データＨ１〜Ｈ７に分割して図１１に示す駆動条件にて画像データの書込みを行う。２値の画像データＨ１〜Ｈ７に基づく電圧パルスは、ラッチパルスＬＰ＿ＳＥＧの立ち下りに同期してデータ電極に出力される。

本実施の形態では、図１１に示すように、第１ステップＳ１の終了後には、３個のサブステップが１フレームに集約されているので、データ電極駆動回路２７は、所定の走査電極に画像データに基づく電圧パルスを繰り返し３回出力し、次の走査電極を同様に駆動するようになっている。従ってデータ電極駆動回路２７は、画像データＨ１〜Ｈ３の電圧パルスを走査電極であるライン１に繰り返し出力し、次いでライン２、３を同様に駆動する。階調レベルを変えたい画素には±２０Ｖの電圧パルスが印加され、階調レベルを維持したい画素には±１０Ｖという液晶が応答しない低い電圧が印加される。電圧パルスのパルス幅はビット配列ＣＡ０〜ＣＡ７により制御される。また、電圧パルスの印加時間のほぼ中間の時間に極性反転信号ＦＲを反転することにより、電圧パルスが極性反転される。

シフトパルスＬＰ＿ＣＯＭは、同一行に電圧パルスを繰り返し３回出力できるように、ラッチパルスＬＰ＿ＳＥＧの３クロックに１回の割合で走査電極駆動回路２５に出力されるようになっている。これにより、第１行目から第４８０行目までが順次走査され、第２ステップＳ２の第１乃至第３サブステップＳＢ３が終了する。第４８０行までの走査が終了すると、同様の駆動タイミングで第４乃至第７サブステップＳ４〜Ｓ７が実行されて、液晶表示素子１の表示画面に１６階調の表示画像が表示される。図１４に示すように、液晶表示素子１は、汎用ＳＴＮドライバＩＣを用いた安価な回路構成により、後程説明するドラフトモードでは約１．６秒、通常の駆動タイミングでの４０９６色表示では合計６．７秒で画面の書き換えが可能となる。

以上説明したように、本実施の形態によれば、コレステリック液晶を用いた表示素子を駆動する場合、安価で２値出力の汎用ＳＴＮドライバによっても、滲みやゴースト及び低階調での階調飛びのない表示品質の優れた高品位な多階調表示を実現できる。さらに、本実施の形態によれば、液晶表示素子１は短い時間で表示を書換えることができる。

次に、本実施の形態の変形例１による液晶表示素子の駆動方法について説明する。本変形例による液晶表示素子の構成は図１及び図１４に示す液晶表示素子１と同様であるため、液晶表示素子及び電子ペーパーの構成の説明は省略する。本変形例による液晶表示素子は、基準階調の設定数をｎとし、画素に表示される階調数をｍとすると、ｍ／２^ｎ番目の階調より１階調高い階調が当該基準階調に設定され、当該基準階調を境界として累積時間差を異ならせる点に特徴を有している。また、本変形例による液晶表示素子は、当該累積時間差が同一の範囲に含まれる階調の個数をｔ（２のべき乗）とすると、当該同一の範囲内での電圧パルスの累積数がｌｏｇ_２ｔである点に特徴を有している。

上記実施の形態では、液晶表示素子１は、１６階調のうちの中心の階調である８階調を境界として、累積時間差を切替えるようになっている。しかしながら、低階調側のパルス応答性が図５に示す特性よりも悪い場合には、例えば１５〜８階調までの電圧パルスのパルス幅を１とし、７〜４階調までの電圧パルスのパルス幅を２とし、３〜０階調までの電圧パルスのパルス幅を４とすることもできる。このように２のべき乗の階調範囲を設けてパルス幅を切替えるようにすると、階調を刻むパルス数を減らすことができるようになり、制御回路部２３のデータ処理を軽減することができる。

図１６は、本変形例による液晶表示素子の階調と電圧印加累積時間との関係を示すグラフである。横軸は階調を表し、縦軸は電圧印加累積時間（ｍｓ）を表している。基準階調は一点鎖線の直線で示されている。本実施の形態では、レベル「８」及びレベル「４」の階調が基準階調に設定されている。

図６に示す液晶表示素子１は、階調数ｍ＝１６であり、基準階調の設定数ｎ＝１であり、累積時間差が同一の範囲である高階調側に含まれる階調の個数ｔ＝８であり、同様に低階調側の階調の個数ｔ＝８である。従って、図６に示す液晶表示素子１は、最低階調から数えて、ｍ／２^ｎ＝１６／２^１＝８番目の階調（レベル「７」）より１階調高いレベル「８」が基準階調に設定されている。また、図６に示す液晶表示素子１は、高階調側内及び低階調側内での電圧パルスの累積数はそれぞれ３回（＝ｌｏｇ_２８）とすることができる。これにより、図６に示す液晶表示素子１は、１５回の電圧パルスを液晶に印加する必要はない。

本変形例の液晶表示素子は、階調数ｍ＝１６であり、基準階調の設定数ｎ＝２であり、累積時間差が同一の範囲である高階調側に含まれる階調の個数ｔ＝８である。従って、本変形例の液晶表示素子は、最低階調から数えて、ｍ／２^ｎ＝１６／２^２＝４番目の階調（レベル「３」）より１階調高いレベル「４」と、レベル「４」の階調から数えて、４番目の階調（レベル「７」）より１階調高いレベル「８」が基準階調に設定されている。また、図１６に示すように、本変形例による液晶表示素子の電圧パルスの累積数は、高階調側内（レベル「１５」〜「８」）で３回（＝ｌｏｇ_２８）、中階調側内（レベル「７」〜「４」）で２回（＝ｌｏｇ_２４）、低階調側内（レベル「３」〜「０」）で２回（＝ｌｏｇ_２４）とすることができる。

以上説明したように、本変形例によれば、低階調側のパルス応答性の低いコレステリック液晶であっても、安価で２値出力の汎用ＳＴＮドライバを用いて滲みやゴースト及び低階調での階調飛びのない表示品質の優れた高品位な多階調表示を実現できる。さらに、本実施の形態によれば、液晶表示素子１は短い時間で表示を書換えることができる。

次に、本実施の形態の変形例２による液晶表示素子の駆動方法について説明する。本変形例による液晶表示素子の構成は図１及び図１４に示す液晶表示素子１と同様であるため、液晶表示素子及び電子ペーパーの構成の説明は省略する。本変形例による液晶表示素子は、全画素のうちの書き換え対象の画素内の液晶を一括して初期化して画像を書き換える点に特徴を有している。

図１７は、本変形例による液晶表示素子の表示画面を模式的に示している。図１７（ａ）は、画像を書き換える前の表示画面を示し、図１７（ｂ）は、第１ステップＳ１終了後の表示画面を示し、図１７（ｃ）は、書き換え終了（第２ステップＳ２終了）後の表示画面を示している。例えば、図１７（ａ）に示す「［神奈川県］」のテキスト文字のみを限定的に書換えたいとする。この場合、図１７（ｂ）に示すように、第１ステップＳ１において、書換えたい領域のみを選択してプレーナ状態に一括リセットする。次いで、第２ステップＳ２において、部分書換えを行う領域のみを書き換えてそれ以外の領域はスキップさせるようにする。これにより、図１７（ｃ）に示すように、「［神奈川県］」のテキスト文字のみを「地震発生」のテキスト文字に書き換えることができる。第２ステップＳ２において、書き換えを行わない領域のスキップ動作は、電圧オフ機能をアサートして出力電圧をオフにすると、クロストークの発生が防止され、さらに低消費電力化を図ることができるので好ましい。

以上説明したように、本変形例によれば、上記実施の形態と同様の効果が得られる。さらに、リセット時に表示内容を消去する領域を最小限に抑えることができるので、利用者の利便性の向上を図ることができる。

次に、本実施の形態の変形例３による液晶表示素子の駆動方法について図１８及び図１９を用いて説明する。本変形例による液晶表示素子の構成は図１及び図１４に示す液晶表示素子１と同様であるため、液晶表示素子及び電子ペーパーの構成の説明は省略する。本変形例による電子ペーパーは表示状態が異なる少なくとも２つの書込みモードを備えた点に特徴を有している。本変形例による電子ペーパーは、複数のサブステップ群の一部を実行する第１書込みモードと、当該第１書込みモード終了後に、残余の複数のサブステップ群を実行する第２書込みモードとを備えた第２ステップを有している。あるいは、本変形例による電子ペーパーは、複数のサブステップ群の一部を実行する第１書込みモードと、当該第１書込みモード終了後に、第１ステップから再実行する再書込みモードとを有している。

本変形例の電子ペーパーは、上記実施の形態の液晶表示素子１の駆動方法を応用した高速表示モード（以下、「ドラフトモード」と称する。）を実行することができる。ドラフトモードは、第２ステップＳ２の複数のサブステップ群のうちの一部の実行が終了した時点で第２ステップＳ２を終了する。例えば電子ペーパーは、図１１に示す第２ステップＳ２の第１乃至第３サブステップＳＢ１〜ＳＢ３で構成されるサブステップ群で画像データの書込みが終了した時点で第２ステップＳ２を停止するシステムを具備している。このドラフトモードは、第３サブステップＳＢ３が終了した時点で第２ステップＳ２が終了するので、擬似的な５１２色表示となり、４０９６色表示の過渡状態となる。このため、ドラフトモードの表示品質は、通常動作時の表示品質には劣るものの短時間で画像を書込むことができるので、早期に表示内容を認識することができるという利点を有している。また、表示内容を認識するためには５１２色でも十分である。ドラフトモードを備えた電子ペーパーの利用者は、ページめくりのような間隔で表示内容を次々と更新できるようになる。

図１８は、本変形例の電子ペーパーの駆動方法のフローチャートである。図１８（ａ）は、第１のドラフトモードを用いた電子ペーパーの駆動方法のフローチャートであり、図１８（ｂ）は、第２のドラフトモードを用いた電子ペーパーの駆動方法のフローチャートである。第１のドラフトモードでは、プレビューモードが４０９６色書込みの過渡状態とされる。一方、第２のドラフトモードでは、第１のドラフトモードより早い速度でプレビューモードが実行される。なお、図１８（ａ）及び図１８（ｂ）では、全面リセット時間を０．２ｓとして算出されている。

図１８（ａ）に示すように、第１のドラフトモードを用いた電子ペーパーの駆動方法は、書き換え対象の表示画像を選択し（ステップＳ１１）、プレビューモードとして、上記実施の形態の第１ステップＳ１と第１乃至第３サブステップＳＢ１〜ＳＢ３を実行する（ステップＳ１２）。プレビューモードの処理時間は、例えば２．７ｍｓである。プレビューモードの終了後に４０９６色の本書込みを実行する場合には（ステップＳ１３のＹＥＳ）、上記実施の形態の第４乃至第７サブステップＳＢ４〜ＳＢ７を実行（追記）し（ステップＳ１４）、第１のドラフトモードは終了する。本書込みの処理時間は、例えば８．５ｍｓである。プレビューモードの終了後に４０９６色の本書込みを実行しない場合には（ステップＳ１３のＮＯ）、書き換え対象の表示画像の選択を開始する（ステップＳ１１）。

図１８（ｂ）に示すように、第２のドラフトモードを用いた電子ペーパーの駆動方法は、書き換え対象の表示画像を選択し（ステップＳ２１）、プレビューモードとして、上記実施の形態の第１ステップＳ１と第１乃至第３サブステップＳＢ１〜ＳＢ３を実行する（ステップＳ２２）。プレビューモードの処理時間は、例えば０．９ｍｓである。このため、第２のドラフトモードは第１のドラフトモードに比べてプレビューモード終了後の表示品質が劣化する。

図１９は、走査電極の走査速度（スキャン速度）と表示画面のコントラスト比の低下との関係を示すグラフである。横軸は、スキャン速度（ｍｓ／ｌｉｎｅ）を表し、縦軸は、コントラスト比の低下を表している。図１９は、書込み電圧を±１８．６Ｖとした場合のスキャン速度−コントラスト比の特性を例示している。コントラスト比は白表示時及び黒表示時の明度（Ｙ値）の比である。スキャン速度は、第１乃至第３サブステップＳＢ１〜ＳＢ３での各電圧パルスのパルス幅を足した値である。図１９の中央のプロットは、図１１の駆動条件であり、コントラスト比は表示素子の最大の６０％まで引き出せる。スキャン速度を遅くして書込み時間を長くすると、コントラスト比は表示素子の最大（１００％）まで引き出せる。一方、スキャン速度を速くするとコントラスト比は低くなる。第２のドラフトモードのプレビューモードと同様の動作条件である１ｍｓ／ｌｉｎｅより早いスキャン速度とすると、コントラスト比は最大の４０％となる。コントラスト比は低下するものの、表示内容の認識は可能であり、ドラフトモードとしての使用には十分対応できる。

コントラスト比が４０％まで低下した表示品質は通常動作の品質としては不十分である。そこで、図１８（ｂ）に示すように、第２のドラフトモードでは、プレビューモードの終了後に４０９６色の本書込みを実行する場合には（ステップＳ２３のＹＥＳ）、上記実施の形態の第１ステップＳ１から処理を開始し、第２ステップＳ２（第１乃至第７サブステップＳＢ１〜ＳＢ７）を実行（追記）し（ステップＳ２４）、第２のドラフトモードは終了する。本書込みの処理時間は、例えば１１ｍｓである。プレビューモードの終了後に４０９６色の本書込みを実行しない場合には（ステップＳ２３のＮＯ）、書き換え対象の表示画像の選択を開始する（ステップＳ２１）。

第１のドラフトモードは、４０９６色の書込み条件の場合、プレビューモードの後に本書込みを実行するので、プレビューモード後には第４乃至第７サブステップＳＢ４〜ＳＢ７の追記のみとなるので、本書込みの時間を短縮できる。一方、第２のドラフトモードは、本書込みを全面リセット（第１ステップＳ１）からやり直すので、本書込みの時間は比較的長くなる。

第１のドラフトモード駆動が可能な電子ペーパーは、利用者が表示内容を十分に閲覧したい場合には、残りの第４乃至第７サブステップＳＢ４〜ＳＢ７の処理を実行して追記させることで４０９６色表示となるため，十分な画質での閲覧が可能となる。第２のドラフトモード駆動が可能な電子ペーパーは、ドラフトモードをさらに高速化したい場合に有効であり、書込み電圧をさらに高くすることにより、ドラフトモードをさらに高速化することができる。

次に、本実施の形態の変形例４について説明する。本変形例による液晶表示素子の駆動方法は、第２ステップＳ２にインターレース走査を用いる点に特徴を有している。また、本変形例による液晶表示素子の駆動方法は、最初のインターレース走査（例えば奇数行目の走査電極の走査）が終了した時点で第２ステップＳ２を終了するようにしてもよい。例えば、上記変形例３のドラフトモードをインターレース走査とすることにより、コントラスト比は低くなるが書込み時間を半分にすることができる。ドラフトモードをインターレース走査にする場合、それに続けて４０９６色書込みを行う場合には、残りのインターレース書込みから始めればよい。

以上説明したように、本変形例よれば、より高速なドラフトモードを実現することができる。

以上説明した本実施の形態による液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパーは、以下のようにまとめられる。
（付記１）
画素内の液晶を初期化して初期階調を前記画素に表示する第１ステップと、
前記初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、前記初期階調より低い前記階調に対して１階調低い階調を表示するために累積的に印加される前記電圧パルスの電圧印加累積時間との差を累積時間差とすると、
基準階調より低い低階調側での前記累積時間差を、前記基準階調以上の高階調側での前記累積時間差より長くして、前記初期階調から低下した所望の階調を表示する第２ステップと
を有することを特徴とする液晶表示素子の駆動方法。
（付記２）
付記１記載の液晶表示素子の駆動方法であって、
前記第２ステップは、電圧値が一定でパルス幅の異なる前記電圧パルスを前記液晶に印加する複数のサブステップを有すること
を特徴とする液晶表示素子の駆動方法。
（付記３）
付記２記載の液晶表示素子の駆動方法であって、
前記第２ステップは、前記複数のサブステップの一部を１フレームで実行する複数のサブステップ群を有すること
を特徴とする液晶表示素子の駆動方法。
（付記４）
付記３記載の液晶表示素子の駆動方法であって、
前記複数のサブステップ群のうちの一部の実行が終了した時点で、前記第２ステップを終了すること
を特徴とする液晶表示素子の駆動方法。
（付記５）
付記１乃至４のいずれか１項に記載の液晶表示素子の駆動方法であって、
前記第２ステップにおいて、前記高階調側に含まれて相対的に高い階調を、前記低階調側に含まれて相対的に低い階調より先に前記画素に表示させること
を特徴とする液晶表示素子の駆動方法。
（付記６）
付記１乃至５のいずれか１項に記載の液晶表示素子の駆動方法であって、
前記基準階調の設定数をｎとし、前記画素に表示される階調数をｍとすると、
ｍ／２^ｎ番目の階調より１階調低い階調が前記基準階調に設定され、前記基準階調を境界として前記累積時間差を異ならせること
を特徴とする液晶表示素子の駆動方法。
（付記７）
付記６記載の液晶表示素子の駆動方法であって、
前記累積時間差が同一の範囲に含まれる前記階調の個数をｔ（ｔは２のべき乗）とすると、
前記同一の範囲内での前記電圧パルス数の累積数は、ｌｏｇ_２ｔであること
を特徴とする液晶表示素子の駆動方法。
（付記８）
付記１乃至７のいずれか１項に記載の液晶表示素子の駆動方法であって、
前記初期階調は、最高階調であること
を特徴とする液晶表示素子の駆動方法。
（付記９）
付記３乃至８のいずれか１項に記載の液晶表示素子の駆動方法であって、
前記第１ステップにおいて、前記液晶に基準電圧を印加して初期化すること
を特徴とする液晶表示素子の駆動方法。
（付記１０）
一対の基板間に封止された液晶と、
前記液晶と、前記液晶を挟む一対の電極とを備えた画素と、
前記画素内の前記液晶を初期化して初期階調を前記画素に表示する第１ステップと、前記初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、前記初期階調より低い前記階調に対して１階調低い階調を表示するために累積的に印加される前記電圧パルスの電圧印加累積時間との差を累積時間差とすると、基準階調より低い低階調側での前記累積時間差を、前記基準階調以上の高階調側での前記累積時間差より長くして、前記初期階調から低下した所望の階調を表示する第２ステップとで多階調を表示させる駆動装置と
を有することを特徴とする液晶表示素子。
（付記１１）
付記１０記載の液晶表示素子であって、
前記第２ステップは、電圧値が一定でパルス幅の異なる前記電圧パルスを前記液晶に印加する複数のサブステップを有すること
を特徴とする液晶表示素子。
（付記１２）
付記１１記載の液晶表示素子であって、
前記第２ステップは、前記複数のサブステップの一部を１フレームで実行する複数のサブステップ群を有すること
を特徴とする液晶表示素子。
（付記１３）
付記１２記載の液晶表示素子であって、
前記駆動装置は、
前記複数のサブステップ群のうちの一部の実行が終了した時点で、前記第２ステップを終了すること
を特徴とする液晶表示素子。
（付記１４）
付記１０乃至１３のいずれか１項に記載の液晶表示素子であって、
前記駆動装置は、
前記第２ステップにおいて、前記高階調側に含まれて相対的に高い階調を、前記低階調側に含まれて相対的に低い階調より先に前記画素に表示すること
を特徴とする液晶表示素子。
（付記１５）
付記１０乃至１４のいずれか１項に記載の液晶表示素子であって、
前記基準階調の設定数をｎとし、前記画素に表示される階調数をｍとすると、
前記駆動装置は、
ｍ／２^ｎ番目の階調より１階調低い階調を前記基準階調に設定して、前記基準階調を境界として前記累積時間差を異ならせること
を特徴とする液晶表示素子の駆動方法。
（付記１６）
付記１５記載の液晶表示素子であって、
前記累積時間差が同一の範囲に含まれる前記階調の個数をｔ（ｔは２のべき乗）とすると、
前記同一の範囲内での前記電圧パルスの累積数は、ｌｏｇ_２ｔであること
を特徴とする液晶表示素子。
（付記１７）
付記１０乃至１６のいずれか１項に記載の液晶表示素子であって、
前記初期階調は、最高階調であること
を特徴とする液晶表示素子。
（付記１８）
付記１０乃至１７のいずれか１項に記載の液晶表示素子であって、
前記駆動装置は、
前記第１ステップにおいて、前記一対の電極を基準電位に短絡して前記液晶を初期化すること
を特徴とする液晶表示素子。
（付記１９）
付記１０乃至１８のいずれか１項に記載の液晶表示素子を有することを特徴とする電子ペーパー。
（付記２０）
付記１９記載の電子ペーパーであって、
表示状態が異なる少なくとも２つの書込みモードを有すること
を特徴とする電子ペーパー。

本発明の一実施の形態による液晶表示素子１の概略構成を示す図である。 本発明の一実施の形態による液晶表示素子１の断面構成を模式的に示す図である。 液晶表示素子のプレーナ状態での反射スペクトルの一例を示す図である。 コレステリック液晶の電圧−反射率特性の一例を示す図である。 本発明の一実施の形態による液晶表示素子１に用いられるコレステリック液晶に電圧パルスを累積的に印加した際の表示画面の明度を示すグラフである。 本発明の一実施の形態であって、画素に表示する階調と、コレステリック液晶に累積的に印加される電圧パルスの電圧印加累積時間との関係を示すグラフである。 本発明の一実施の形態による液晶表示素子１に用いられるコレステリック液晶の電圧パルス応答特性を例示する図である。 本発明の一実施の形態による液晶表示素子１の駆動方法の第１ステップＳ１での表示画面を模式的に示す図である。 本発明の一実施の形態による液晶表示素子１の駆動方法の第１ステップＳ１での各種電圧の電圧値を示す図である。 本発明の一実施の形態による液晶表示素子１に用いられるコレステリック液晶に印加される電圧パルスの周波数と、コレステリック液晶の容量との関係を示すグラフである。 本発明の一実施の形態による液晶表示素子１の駆動方法の第２ステップＳ２での階調表示について説明する図である。 本発明の一実施の形態による液晶表示素子１の駆動方法の第２ステップＳ２での各種電圧の電圧値を示す図である。 本発明の一実施の形態による液晶表示素子１のトーンカーブを示す図である。 本発明の一実施の形態による液晶表示素子１の概略構成を示す図である。 本発明の一実施の形態による液晶表示素子１の駆動タイミングチャートである。 本発明の一実施の形態の変形例１による液晶表示素子の階調と電圧印加累積時間との関係を示すグラフである。 本発明の一実施の形態の変形例２による液晶表示素子の表示画面を模式的に示す図である。 本発明の一実施の形態の変形例３による電子ペーパーのフローチャートである。 本発明の一実施の形態の変形例３による液晶表示素子の走査電極の走査速度（スキャン速度）と表示画面のコントラスト比の低下との関係を示すグラフである。 従来のフルカラー表示可能な液晶表示素子の断面構成を模式的に示す図である。 従来の液晶表示素子の一液晶層の断面構成を模式的に示す図である。

符号の説明

１、５１ 液晶表示素子
３ｂ、４３ｂ Ｂ用液晶層
３ｇ、４３ｇ Ｇ用液晶層
３ｒ、４３ｒ Ｒ用液晶層
６ｂ、４６ｂ Ｂ表示部
６ｇ、４６ｇ Ｇ表示部
６ｒ、４６ｒ Ｒ表示部
７ｂ、７ｇ、７ｒ、４７ｂ、４７ｇ、４７ｒ 上基板
９ｂ、９ｇ、９ｒ、４９ｂ、４９ｇ、４９ｒ 下基板
１２ ピクセル
１２ｂ 青（Ｂ）ピクセル
１２ｇ 緑（Ｇ）ピクセル
１２ｒ 赤（Ｒ）ピクセル
１５ 可視光吸収層
１７ｒ、１７ｇ、１７ｂ 走査電極
１９ｒ、１９ｇ、１９ｂ データ電極
２１、２１ｂ、２１ｂ、２１ｒ シール材
２３ 制御回路部
２４ 駆動部
２５ 走査電極駆動回路
２７ データ電極駆動回路
３０ 制御部
３１ 電源
３２ 昇圧部
３３ 液晶分子
３４ 電圧切替部
３５ 電圧安定部
３６ 源振クロック部
３７ 分周回路部
４１ｂ、４１ｇ、４１ｒ パルス電圧源
４３ 液晶層

Claims (10)

1. 画素内の液晶を初期化して初期階調を前記画素に表示する第１ステップと、
   前記初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、前記初期階調より低い前記階調に対して１階調低い階調を表示するために累積的に印加される前記電圧パルスの電圧印加累積時間との差を累積時間差とすると、
   基準階調より低い低階調側での前記累積時間差を、前記基準階調以上の高階調側での前記累積時間差より長くして、前記初期階調から低下した所望の階調を表示する第２ステップと
   を有することを特徴とする液晶表示素子の駆動方法。
2. 請求項１記載の液晶表示素子の駆動方法であって、
   前記第２ステップは、電圧値が一定でパルス幅の異なる前記電圧パルスを前記液晶に印加する複数のサブステップを有すること
   を特徴とする液晶表示素子の駆動方法。
3. 請求項２記載の液晶表示素子の駆動方法であって、
   前記第２ステップは、前記複数のサブステップの一部を１フレームで実行する複数のサブステップ群を有すること
   を特徴とする液晶表示素子の駆動方法。
4. 請求項３記載の液晶表示素子の駆動方法であって、
   前記複数のサブステップ群のうちの一部の実行が終了した時点で、前記第２ステップを終了すること
   を特徴とする液晶表示素子の駆動方法。
5. 請求項１乃至４のいずれか１項に記載の液晶表示素子の駆動方法であって、
   前記第２ステップにおいて、前記高階調側に含まれて相対的に高い階調を前記低階調側に含まれて相対的に低い階調より先に前記画素に表示させること
   を特徴とする液晶表示素子の駆動方法。
6. 一対の基板間に封止された液晶と、
   前記液晶と、前記液晶を挟む一対の電極とを備えた画素と、
   前記画素内の前記液晶を初期化して初期階調を前記画素に表示する第１ステップと、前記初期階調より低い階調を表示するために累積的に印加される電圧パルスの電圧印加累積時間と、前記初期階調より低い前記階調に対して１階調低い階調を表示するために累積的に印加される前記電圧パルスの電圧印加累積時間との差を累積時間差とすると、基準階調より低い低階調側での前記累積時間差を、前記基準階調以上の高階調側での前記累積時間差より長くして、前記初期階調から低下した所望の階調を表示する第２ステップとで多階調を表示させる駆動装置と
   を有することを特徴とする液晶表示素子。
7. 請求項６記載の液晶表示素子であって、
   前記第２ステップは、電圧値が一定でパルス幅の異なる前記電圧パルスを前記液晶に印加する複数のサブステップを有すること
   を特徴とする液晶表示素子。
8. 請求項７記載の液晶表示素子であって、
   前記第２ステップは、前記複数のサブステップの一部を１フレームで実行する複数のサブステップ群を有すること
   を特徴とする液晶表示素子。
9. 請求項６乃至８のいずれか１項に記載の液晶表示素子であって、
   前記駆動装置は、
   前記第２ステップにおいて、前記高階調側に含まれて相対的に高い階調を前記低階調側に含まれて相対的に低い階調より先に前記画素に表示すること
   を特徴とする液晶表示素子。
10. 請求項６乃至９のいずれか１項に記載の液晶表示素子を有することを特徴とする電子ペーパー。

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