JP5272487B2 - ドットマトリクス型の表示装置 - Google Patents

Description

本発明は、特にコレステリック液晶を使用し、第１ステップでプレーナ状態またはフォーカルコニック状態に初期化した後、第２ステップでプレーナ状態とフォーカルコニック状態が混在する状態にすることにより階調表示を行うドットマトリクス型の表示装置に関する。

液晶ディスプレイのようなドットマトリクス型の表示素子が、テレビ受像機やコンピュータシステムのモニタとして広く使用されている。ドットマトリクス型の表示素子は、平行に配列された複数のスキャンラインと、スキャンラインと垂直に交差するように配置された複数のデータラインを有し、複数のスキャンラインと複数のセグメントラインの交差部に画素が形成される。表示する画像の書込みは、スキャンラインに順次スキャンパルスを印加し、スキャンパルスの印加に同期して複数のセグメントラインに１ライン分のデータを出力することにより行われる。

近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。その電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。

コレステリック液晶は、カイラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。

図１は、コレステリック液晶の状態を説明する図である。図１の（Ａ）および（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、を有する。コレステリック液晶には、図１の（Ａ）に示すように入射光を反射するプレーナ状態と、図１の（Ｂ）に示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。

プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。

λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。

プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。

次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。

図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス周期で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。

図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶に相対的に強い電界を形成すると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。

一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を形成すると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。

また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。

ここで、図２に示す曲線Ｐにおいて、破線枠Ａ内では、印加する電圧パルスの電圧値を高くするに従ってフォーカルコニック状態の割合を増加させてコレステリック液晶の反射率を低下させることができる。また、図２に示す曲線ＰおよびＦＣにおいて、破線枠Ｂ内では、印加する電圧値を低くするに従ってコレステリック液晶の反射率を低下させることができる。

中間調を表示するためには、Ａ領域またはＢ領域を利用する。Ａ領域を利用する場合には、画素を初期化してプレーナ状態にした後に、ＶＦ０とＶＦ１００ａの間の電圧パルスを印加して一部をフォーカルコニック状態にする。また、Ｂ領域を利用する場合には、画素を初期化してフォーカルコニック状態にした後に、ＶＦ１００ｂとＶＰ０の間の電圧パルスを印加して一部をプレーナ状態にする。

以上説明した電圧応答特性に基づく駆動方法の原理を、図３および図４を参照して説明する。図３の（Ａ）、図４の（Ａ）および（Ｃ）は電圧パルスの波形を示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）は、図３の（Ａ）、図４の（Ａ）および（Ｃ）の電圧パルスをそれぞれ印加した時のパルス応答特性を示す。図３の（Ａ）は、電圧値が±３６Ｖで、パルス周期が数十ｍｓの電圧パルスを示す。図４の（Ａ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス周期が２ｍｓの電圧パルスを示す。図４の（Ｃ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス周期が１ｍｓの電圧パルスを示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）において、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。図３の（Ｂ）の電圧−反射率特性は、図２の曲線ＰおよびＦＣを模式化して示し、図４の（Ｂ）および（Ｄ）の電圧−反射率特性は、図２の曲線Ｐのみを模式化して示す。ここで使用する電圧パルスは、液晶の駆動パルスとしてよく知られているように、イオン分極などによる不具合を防止するために、正極性と負極性のパルスを組み合わせている。

図３の（Ａ）および（Ｂ）に示すように、パルス周期が大きい場合には、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。

パルス周期が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は、図３の（Ｂ）では±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。

一方、図４の（Ａ）および（Ｂ）に示すように、パルス周期が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が±１０Ｖでは反射率変化しないが、それ以上大きな電圧なるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、±３６Ｖよりさらに大きな電圧なると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス周期が２ｍｓでパルス電圧が±２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス周期が２ｍｓでパルス電圧が±２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。

図４の（Ｃ）および（Ｄ）に示すように、パルス周期が１ｍｓの場合には、パルス周期が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス周期が２ｍｓの場合と比べて小さい。

以上のことから、数十ｍｓのパルス周期で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓ程度のパルス周期で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態からプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。

そこで、コレステリック液晶表示素子では、第１ステップにおいて書き換える画素にパルス周期が数十ｍｓの±３６Ｖの初期化パルスを印加してプレーナ状態にし、次の第２ステップでは、中間調にする画素に狭いパルス周期の約±２０Ｖの階調パルスを印加し、その累積印加時間を中間調のレベルに応じた値にする。言い換えれば、この表示方法は、図２の領域Ａを利用して中間調レベルを表示する。

上記の説明では、初期化状態がプレーナ状態の場合を説明したが、初期化状態がフォーカルコニック状態で、第１ステップにおいてフォーカルコニック状態に初期化した後、第２ステップで中間調にする画素に狭いパルス周期の約±２０Ｖの階調パルスを印加して、プレーナ状態とフォーカルコニック状態が混在した状態にすることにより中間調を表示することも可能である。なお、以下の説明では、初期化状態がプレーナ状態の場合を例として説明を行う。

表示素子では、表示材料層の一方の面に互いに平行な複数のスキャン電極を設け、表示材料層の他方の面に前記複数のスキャン電極と交差する互いに平行な複数のデータ電極を設け、スキャン電極とデータ電極の交差部分に画素が形成される。ここでは、スキャン電極をスキャンライン、データ電極をデータラインと称する。表示素子では、コモンドライバがスキャンラインにスキャンパルスを印加し、セグメントドライバがデータラインにデータパルスを印加する。ドライバは、汎用のＳＴＮドライバを使用することが、コストの点からも好ましい。

第１ステップでは、全スキャンラインと全データラインに同時にパルスが印加される。第２ステップでは、画素ごとに階調レベルを設定するため、１本のスキャンラインにスキャンパルスを印加している時に、全データラインにデータパルスを印加することにより、１スキャンライン内の画素への電圧パルスの印加が行われる。以下、スキャンパルスを印加するスキャンラインを順次シフトしながら全スキャンラインの画素への電圧パルスの印加が終了する。

第２ステップでは、１本のスキャンラインにスキャンパルスに対応する選択スキャン電圧が印加される間、他のスキャンラインには非選択スキャン電圧が印加される。また、階調書込みを行う画素のデータラインにはデータパルスに対応する選択データ電圧が印加され、階調書込みを行わない画素のデータラインには非選択データ電圧が印加される。従って、選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、および非選択スキャン電圧と非選択データ電圧が印加された画素が存在することになる。選択スキャン電圧と選択データ電圧が印加された画素のみで反射率（階調）が低下し、他の３種類の画素では反射率（階調）が低下しないように、選択スキャン電圧、非選択スキャン電圧、選択データ電圧および非選択データ電圧を設定する必要がある。

コレステリック液晶を利用した表示装置では、プレーナ状態から中間調レベルに変化させるために印加する階調パルスとして、セグメントドライバおよびコモンドライバは、例えば図５の（Ａ）に示すようなパルスを出力する。このようなパルスを印加することにより、画素には図５の（Ｂ）に示すような電圧が印加される。なお、正極フェーズと負極フェーズを有するのは、前述のイオン分極などによる不具合を防止するためである。

セグメントドライバには、Ｖ０として２０Ｖが、Ｖ２１ＳおよびＶ３４Ｓとして１０Ｖが、供給され、ベース電圧は１０Ｖで、正極フェーズ（ＦＲ＝１）ではＶ０のパルスが、負極フェーズ（ＦＲ＝０）では０Ｖのパルスが、出力される。

コモンライバには、Ｖ０として２０Ｖが、Ｖ２１Ｃとして１５Ｖが、Ｖ３４１Ｃとして５Ｖが、供給され、正極フェーズ（ＦＲ＝１）では、ベース電圧は１５Ｖで０Ｖのパルスが、負極フェーズ（ＦＲ＝０）では、ベース電圧は５Ｖで２０Ｖのパルスが、出力される。

図５の（Ａ）のようなパルスが印加されることにより、スキャンラインが選択状態（コモンがオン）で、データラインも選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては２０Ｖが、負極フェーズ（ＦＲ＝０）では−２０Ｖが印加される。スキャンラインが選択状態（コモンがオン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては１０Ｖが、負極フェーズ（ＦＲ＝０）では−１０Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては５Ｖが、負極フェーズ（ＦＲ＝０）では−５Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては−５Ｖが、負極フェーズ（ＦＲ＝０）では５Ｖが印加される。

従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ａ）に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ｂ）に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図４の（Ｂ）に示すように、パルス周期が２ｍｓの電圧パルスの場合、電圧が±２０Ｖでは液晶の状態、すなわち反射率が変化するが、電圧が±１０Ｖでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がＯＮの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。

上記のように、表示装置において実際に印加される電圧パルスは図６に示すような波形であるが、以下の記載では説明を簡単にするために、０Ｖを中心にして対称な正負のパルスで表す場合がある。また、ＯＦＦパルスの電圧は、書き込みが行われないようなレベルに設定されるものとし、パルスの電圧は、ＯＮパルスの電圧を指すものとする。

コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。

特許文献１は、ダイナミック駆動法を記載している。しかし、ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。

非特許文献１は、コンベンショナル駆動法を記載している。非特許文献１は、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する方法を記載している。

コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス周期Ｗを異ならせる方法がある。パルス周期を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス周期とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図７はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。

図７の（Ａ）は、第１ステップで使用する初期化パルスであり、パルス電圧が±３６Ｖで、比較的大きなパルス周期を有する。このパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図７の（Ｂ）から（Ｄ）は、第２ステップで使用する第１から第３階調パルスであり、それぞれパルス電圧は±２０Ｖであるが、第１から第３階調パルスの順にパルス周期が狭くなる。図７の（Ｂ）から（Ｄ）のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、（Ｂ）から（Ｄ）になるに従って小さくなる。言い換えれば、（Ｂ）から（Ｄ）のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、（Ｂ）を低階調パルス、（Ｃ）を中階調パルス、（Ｄ）を高階調パルスと称する。これでは（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは４階調を表現できるだけであるが、図７に示す３種類のパルスを組み合わせることも可能である。例えば、周期Ｔをｎ個合わせて１ライン周期ｎＴとし、各周期Ｔにおけるパルス周期を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多階調を表現することが可能である。

以上説明したように、コレステリック液晶表示素子の表示方法は、ツイストネマティック液晶などを使用する通常の液晶表示素子とは大きく異なり、それに応じて駆動方法も大きく異なる。

コレステリック液晶表示素子も分極の問題を有しており、そこで、上記のように各パルスは正極フェーズと負極フェーズを有するように構成し、正負のパルスを連続して印加することにより、イオン分極などによる不具合を回避している。

コレステリック液晶表示素子の駆動は上記のように行われるが、セグメントドライバおよびコモンドライバを構成するドライバＩＣからの距離や電極の抵抗のために画素に印加される波形に鈍りが発生し、液晶の応答性が画面内で分布を有し、そのために表示ムラが現れるという問題があった。この波形鈍りは、液晶の静電容量Ｃと電極の抵抗Ｒが大きく影響する。すなわち、波形鈍りは、液晶の静電容量Ｃと電極の抵抗Ｒの積を時定数とする変化である。そのため、表示ムラは表示素子のサイズが大きいほど、あるいは安価な低抵抗の電極を用いるほど大きくなる。電極を抵抗の小さな材料で形成すると波形鈍りは小さくなり、表示ムラは軽減されるが、製造コストが増加するという問題があった。これらの問題は表示素子（パネル）の大型化と低コスト化の両方の実現を難しくする一因であった。

図８および図９は、波形鈍りと応答特性の関係を説明する図である。ここでは、プレーナ状態を初期化状態とし、フォーカルコニック状態の割合を徐々に増加させるように変化させる場合の応答特性である。また、波形鈍りは、中間レベルにおける変化遅れで表し、波形鈍りのない場合を０ｍｓとする。図８に示すように、波形鈍りがない理想的な状態（０ｍｓ）では、１パルスに対する応答量（明度低下量）が大きいが、波形鈍りが大きくなるほど、パルスに対する応答性が低下することが分かる。

図９は、波形鈍り量と明度差（ΔＹ）の関係を示す図である。波形鈍りが大きくなるほど、波形鈍りが無い場合に対する明度差が指数関数的に大きくなることが分かる。

上記のような問題を解決するため、特許文献２は、ダイナミック駆動法を使用するコレステリック液晶を用いたドットマトリクス型の表示装置において、画像データを、ドライバＩＣからの距離に応じて補正することにより、画面上での画素位置にかかわらず画像データの階調に対応した表示を可能にした液晶表示装置を記載している。

特開２００１−２２８４５９号公報 特開２００２−２９７１１１号公報 Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998

しかし、特許文献２に記載された補正方法は、セグメントドライバとコモンドライバの両方からの距離に応じて補正を行う必要があり、言い換えれば２次元の補正を行う必要があり、補正演算が複雑になるという問題があった。

ここに開示するコレステリック液晶を用いたドットマトリクス型の表示装置は、初期階調を表示するように初期化する第１ステップと、初期階調を変化させる第２ステップと、を実行することにより階調表示を行うコレステリック液晶を用いたドットマトリクス型の表示装置であって、初期化状態がコレステリック液晶相をプレーナ状態にした状態であり、第２ステップでコレステリック液晶相におけるフォーカルコニック状態が占める割合を増加させることにより階調表示する場合には、コモンドライバは、ドットマトリクス型コレステリック液晶表示素子のセグメントドライバが接続される側と反対側から複数のスキャンラインにスキャンパルスを順次印加し、初期化状態がコレステリック液晶相をフォーカルコニック状態にした状態であり、第２ステップでコレステリック液晶相におけるプレーナ状態が占める割合を増加させることにより階調表示する場合には、コモンドライバは、ドットマトリクス型コレステリック液晶表示素子のセグメントドライバが接続される側から複数のスキャンラインにスキャンパルスを順次印加する。

本出願によれば、表示素子（パネル）の静電容量の変化とドライバからの距離に応じた適切なスキャン方向とすることで、簡単な構成で、表示素子（パネル）上の画素位置による表示ムラを低減できる。

まず、実施例の動作原理を説明する。これまでに開示されている従来のコレステリック液晶を用いたドットマトリクス型の表示装置で、第１ステップで初期化した後、第２ステップで所望の階調に変化させる装置では、第２ステップにおいてコモンドライバから出力するスキャンパルスは、セグメントドライバに近い側から順次スキャンラインに印加されていた。図１０は、従来の装置におけるスキャン方向を説明する図である。

第１ステップが終了した時には、表示素子（パネル）１０は全面がプレーナ状態になる。コモンドライバ２８は、スキャンを開始した直後には、表示素子（パネル）１０のセグメントドライバ２９に近い側のスキャンラインにスキャンパルスを印加し、スキャンパルスを印加するスキャンラインを、セグメントドライバ２９から離れる方向に順次ずらす。従って、スキャンの初期段階では、図１０の（Ａ）に示すように、パネル１０の大部分はプレーナ状態であり、セグメントドライバ２９に近い小さな部分がプレーナ状態とフォーカルコニック状態が混在した状態になる。スキャンの中間段階では、図１０の（Ｂ）に示すように、パネル１０のセグメントドライバ２９から遠い半分はプレーナ状態であり、セグメントドライバ２９に近い側の半分がプレーナ状態とフォーカルコニック状態が混在した状態になる。スキャンの最終段階では、図１０の（Ｃ）に示すように、パネル１０の大部分がプレーナ状態とフォーカルコニック状態が混在した状態になる。

コレステリック液晶は、プレーナ状態よりも、フォーカルコニック状態の方が、静電容量が大きいという特性を有する。そのため、図１０の（Ａ）に示すように、スキャンの初期段階では、パネル１０全体は比較的小さな静電容量を有する。さらに、図１０の（Ｂ）に示すように、スキャンの中間段階では、パネル１０全体は中間的な静電容量を有し、図１０の（Ｃ）に示すように、スキャンの最終段階では、パネル１０全体は比較的大きな静電容量を有する。そのため、セグメントドライバ２９が駆動する静電容量Ｃは、図１０の（Ａ）のスキャンの初期段階では小さく、図１０の（Ｂ）のスキャンの中間段階では中間的で、図１０の（Ｃ）のスキャンの最終段階では大きい。

セグメントドライバ２９から出力されたデータパルスは、スキャンパルスが印加されるラインに作用するため、データラインの実効的な抵抗Ｒは、セグメントドライバ２９からスキャンパルスが印加されるラインまでの距離に対応する。従って、抵抗Ｒは、図１０の（Ａ）のスキャンの初期段階では小さく、図１０の（Ｂ）のスキャンの中間段階では中間的で、図１０の（Ｃ）のスキャンの最終段階では大きい。

このため、セグメントドライバ２９から出力されたデータパルスの時定数に影響する抵抗Ｒと静電容量Ｃの積は、図１０の（Ａ）のスキャンの初期段階では小さく、図１０の（Ｂ）のスキャンの中間段階では中間的で、図１０の（Ｃ）のスキャンの最終段階では大きく、その結果、駆動波形の鈍りは、初期段階では小さく、中間段階では中間的で、最終段階では大きく、大きな表示ムラを生じる。具体的には、低階調データに対して、セグメントドライバ２９から遠い側では十分な低階調にならず、セグメントドライバ２９に近い側の階調より高くなるという表示ムラが生じる。

そこで、開示の実施例では、初期化状態がプレーナ状態の場合、第２ステップにおいてコモンドライバから出力するスキャンパルスは、セグメントドライバから遠い側から順次スキャンラインに印加する。図１１は、実施例のコレステリック液晶を用いたドットマトリクス型の表示装置におけるスキャン方向を説明する図である。

コモンドライバ２８は、スキャンを開始した直後には、表示素子（パネル）１０のセグメントドライバ２９から遠い側のスキャンラインにスキャンパルスを印加し、スキャンパルスを印加するスキャンラインを、セグメントドライバ２９に近づく方向に順次ずらす。パネル全体に占めるプレーナ状態とフォーカルコニック状態の混合比は、上記と同様に変化するので、セグメントドライバ２９が駆動する静電容量Ｃは、図１１の（Ａ）のスキャンの初期段階では小さく、図１１の（Ｂ）のスキャンの中間段階では中間的で、図１１の（Ｃ）のスキャンの最終段階では大きい。

一方、スキャンパルスは、セグメントドライバ２９から遠い側のスキャンラインから順次印加されるので、データラインの実効的な抵抗Ｒは、図１１の（Ａ）のスキャンの初期段階では小さく、図１１の（Ｂ）のスキャンの中間段階では中間的で、図１１の（Ｃ）のスキャンの最終段階では大きい。

このため、セグメントドライバ２９から出力されたデータパルスの時定数に影響する抵抗Ｒと静電容量Ｃは逆方向に変化して相殺するため、抵抗Ｒと静電容量Ｃの積は、図１０の従来例の場合に比べて変化が小さくなる。これにより表示ムラを低減できる。

図１２は、コレステリック液晶を用いたドットマトリクス型の表示装置における第２ステップの動作時の等価回路を示す図であり、（Ａ）がセグメントドライバ２９に近い側からスキャンを行う従来例の場合を、（Ｂ）がセグメントドライバ２９から遠い側からスキャンを行う実施例の場合を、示す。図において、白いコンデンサはプレーナ状態の画素の静電容量を示し、黒いコンデンサはフォーカルコニック状態を含む画素の静電容量を示す。図１２の（Ａ）では、スキャンに伴って下側から上側に変化し、図１２の（Ｂ）では、スキャンに伴って上側から下側に変化し、パネル全体に占めるプレーナ状態とフォーカルコニック状態の混合比は、どちらの場合も同じように変化する。言い換えれば、スキャンに伴って静電容量が増加する。

一方、図１２の（Ａ）では、スキャンパルスが印加されるスキャンラインは、スキャンに伴ってセグメントドライバ２９から遠くなり、実効的な抵抗Ｒがスキャンに伴って増加する。図１２の（Ｂ）では、スキャンパルスが印加されるスキャンラインは、スキャンに伴ってセグメントドライバ２９に近づき、実効的な抵抗Ｒがスキャンに伴って減少する。従って、上記のように、図１２の（Ａ）の従来例では、スキャンの初期段階と最終段階の静電容量Ｃと抵抗Ｒの積が大きく変化し、その分表示ムラが大きくなる。これに対して、図１２の（Ｂ）の実施例では、スキャンの初期段階と最終段階の静電容量Ｃと抵抗Ｒの積の変化は小さくなり、その分表示ムラが小さくなる。

このように、本実施例では、表示素子（パネル）の静電容量の変化とドライバからの距離に応じてスキャン方向を適切に設定することにより，表示ムラを低減するという効果が得られる。

なお、Ａ５判とＡ４判のＸＧＡコレステリック液晶を用いたドットマトリクス型の表示装置において、電極の抵抗を２００Ω／ｍ^２とし、プレーナ状態の静電容量εを９．０、フォーカルコニック状態の静電容量εを１４．４として、パネルの４つのコーナーに近い部分での波形鈍りのシミュレーションを行った結果によれば、セグメントドライバに近い側と遠い側の波形鈍りの差は、従来例に比べて、実施例では小さくなることが確認された。しかし、後述するように、コモンドライバに近い側と遠い側の波形鈍りの差は依然存在する。

なお、上記の例では、初期化状態がプレーナ状態である場合を説明したが、初期化状態をフォーカルコニック状態にすることも可能であり、その場合には、スキャンに従って静電容量Ｃが減少するので、第２ステップにおいてコモンドライバから出力するスキャンパルスは、セグメントドライバに近い側から順次スキャンラインに印加すれば、同様の効果が得られる。

特許文献２は、ダイナミック駆動法を記載しているが、第１ステップで初期化した後、第２ステップで所望の階調に変化させる駆動方法については記載していないので、表示画面に占めるプレーナ状態とフォーカルコニック状態の混合比の変化に起因する静電容量Ｃの変化については何ら記載していない。

以下、コレステリック液晶を用いたドットマトリクス型の表示装置を例として実施形態を説明する。しかし、開示の技術はこれに限定されるものではなく、表示状態によって静電容量が変化するドットマトリクス型の表示素子であれば、好適に適用可能である。

図１３は、実施形態で使用する表示素子１０の構成を示す図である。図１３に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。

図１４は、図１３の表示素子１０を構成する３枚のパネル１０Ｂ、１０Ｇ、１０Ｒのうちの１枚のパネル１０Ａの基本構成を示す図である。３枚のパネル１０Ｂ、１０Ｇ、１０Ｒは、反射波長以外はほぼ共通の構成を有する。実施形態で使用するパネルについて、図１４を参照して説明する。

図１４に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。前述のように、この表示素子１０Ａは、メモリ性を有しており、プレーナ状態およびフォーカルコニック状態は、パルス電圧の印加を停止した後も維持される。

上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。

上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。

上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある機能膜が形成される。機能膜は、液晶表示素子の電極間の短絡を防止したり、ガスバリア層として液晶表示素子の信頼性を向上させる機能を有する薄膜である。この薄膜が厚いと駆動電圧を高くする必要があり、汎用ＳＴＮドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。

なお、この絶縁性薄膜は、ＳｉＯ₂の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。

上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であるが、基板表面に熱可塑性の樹脂をコーティングした固着スペーサを使用することも可能である。このスペーサによって形成されるセルギャップは、概ね３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバＩＣによる駆動が困難になる。

液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。

ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜５０の範囲の液晶材料であることが望ましい。誘電率異方性がこの範囲より低すぎると、駆動電圧が高くなってしまい、逆にこの範囲より高すぎると駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大し、素子としての安定性や信頼性が低下し、画像欠陥、画像ノイズが発生しやすくなる。誘電率異方性が１５以上であれば、駆動電圧が比較的低くなる。

また、屈折率異方性（Δｎ）は、０．１８〜０．２４であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、明るさの不足した暗い表示となり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるため、色純度とコントラストが不足したぼやけた表示となってしまうのに加えて、粘度も高くなり、応答速度が低下する。この粘度は、低い方が書換え時間を短縮できる。

図１５は、実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、専用ＩＣが広く使用されており、そのＩＣにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。

電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部２４から出力する電圧を容易に切り替えることが可能である。

原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。

制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。制御回路２７は、マイクロコンピュータやＦＰＧＡ／ＣＰＬＤなどで実現される。

コモンドライバ２８は１０２４本のスキャンラインを駆動し、セグメントドライバ２９は７６８本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用のＳＴＮドライバを使用した。利用可能なＳＴＮドライバは、様々なものが使用可能である。Ｙ方向の表示ムラは上記のように低減されるので、ライン数の多い長辺側をスキャン側とした方が、Ｘ方向の波形鈍りの差分が小さくなるので好ましい。

セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法に準じて、ブルーノイズマスク法などが使用できる。

次に、本実施形態における画像の書込み動作を説明する。

実施形態の駆動シーケンスは、初期階調を表示するように、画素内のコレステリック液晶を初期化する第１ステップＳ１と、初期階調を変化させる第２ステップＳ２と、を有し、第２ステップＳ２では、７個のサブ電圧パルスＳＢ１からＳＢ７を出力し、階調に応じて印加するサブ電圧パルスを選択し、サブ電圧パルスのエネルギー累積値に応じて階調を設定する。

図１６は、第２ステップＳ２における、各階調における７個のサブ電圧パルスＳＢ１からＳＢ７の選択を示す図である。最上部は階調を示し、１段目が第１ステップＳ１後の階調を示し、２段目から８段目が第２ステップＳ２におけるサブ電圧パルスＳＢ１からＳＢ７の選択と印加後の階調を示す。２段目から８段目では、ＯＮで示された場合に、そのサブ電圧パルスが印加されるように選択される。すべての階調に対して、第１ステップＳ１が行われ、階調１５の状態に初期化される。次の第２ステップＳ２では、例えば、階調１の画素に対しては、ＳＢ１−ＳＢ５、ＳＢ７が選択されて印加される。階調６に対しては、ＳＢ１−ＳＢ４、ＳＢ６が選択されて印加される。階調１４に対しては、ＳＢ３のみが選択されて印加される。

２段目から８段目の右側にはサブ電圧パルスＳＢ１からＳＢ７のパルス特性が示される。例えば、ＳＢ１は電圧±２０Ｖのパルス周期２．０ｍｓの電圧パルスである。ＳＢ３は電圧±２０Ｖのパルス周期０．７ｍｓの電圧パルスである。さらに、ＳＢ６は、電圧±２０Ｖのパルス周期１．５ｍｓの電圧パルスである。このように、サブ電圧パルスＳＢ１からＳＢ７は、電圧が±２０Ｖでパルス周期の異なるパルスである。

図１７は、第１ステップＳ１、すなわち全画素を初期化する時の、セグメントドライバ２９とコモンドライバ２８の出力電圧と、それによる液晶の印加電圧を示す図である。

ＳＢ１−ＳＢ７を印加する時の、セグメントドライバ２９とコモンドライバ２８の出力電圧と、それによる液晶の印加電圧は、図５に示される。

ドライバの出力電圧と液晶の印加電圧の関係については、図５で説明したので、ここでは説明を省略する。ドライバの出力電圧の変更は、電圧安定部２４からコモンドライバ２８およびセグメントドライバ２９に供給する電圧を切り替えることにより行う。

図１８は、第１ステップＳ１における全画素をプレーナ状態にする全面プレーナリセット処理による画面の変化を示す図である。

第１ステップＳ１を開始する前には、図１８の（Ａ）に示すように画像が表示されている。

第１ステップＳ１を開始時には、セグメントドライバ２９の出力電圧をすべてグランド（ＧＮＤ）レベルにした上で、コモンドライバ２８の全出力ラインを選択状態にする。出力電圧をすべてグランドレベルにするのは、／ＤＳＰＯＦを低（Ｌ）にすればよい。

次に極性信号ＦＲを高（Ｈ）レベルにした上で、／ＤＳＰＯＦをＨレベルにすると、選択された全ラインに＋３６Ｖが印加され、図１８の（Ｂ）のように全画素がホメオトロピック状態になる。

次に、極性信号ＦＲを低（Ｈ）レベルにして全ラインに印加した電圧を＋３６Ｖから−３６Ｖに反転させる。

この場合の＋３６Ｖと−３６Ｖの印加時間は、表示素子の構成によって適正値が異なるが、本実施形態では、数十ｍｓのパルス周期とした。

最後に、／ＤＳＰＯＦをＬにして出力を０Ｖにすると、全画素はホメオトロピック状態から、図１８の（Ｃ）に示すプレーナ状態に切り替わる。このようにして全面プレーナリセット処理が終了する。／ＤＳＰＯＦを用いると、ドライバＩＣの短絡回路で強制的に放電するため、表示素子に充放電された放電時間を短くできる。プレーナ状態への遷移は、電圧パルスの急峻性が必要なので、この／ＤＳＰＯＦを用いた強制放電は、サイズが大きな表示素子の場合でも確実にプレーナ状態にリセットすることが可能である。

第２ステップＳ２において、サブ電圧パルスＳＢ１−ＳＢ７は、フレームＦ１からＦ７でそれぞれ選択した画素に印加される。各フレームを開始する前には、電源安定部２４からコモンドライバ２８およびセグメントドライバ２９に、サブ電圧パルスを印加するための電圧が入力される。また、分周部２６は、フレームごとに、サブ電圧パルスのパルス周期に対応するタイミング信号を制御回路２７に出力する。

ここで、コモンドライバ２８は、図１１に示したように、セグメントドライバ２９から遠い側から順にスキャンラインにスキャンパルスを印加する。ＳＴＮドライバを使用してスキャン動作を行う構成は広く知られているので、これ以上の説明は省略する。

以上の構成により、スキャン方向の表示ムラ（すなわち図１１のＹ方向の表示ムラ）は軽減できる。スキャン方向に垂直な方向の表示ムラ（すなわち図１１のＸ方向の表示ムラ）は低減できないが、上記のように、パネル１０のライン数の多い側をスキャン側とすることにより、Ｘ方向の表示ムラは小さくできるので、Ｘ方向の表示ムラについては何ら対策を行わない場合もあり得る。

しかし、より一層高品質の表示を実現するには、Ｘ方向の表示ムラについても補正することが望ましい。Ｘ方向の表示ムラは、例えば、特許文献２に記載された画像データを補正する方法で解消できる。実施例のようにＹ方向の表示ムラが低減されている場合、画像データをＸ方向についてのみ補正すればよいので、二次元の補正に比べて演算処理を大幅に簡略化できる。以下、Ｘ方向の表示ムラを、特許文献２に記載された画像データを補正する方法で解消する場合を、図１９を参照して説明する。

図１９の（Ａ）は、実施例のコレステリック液晶を用いたドットマトリクス型の表示装置で、Ｘ方向の表示ムラを補正するための入力画像データの補正を行わない場合を説明する。図示のように、全面が同一の中間調を示す画像データを入力すると、Ｙ方向の表示ムラは低減されるので目立たなくなる。しかし、Ｘ方向には、コモンドライバ２８からの距離Ｘが長くなるに従って薄い階調（低濃度）になる、すなわち濃度Ｄが減少する表示ムラが現れる。

そこで、図１９の（Ｂ）に示すように、１から距離Ｘに比例して増加する補正係数を入力画像データに乗じた値を、入力画像データから減じて補正画像データを算出し、補正画像データに応じた表示を行う。この場合、濃度補正係数は、Ｘ方向のＣＲ時定数分布（鈍り量）と応答特性から算出することができ、具体的には図８および図９で説明したように、スキャンドライバからの距離Ｘが大きくなるほど波形鈍りが大きくなるので、その波形鈍りと対応した明度差ΔＹより、入力画素値に対する補正係数を算出する。図１９に示すように、入力画像データをＸ方向の距離に応じて一次元で補正すれば十分な精度での補正が可能である。この補正であれば、補正演算は簡単である。補正演算は、図１５の制御回路２７で行う。

ここで、補正演算について図２０を参照して説明する。ここで、表示装置は、白表示時の明度Ｙが３５、黒表示時の明度Ｙが６の表示素子（パネル）１０を有し、２５６階調の画像が入力され、そこから階調変換して最終的にパネルに１６階調表示するものとする。この時、最終的な１６階調表示にした場合、パネルの１階調当たりの明度Ｙの差分は約１．８である。また、１６階調表示は２５６階調表示の１／１６であり、１６階調表示の１階調は２５６階調表示の１６階調に相当する。

例えば、左端（スキャンドライバ２８に近い側）の画素と右端の画素の波形鈍りの時間差が５００μｓとすると、左端と右端の明度差ΔＹはＹ値で約２．０とする。このため、左端と右端の画素は１６階調表示の場合で１階調分のずれが生じる。２５６階調表示の場合は、１６階調分のずれとなる。このことから、左端の入力画素に対して、右端の画素は入力画素値から１６階調暗くすればよいことになる。画面の中心の画素は約８階調暗くすればよいことになる。このように、１６階調変換前の２５６階調の時点で補正を行うと、階調保存性の点で有利出るが、１６階調変換後に補正してもよい。

なお、２５６階調から１６階調への変換には、誤差拡散法を使用することが、階調性を保存する上で好ましい。

補正は、数式演算で行うか、ルックアップテーブルを使用して、制御回路２７で行う。

なお、図１３に示した３層構造の表示素子の例を説明したが、開示の技術は単層の表示素子、２層の表示素子にも同様に適用可能である。

以上、実施形態を説明したが、既述のように、各種の変形例が可能であるのは言うまでもない。

図１は、コレステリック液晶の双安定状態（プレーナ状態とフォーカルコニック状態）を説明する図である。 図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。 図３は、コレステリック液晶に印加する大きな電圧と広いパルス周期のパルスによる反射率の変化を説明する図である。 図４は、コレステリック液晶に印加する中間電圧と狭い２種類のパルス周期のパルスによる反射率の変化を説明する図である。 図５は、階調パルス印加時のドライバ出力電圧と液晶印加電圧を示す図である。 図６は、実際に印加される対称パルスの例を示す図である。 図７は、液晶に印加する初期化パルス、パルス周期の異なる複数の階調パルスの例を示す図である。 図８は、波形鈍りと応答特性の関係を説明する図である。 図９は、波形鈍りと応答特性の関係を説明する図である。 図１０は、従来の装置におけるスキャン方向を説明する図である。 図１１は、実施例の装置におけるスキャン方向を説明する図である。 図１２は、コレステリック液晶を用いたドットマトリクス型の表示装置における第２ステップの動作時の等価回路を示す図である。 図１３は、実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。 図１４は、実施形態のカラー表示装置の１枚のコレステリック液晶素子の構造を示す図である。 図１５は、実施形態のカラー表示装置の概略構成を示す図である。 図１６は、実施形態における第２ステップ（書き込み処理）での階調表示を説明する図である。 図１７は、実施形態における第１ステップ（初期化処理）でのドライバ出力電圧と印加電圧を示す図である。 図１８は、実施形態における第１ステップ（初期化処理）での、全面プレーナリセット処理を説明する図である。 図１９は、スキャン方向に垂直な方向（Ｘ方向）の表示ムラの補正を説明する図である。 図２０は、スキャン方向に垂直な方向（Ｘ方向）の表示ムラの補正演算を説明する図である。

符号の説明

１０ 表示素子
１１ 上側基板
１２ 液晶層
１３ 下側基板
１４ 上側電極層
１５ 下側電極層
１７ 吸光層
１８ 制御回路
２１ 電源
２２ 昇圧部
２３ 電圧切替部
２４ 電圧安定部
２７ 制御回路
２８ コモンドライバ
２９ セグメントドライバ

Claims (3)

1. コレステリック液晶を含む表示装置であって、
   複数のスキャンラインを駆動するコモンドライバと、
   複数のデータラインを駆動するセグメントドライバと、
   前記コモンドライバと前記セグメントドライバを制御して、書換えを行う部分を初期階調であるプレーナ状態に初期化する第１ステップを実行させ、前記コモンドライバと前記セグメントドライバを制御して、前記コモンドライバが、前記表示装置の前記セグメントドライバが接続される側と反対側から前記複数のスキャンラインに順次スキャンパルスを印加し、前記スキャンパルスに同期して書換えを行うデータラインにデータパルスを印加して階調を変化させる第２ステップを実行させる制御部と、有し、
   前記第２ステップの実行中に変化する表示部の静電容量Ｃと、前記セグメントドライバから前記コモンドライバが選択しているスキャンラインまでの抵抗Ｒからなる時定数ＣＲの変化が小さくなる印加方向で前記スキャンパルスを印加することを特徴とする表示装置。
2. 画素の階調値は、前記複数のスキャンラインが伸びる方向の位置に応じて補正されていることを特徴とする請求項１に記載の表示装置。
3. 画素の階調値は、前記第２ステップで印加される前記スキャンパルスと、前記スキャンパルスに同期して印加される前記データパルスによる電圧パルスのエネルギー値で決定されることを特徴とする請求項１または２に記載の表示装置。

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