JP5332339B2 - 表示装置 - Google Patents

Description

本発明は、メモリ性の表示材料を利用した表示装置に関し、特に広い範囲で正確に階調表示可能な表示装置に関する。

近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。

コレステリック液晶は、カイラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。

図１は、コレステリック液晶の状態を説明する図である。図１の（Ａ）および（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１の（Ａ）に示すように入射光を反射するプレーナ状態と、図１の（Ｂ）に示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。

プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。

λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。

プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。

次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。

図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。

図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。

一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。

また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。

ここで、図２に示す曲線Ｐにおいて、破線枠Ａ内では、印加する電圧パルスの電圧値を高くするに従ってフォーカルコニック状態の割合を増加させてコレステリック液晶の反射率を低下させることができる。また、図２に示す曲線ＰおよびＦＣにおいて、破線枠Ｂ内では、印加する電圧値を低くするに従って増加させてコレステリック液晶の反射率を低下させることができる。

中間調を表示するためには、Ａ領域またはＢ領域を利用する。Ａ領域を利用する場合には、画素を初期化してプレーナ状態にした後に、ＶＦ０とＶＦ１００ａの間の電圧パルスを印加して一部をフォーカルコニック状態にする。また、Ｂ領域を利用する場合には、画素を初期化してフォーカルコニック状態にした後に、ＶＦ１００ｂとＶＰ０の間の電圧パルスを印加して一部をプレーナ状態にする。

以上説明した電圧応答特性に基づく駆動方法の原理を、図３および図４を参照して説明する。図３の（Ａ）、図４の（Ａ）および（Ｃ）は電圧パルスの波形を示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）は、図３の（Ａ）、図４の（Ａ）および（Ｃ）の電圧パルスをそれぞれ印加した時のパルス応答特性を示す。図３の（Ａ）は、電圧値が±３６Ｖで、パルス幅が数十ｍｓの電圧パルスを示す。図４の（Ａ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が２ｍｓの電圧パルスを示す。図４の（Ｃ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が１ｍｓの電圧パルスを示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）において、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。図３の（Ｂ）の電圧−反射率特性は、図２の曲線ＰおよびＦＣを模式化して示し、図４の（Ｂ）および（Ｄ）の電圧−反射率特性は、図２の曲線Ｐのみを模式化して示す。ここで使用する電圧パルスは、液晶の駆動パルスとしてよく知られているように、イオン分極などによる液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。

図３の（Ａ）および（Ｂ）に示すように、パルス幅が大きい場合には、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。

パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は、図３の（Ｂ）では±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。

一方、図４の（Ａ）および（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が±１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、±３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。

図４の（Ｃ）および（Ｄ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。

以上のことから、数十ｍｓのパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓ程度のパルス幅で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態からプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。

そこで、コレステリック液晶表示装置では、第１ステップにおいて書き換える画素にパルス幅数十ｍｓの±３６Ｖの初期化パルスを印加してプレーナ状態にし、次の第２ステップでは、中間調にする画素に狭いパルス幅の約±２０Ｖの階調パルスを印加し、その累積印加時間を中間調のレベルに応じた値にする。言い換えれば、この表示方法は、図２の領域Ａを利用して中間調レベルを表示する。

表示装置では、表示材料層の一方の面に互いに平行な複数のスキャン電極を設け、表示材料層の他方の面に前記複数のスキャン電極と交差する互いに平行な複数のデータ電極を設け、スキャン電極とデータ電極の交差部分に画素が形成される。ここでは、スキャン電極をスキャンライン、データ電極をデータラインと称する。表示装置では、コモンドライバがスキャンラインにスキャンパルスを印加し、セグメントドライバがデータラインにデータパルスを印加する。

第１ステップでは、全スキャンラインと全データラインに同時にパルスが印加される。第２ステップでは、画素ごとに階調レベルを設定するため、１本のスキャンラインにスキャンパルスを印加している時に、全データラインにデータパルスを印加することにより、１スキャンライン内の画素への電圧パルスの印加が行われる。以下、スキャンパルスを印加するスキャンラインを順次シフトしながら全スキャンラインの画素への電圧パルスの印加が終了する。

第２ステップでは、１本のスキャンラインにスキャンパルスに対応する選択スキャン電圧が印加される間、他のスキャンラインには非選択スキャン電圧が印加される。また、階調書込みを行う画素のデータラインにはデータパルスに対応する選択データ電圧が印加され、階調書込みを行わない画素のデータラインには非選択データ電圧が印加される。従って、選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、および非選択スキャン電圧と非選択データ電圧が印加された画素が存在することになる。選択スキャン電圧と選択データ電圧が印加された画素のみで反射率（階調）が低下し、他の３種類の画素では反射率（階調）が低下しないように、選択スキャン電圧、非選択スキャン電圧、選択データ電圧および非選択データ電圧を設定する必要がある。

コレステリック液晶を利用した表示装置では、プレーナ状態から中間調レベルに変化させるために印加する階調パルスとしてセグメントドライバおよびコモンドライバは、例えば図５の（Ａ）に示すようなパルスを出力する。このようなパルスを印加することにより、画素には図５の（Ｂ）に示すような電圧が印加される。

セグメントドライバには、Ｖ０として２０Ｖが、Ｖ２１ＳおよびＶ３４Ｓとして１０Ｖが、供給され、正極フェーズ（ＦＲ＝１）では正パルスが、負極フェーズ（ＦＲ＝０）では負パルスが、出力される。

コモンライバには、Ｖ０として２０Ｖが、Ｖ２１Ｃとして１５Ｖが、Ｖ３４Ｃとして５Ｖが、供給され、正極フェーズ（ＦＲ＝１）では負パルスが、負極フェーズ（ＦＲ＝０）では正パルスが、出力される。

図５の（Ａ）のようなパルスが印加されることにより、スキャンラインが選択状態（コモンがオン）で、データラインも選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては２０Ｖが、負極フェーズ（ＦＲ＝０）では−２０Ｖが印加される。スキャンラインが選択状態（コモンがオン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては１０Ｖが、負極フェーズ（ＦＲ＝０）では−１０Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては５Ｖが、負極フェーズ（ＦＲ＝０）では−５Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては−５Ｖが、負極フェーズ（ＦＲ＝０）では５Ｖが印加される。

従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ａ）に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ｂ）に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図４の（Ｂ）に示すように、パルス幅が２ｍｓの電圧パルスの場合、電圧が±２０Ｖでは液晶の状態、すなわち反射率が変化するが、電圧が±１０Ｖでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がＯＮの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。実際にはクロストークの影響を考慮する場合があるが、本発明には直接関係しないので、説明は省略する。

上記のように、表示装置において実際に印加される電圧パルスは図６に示すような波形であるが、以下の記載では説明を簡単にするために、０Ｖを中心にして対称な正負のパルスで表す場合がある。また、ＯＦＦパルスの電圧は、書き込みが行われないようなレベルに設定されるものとし、パルスの電圧は、ＯＮパルスの電圧を指すものとする。

コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。

特許文献１は、ダイナミック駆動法を記載している。しかし、ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。

非特許文献１は、コンベンショナル駆動法を記載している。非特許文献１は、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する方法を記載している。

コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス幅Ｗを異ならせる方法がある。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス幅とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図７はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。ここでは、印加する電圧信号のパルス幅を変化させて階調を設定する書き込み方法をＰＷＭ法と称する。

図７の（Ａ）は、第１ステップで使用する初期化パルスであり、パルス電圧が±３６Ｖで、比較的大きなパルス幅を有する。このパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図７の（Ｂ）から（Ｄ）は、第２ステップで使用する第１から第３階調パルスであり、それぞれパルス電圧は±２０Ｖであるが、第１から第３階調パルスの順にパルス幅が狭くなる。図７の（Ｂ）から（Ｄ）のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、（Ｂ）から（Ｄ）になるに従って小さくなる。言い換えれば、（Ｂ）から（Ｄ）のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、（Ｂ）を低階調パルス、（Ｃ）を中階調パルス、（Ｄ）を高階調パルスと称する。これでは（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは４階調を表現できるだけであるが、図７に示す３種類のパルスを組み合わせることも可能である。例えば、周期Ｔをｎ個合わせて１ライン周期ｎＴとし、各周期Ｔにおけるパルス幅を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多数の階調を表現することが可能である。

特開２００１−２２８４５９号公報 Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998

本出願人は、ＰＣＴ／ＪＰ２００７／７００９３で、図７に示すようなＰＷＭ法で書き込み処理を行う場合に、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて交流の電圧パルスの周期を異ならせる駆動方法を開示している。この駆動方法は、電圧切り替えに伴う消費電力を低減できるという利点を有する。

また、従来の駆動方法では、階調潰れや階調飛びにより、均一な階調表示が困難であった。そこで、本出願人は、特願２００７−１１１５２３号で、低階調（シャドウ（暗階調））部における隣接する階調とのパルス幅累積値の差を、中階調（ミッドトーン）部および高階調（ハイライト（明階調））部より大きくすることにより、低階調の表示範囲を広げる駆動方法を開示している。

さらに、本出願人は、特願２００８−００１９５７号で、低階調だけでなく高階調における階調表示特性に着目し、さらにパルス電圧との関係にも着目して、より広い範囲で均一な階調表示が得られる駆動方法を開示している。

本発明は、低消費電力で且つ広い範囲で均一な階調表示が得られる表示装置の実現を目的とする。

実施形態の表示装置は、メモリ性の表示材料を有するドットマトリクス型の表示素子と、前記表示素子の画素を駆動する駆動回路と、前記駆動回路を制御する制御回路と、を備える表示装置であって、前記制御回路は、書き換え対象の画素を初期化する電圧パルスを印加して初期化状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップと、を有し、前記階調ステップは、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせる、ことを特徴とする。

階調ステップは、複数の実行時間を有する複数のサブステップを含み、複数のサブステップの少なくとも１つが、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせる、ようにしてもよい。

さらに、階調ステップでは、初期階調を高階調、中階調、低階調に変化させるが、階調ステップで、所定の階調を表示するために初期階調の液晶に印加される電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、初期化階調から遠い低階調における階調エネルギー差および初期化階調に近い高階調における階調エネルギー差は、中階調での階調エネルギー差より大きいことが望ましい。

階調ステップで前記低階調を書き込む時には、中間調を書き込む時より、相対的に高電圧の交流の電圧パルスが印加され、高階調を書き込む時には、中間調を書き込む時より、相対的に低電圧の交流の電圧パルスが印加される、ことが望ましい。

印加エネルギーは、電圧パルスの電圧値とパルス周期から算出され、電圧パルスの電圧値の２乗とパルス周期の積で表される。

表示材料は、例えば、コレステリック相を形成する液晶であり、初期化状態はプレーナ状態であり、階調状態はプレーナ状態とフォーカルコニック状態が混在した状態であり、混在比により中間調の値が決定される。

実施形態によれば、低消費電力で且つ広い範囲で均一な階調表示が得られる表示装置が得られる。

特願２００８−００１９５７号の記載内容は、ＰＣＴ／ＪＰ２００７／７００９３の記載内容と共に、参照され、組み入れられるものとする。

コレステリック液晶を用いた表示素子における印加エネルギーに対する応答特性を、図８を参照して説明する。図８は、±３６Ｖの数十ｍｓのパルス幅の電圧パルスを印加する図７の（Ａ）の第１のステップを行って液晶をプレーナ状態にする初期化を行った後、±２０Ｖの電圧パルスを印加した場合の明度（反射率）の変化を示すグラフである。図８において、横軸は電圧パルスの電圧の２乗とパルス幅の積で表される駆動エネルギーであり、縦軸は明度の変化量ｄＹで表される応答量である。駆動エネルギーは、電圧パルスのパルス幅を変化することにより変化される。

本願発明者は、これまでの研究結果から、コレステリック液晶の応答量は、電圧パルスの電圧Ｖの２乗とパルス幅Ｔの積Ｖ^２Ｔ、すなわち容量性負荷としてのエネルギーと高い相関があり、電圧Ｖとパルス幅Ｔの積ＶＴと相関する一般のＳＴＮ液晶とは異なることを見出している。しかしながら、図８に示すように、応答量ｄＹが−２から−１４の中階調部に比べ、応答量ｄＹが０から−２の高階調部および応答量ｄＹが−１４以下の低階調部における応答量の変化の傾きが小さい。言い換えれば、ある応答量を導くために要するエネルギーが、高階調部および低階調部では、中階調部に比べて相対的に大きいといえる。

高階調部での応答量が小さい理由として次の２つの理由が考えられる。

（１）高階調部では駆動エネルギーが小さいため液晶分子が界面束縛から逃れきれないこと。

（２）パネルのＣＲ特性による電圧パルスの波形鈍りの影響を受けやすいこと。

図９および図１０は、低階調の表示範囲を広げるために、低階調部における隣接する階調とのエネルギー累積値の差を、中階調部より大きくするように補正することを説明する図である。

図９は、表示する階調レベルと駆動エネルギーの累乗値の関係を示す図である。図９において、Ｐで示す線は、第１の比例係数で階調レベルに比例して駆動エネルギーの累乗値が増加する関係を示す。これに対して、Ｑで示す線は、途中の階調レベルから比例係数が異なる。

図１０は、図９における関係を使用した場合の入力階調と出力階調の関係を示す図である。図１０において、線Ｒは、図９のＰで示す関係を使用した場合の入力階調と出力階調の関係を示し、線Ｓは、図９のＱで示す関係を使用した場合の入力階調と出力階調の関係を示す。図示のように、出力階調の低階調部が低い方に拡がることが分かる。このように、低階調の範囲を広げ、低階調における階調潰れが減少し、低階調における応答性が向上し、コントラストが向上するという効果が得られる。さらに、本願発明者は、低階調部における表示範囲をさらに広げるには、電圧パルスの電圧を高くすることが有効であることを見出した。１電圧パルスの駆動エネルギーを同じにする場合には、中階調に印加する電圧パルスより、高電圧で、パルス幅を小さくする。

また、高階調部では、１レベルから４レベルぐらいまでのエネルギー累積値に対して階調潰れが発生し、４レベルから６レベルで階調飛びが発生することが分かった。そこで、高階調部では、階調に対応するエネルギー累積値の間隔を広げるように構成する。さらに、本願発明者は、高階調を表示する時には、中階調を表示する時より、相対的に低電圧で長周期の電圧パルスを印加することにより、高階調における液晶に印加されるエネルギー累積値と明度（階調）変化が、線形変化に近づき、階調の設定が容易になることを見出した。図１１は、これを説明する図である。

図１１は、電圧パルスの電圧Ｖの２乗とパルス幅Ｔの積Ｖ^２Ｔを一定として電圧Ｖとパルス幅Ｔを変化させ、印加パルス数に応じた明度Ｙの変化を示す。ここでは、電圧Ｖおよびパルス幅Ｔは、±２０Ｖおよび０．５ｍｓの場合を基準として変化させた。線Ｖ、Ｗ、Ｘ、ＹおよびＺは、それぞれ電圧Ｖが１６Ｖ、１８Ｖ、２０Ｖ、２２Ｖおよび２４Ｖの場合を示す。図１１から、電圧が低く、パルス幅の広い電圧パルスを印加する方が、階調の変化が大きく、有利な応答性が得られることが分かる。言い換えれば、低階調部では高電圧短パルスが有利であるのに対して、高階調部では低電圧広パルスのほうが有利である。

以上説明したように、高階調部および低階調部では、中階調部よりも、隣接する階調との印加電圧パルスのエネルギー累積値の差を大きくすることが階調表現の上では有利であり、高階調部には低電圧広パルスを、低階調部には高電圧狭パルスを印加するのが、均等な階調表現では有利であることが分かった。

本実施形態の表示装置は、低消費電力で、広い範囲で均等な階調表現が行える。

次に、上記の駆動方法を適用したコレステリック液晶表示装置の実施形態を説明する。コレステリック液晶表示装置を説明する。

図１２は、実施形態で使用する表示素子１０の構成を示す図である。図１２に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。

図１３は、図１４の表示素子１０を構成する３枚のパネル１０Ｂ、１０Ｇ、１０Ｒのうちの１枚のパネル１０Ａの基本構成を示す図である。３枚のパネル１０Ｂ、１０Ｇ、１０Ｒは、反射波長以外はほぼ共通の構成を有する。実施形態で使用するパネルについて、図１３を参照して説明する。

図１３に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。

上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。

上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。

上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある薄膜が形成される。この薄膜が厚いと駆動電圧を高くする必要があり、ＳＴＮ用などの汎用ドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が増加するため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。

なお、この絶縁性薄膜は、ＳｉＯ₂の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。

上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であるが、基板表面に熱可塑性の樹脂をコーティングした固着スペーサを使用することも可能である。このスペーサによって形成されるセルギャップは３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバによる駆動が困難になる。

液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。

ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜３５の範囲の液晶材料であることが望ましい。誘電率異方性が１５以上であれば、駆動電圧が比較的低くなり、この範囲より大きいと駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大する。

また、屈折率異方性（Δｎ）は、０．１８〜０．２４であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるのに加えて、粘度も高くなり、応答速度が低下する。

図１４は、実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、専用ＩＣが広く使用されており、そのＩＣにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。

電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部２４から出力する電圧を容易に切り替えることが可能である。

原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。

制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。

コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能なドライバＩＣは、様々なものが使用可能である。

セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。また，階調変換の前後に，コントラスト強調処理などの画質向上処理を行うこともできる。

次に、実施形態における画像の書込み動作を説明する。

図１５は、画像の書込み動作を示す図である。画像の書込み動作は、±３６Ｖの１００ｍｓ周期のパルスを全画素に同時に印加して、全画素をプレーナ状態にリセットする第１ステップＳ１と、第１ステップＳ１の後で画素に選択的にＰＷＭの階調パルスを印加して、プレーナ状態とフォーカルコニック状態が混在した中間調状態にする第２ステップＳ２と、を有する。第２ステップＳ２は、フレームＦ１、Ｆ２およびＦ３の３つのフレームを有し、フレームＦ１、Ｆ２およびＦ３でそれぞれ第１から第３サブステップが実行される。後述するように、フレームＦ１では各スキャンラインへの階調パルスＨ１−Ｈ８の印加が順次行われ、全ラインへ印加されるとフレームＦ１が終了する。フレームＦ２では各スキャンラインへの階調パルスＨ９−Ｈ１１の印加が順次行われ、全ラインへ印加されるとフレームＦ２が終了する。フレームＦ３では各スキャンラインへの階調パルスＨ１２の印加が順次行われる。

図１６の（Ａ）は、第１ステップＳ１におけるリセット処理時のコモンドライバ２８およびセグメントドライバ２９のオンとオフの出力電圧を示す。図１６の（Ｂ）は、コモンドライバ２８およびセグメントドライバ２９が図１１Ａに示すような電圧を出力することによりリセット処理時に画素に印加される電圧を示す。

図１６の（Ａ）に示すように、正極性のパルスを印加する前半（正極フェーズ）と、負極性のパルスを印加する後半（負極フェーズ）とで、電圧が図示のように切り替わる。前半では、セグメントドライバ２９のオン出力電圧（ＯＮ−ＳＥＧ）およびオフ出力電圧（ＯＦＦ−ＳＥＧ）は３６Ｖであり、コモンドライバ２８のオン出力電圧（ＯＮ−ＣＯＭ）は０Ｖ（ＧＮＤ）であり、コモンドライバ２８のオフ出力電圧（ＯＦＦ−ＣＯＭ）は３６Ｖである。後半では、セグメントドライバ２９のオンおよびオフ出力電圧は０Ｖであり、コモンドライバ２８のオン出力電圧は３６Ｖであり、コモンドライバ２８のオフ出力電圧は０Ｖである。

図１６の（Ｂ）において、選択ＯＮ画素は、コモンドライバ２８からオン出力電圧が印加されて選択され、セグメントドライバ２９からオン出力電圧が印加される画素を示し、前半では３６Ｖが、後半では−３６Ｖが印加される。選択ＯＦＦ画素は、コモンドライバ２８からオン出力電圧が印加されて選択され、セグメントドライバ２９からオフ出力電圧が印加される画素を示し、前半では３６Ｖが、後半では−３６Ｖが印加される。非選択ＯＮ画素は、コモンドライバ２８からオフ出力電圧が印加され、セグメントドライバ２９からオン出力電圧が印加される画素を示し、前半と後半で０Ｖが印加される。非選択ＯＦＦ画素は、コモンドライバ２８からオフ出力電圧が印加され、セグメントドライバ２９からオフ出力電圧が印加される画素を示し、前半と後半で０Ｖが印加される。

図１７は、リセット処理の概略を説明する図である。

まず、図１７の（Ａ）に示すような書込み済みの表示がある。これに対して、セグメントドライバ２９の出力電圧をすべてグランド（ＧＮＤ）レベルにした上で、コモンドライバ２８の全出力ラインを選択状態にする。出力電圧をすべてＧＮＤレベルにするのは、ＳＴＮドライバなどが有する電圧オフ機能（／ＤＳＰＯＦ）をアサートすれば好適である。

次に、この／ＤＳＰＯＦをネゲートすると、選択された全ラインに＋３６Ｖが印加され、図１７の（Ｂ）に示すように、全画素がホメオトロピック状態になる。

次に、選択された全ラインに印加した電圧を＋３６Ｖから−３６Ｖに反転させる。この電圧の反転は、汎用ドライバの極性信号（ＦＲ）を反転させればよい。この処理でのコモンドライバ２８およびセグメントドライバ２９の各電圧設定値は何通りもあり得るが、図１６の（Ａ）に示すような電圧設定だと、セグメントドライバ２９からの出力値によらず、全画素の±３６Ｖを印加できるために好ましい。

この場合の＋３６Ｖと−３６Ｖの印加時間は、表示素子の構成によって適正値が異なるが、実施形態では、数ｍｓ乃至数十ｍｓのパルス幅のパルスとした。

最後に、−３６Ｖを０Ｖにすると、全画素はホメオトロピック状態からプレーナ状態に切り替わり、図１７の（Ｃ）に示すような白状態になる。この−３６Ｖから０Ｖへの切替は、上記の汎用ドライバが有する／ＤＳＰＯＦを用いるのが好ましい。この／ＤＳＰＯＦを用いると、ドライバＩＣの短絡回路で強制的に放電するため、表示素子に充放電された放電時間を短くできる。プレーナ状態への遷移は、電圧パルスの急峻性が必要なので、この／ＤＳＰＯＦを用いた強制放電は、サイズが大きな表示素子の場合でも確実にプレーナ状態にリセットすることが可能である。

図１８から図２０は、第２ステップＳ２におけるコモンドライバ２８およびセグメントドライバ２９のオンとオフの出力電圧、およびその出力電圧による画素印加電圧を示す。出力電圧と印加電圧の関係は図１６で説明したのと同様であるので詳しい説明は省略するが、３種類の印加電圧パターンが存在し、選択ＯＮの画素に対して±１８Ｖ、±２０Ｖ、±２２Ｖの電圧パルスが印加できる。

図２１から図２３は、実施形態における第２ステップＳ２における階調パルスを示す図であり、図２１はフレームＦ１における階調パルスＨ１−Ｈ８を、図２２はフレームＦ２における階調パルスＨ９−Ｈ１１を、図２３はフレームＦ３における階調パルスＨ１２を示す。各ビットプレーンＢＰで、図１８から図１９に示した印加電圧を適宜選択することにより、図２１から図２３に示すような連続した階調パルスを生成できる。なお、半選択状態の±５ＶのパルスをＨ０として表す。各階調レベルは、フレームＦ１からＦ３の階調パターンを累積した電圧パルスを受け、初期化状態から対応する階調レベルに変化する。

図２１から図２３に示すように、フレームＦ１からＦ３の階調パターンは、各階調パルスの正極フェーズおよび負極フェーズをそれぞれ連続させており、各フレームで１個の正負パルスになっている。これにより、ドライバＩＣの出力電圧の切り替えに伴う電力消費を低減できるので、消費電力を低減できる。

さらに、フレームＦ１からＦ３の階調パターンは、選択ＯＮの画素に対して印加される電圧が３種類（±１８Ｖ、±２０Ｖ、±２２Ｖ）あり、ビットプレーンＢＰの長さ（階調パルスのパルス周期）が異なる。例えば、フレームＦ１のビットプレーンＢＰ２〜５の階調パルスが基準で、それは短い周期を有し、中間的な電圧（±２０Ｖ）のパルスである。これに対して、フレームＦ１のビットプレーンＢＰ６〜８は、比較的長い周期（例えば、ＢＰ２〜５の１．４倍）を有し、比較的低電圧（±１８Ｖ）のパルスである。フレームＦ１のビットプレーンＢＰ１は、長い周期（例えばＢＰ２〜５の周期の２倍）を有し、中間的な電圧（±２０Ｖ）のパルスである。フレームＦ２のビットプレーンＢＰ１０、１１は、更に長い周期（例えばＢＰ２〜５の周期の３倍）を有し、中間的な電圧（±２０Ｖ）のパルスであり、フレームＦ２のビットプレーンＢＰ９は、長い周期（ＢＰ１０、１１と同じ周期）を有し、比較的高い電圧（±２２Ｖ）のパルスである。フレームＦ３のビットプレーンＢＰ１２は、さらに長い周期（例えばＢＰ２〜５の周期の１０倍）を有し、比較的高い電圧（±２２Ｖ）のパルスである。

上記のように、コレステリック液晶の応答量は、電圧パルスの電圧Ｖの２乗とパルス幅Ｔの積Ｖ^２Ｔ、すなわち容量性負荷のエネルギーとの高い相関に基づき、ビットプレーンのフレームＦ１〜Ｆ３を使用して電圧を印加することにより、各階調レベルとエネルギーがこのような相関に対応するように、各ピットプレーンの電圧と周期を設定する。さらに、実施形態では、所定の階調を表示するために初期階調の液晶に印加される電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、初期化階調から遠い低階調における階調エネルギー差および初期化階調に近い高階調における階調エネルギー差を、中階調での階調エネルギー差より大きくなるように調整している。しかも、高階調の階調レベル１２〜１４では、電圧が±１８Ｖと比較的低電圧で、周期の長い階調パルスが印加される。また、低階調の階調レベル０〜３では、電圧が低電圧および中間電圧の階調パルスも印加されるが、印加されるエネルギーの多くは高い電圧（±２２Ｖ）の階調パルスにより印加される。これにより、低階調部および高階調部では、隣接する階調のエネルギー差が中間調部より大きく、高階調部では低電圧の相対的に周期の長い階調パルスが印加され、低階調部では高電圧の相対的に周期の短い階調パルスが印加されるので、図８から図１１を参照して説明したように、階調の均一性が向上する。

上記の実施形態では、ステップＳ２を３つのフレームＦ１〜Ｆ３で構成したが、図２４に示すように、ステップＳ２を１フレームで構成することも可能である。図２４に示す例では、１ラインのスキャン中に、＋２２Ｖ、＋２０Ｖ、＋１８Ｖ、−１８Ｖ、−２０Ｖ、−２２Ｖの順に変化するように階調パルスを連続させた電圧パルスパターンを印加する。所望の階調に変化させる場合には、最上部に示すパルス期間においてその階調以上の範囲をオンして電圧パルスを印加する。１つもオンしない場合が階調レベル１５に相当する。例えば、階調レベル１２を書き込む場合には、図示のように１２〜１４のパルス期間でオンする。これにより、±１８Ｖの電圧パルスが、１２〜１４で示すパルス期間印加される。同様に、階調レベル７を書き込む場合には、図示のように７〜１４のパルス期間でオンし、階調レベル１を書き込む場合には、図示のように１〜１４のパルス期間でオンする。 各パルス期間の長さは、各階調レベルと、電圧パルスの電圧Ｖの２乗とパルス幅Ｔの積Ｖ^２Ｔに基づいて変化し、さらに低階調および高階調における階調エネルギー差が中階調の階調エネルギー差より大きくなるように設定する。パルス期間３〜１０を基準とすると、図２４に示すように高階調の階調レベル１１〜１４では、電圧が±１８Ｖと比較的低電圧であるため、上記の条件を満たすにはパルス期間１１〜１４を比較的長くし、低階調の階調レベル０〜２では、電圧が±２２Ｖと比較的高電圧であるため、上記の条件を満たすにはパルス期間０〜２を比較的短くする。低階調の階調レベル０〜３では、電圧が低電圧および中間電圧の階調パルスも印加されるが、ほかの階調レベルでは印加されない高い電圧（±２２Ｖ）の階調パルスが印加される。

以上、本発明の実施例を説明したが、他にも各種の実施例が可能であるのはいうまでもない。例えば、本発明は、コレステリック液晶を使用した表示素子以外にも、メモリ性を有するドットマトリクス型の表示素子であれば、適用可能である。

また、第２ステップのサブステップにおける階調パルスのパルス幅の設定や累積値の設定は、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） メモリ性の表示材料を有するドットマトリクス型の表示素子と、
前記表示素子の画素を駆動する駆動回路と、
前記駆動回路を制御する制御回路と、を備え、
前記制御回路は、書き換え対象の画素を初期化する電圧パルスを印加して初期化状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップと、を実行し、
前記階調ステップは、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせる、
ことを特徴とする表示装置。
（付記２） 前記階調ステップは、複数の実行時間を有する複数のサブステップを含み、前記複数のサブステップの少なくとも１つが、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせる、ことを特徴とする付記１に記載の表示装置。
（付記３） 前記階調ステップでは、前記初期階調を高階調、中階調、低階調に変化させ、
前記階調ステップで、所定の階調を表示するために前記初期階調の液晶に印加される前記電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される前記電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、前記初期化階調から遠い前記低階調における前記階調エネルギー差は、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする付記１または２に記載の表示装置。
（付記４） 前記階調ステップで、前記初期化階調に近い前記高階調における前記階調エネルギー差は、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする付記３に記載の表示装置。
（付記５） 前記階調ステップで前記低階調を書き込む時には、前記中間調を書き込む時より、相対的に高電圧の前記交流の電圧パルスが印加される、ことを特徴とする付記３または４に記載の表示装置。
（付記６） 前記階調ステップで前記高階調を書き込む時には、前記中間調を書き込む時より、相対的に低電圧の前記交流の電圧パルスが印加される、ことを特徴とする付記３または４に記載の表示装置。
（付記７） 前記印加エネルギーは、前記電圧パルスの電圧値とパルス周期から算出される、ことを特徴とする付記３から６のいずれかに記載の表示装置。
（付記８） 前記印加エネルギーは、前記電圧パルスの電圧値の２乗とパルス周期の積で表される、ことを特徴とする付記７に記載の表示装置。
（付記９） 前記表示材料は、コレステリック相を形成する液晶である、ことを特徴とする付記１から８のいずれか１項に記載の表示装置。
（付記１０） 前記初期化ステップにおける前記初期化状態はプレーナ状態であり、前記階調ステップにおける前記階調状態は前記プレーナ状態とフォーカルコニック状態が混在した状態であり、混在比により中間調の値が決定される、ことを特徴とする付記９に記載の表示装置。
（付記１１） メモリ性の表示材料を有するドットマトリクス型表示素子の駆動方法であって、
書き換え対象の画素を初期化する電圧パルスを印加して初期化状態にする初期化ステップと、
画素の階調状態を変化させる電圧パルスを印加する階調ステップと、を備え、
前記階調ステップは、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせる、
ことを特徴とする駆動方法。
（付記１２） 前記階調ステップは、複数の実行時間を有する複数のサブステップを含み、前記複数のサブステップの少なくとも１つが、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせる、ことを特徴とする付記１１に記載の駆動方法。
（付記１３） 前記階調ステップでは、前記初期階調を高階調、中階調、低階調に変化させ、
前記階調ステップで、所定の階調を表示するために前記初期階調の液晶に印加される前記電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される前記電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、前記初期化階調から遠い前記低階調における前記階調エネルギー差は、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする付記１１または１２に記載の駆動方法。
（付記１４） 前記階調ステップで、前記初期化階調に近い前記高階調における前記階調エネルギー差は、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする付記１３に記載の駆動方法。
（付記１５） 前記階調ステップで前記低階調を書き込む時には、前記中間調を書き込む時より、相対的に高電圧の前記交流の電圧パルスが印加される、ことを特徴とする付記１３または１４に記載の駆動方法。
（付記１６） 前記階調ステップで前記高階調を書き込む時には、前記中間調を書き込む時より、相対的に低電圧の前記交流の電圧パルスが印加される、ことを特徴とする付記１３または１４に記載の駆動方法。
（付記１７） 前記印加エネルギーは、前記電圧パルスの電圧値とパルス周期から算出される、ことを特徴とする付記１３から１６のいずれかに記載の駆動方法。
（付記１８） 前記印加エネルギーは、前記電圧パルスの電圧値の２乗とパルス周期の積で表される、ことを特徴とする付記１７に記載の駆動方法。
（付記１９） 前記表示材料は、コレステリック相を形成する液晶である、ことを特徴とする付記１１から１８のいずれかに記載の表示装置。
（付記２０） 前記初期化ステップにおける前記初期化状態はプレーナ状態であり、前記階調ステップにおける前記階調状態は前記プレーナ状態とフォーカルコニック状態が混在した状態であり、混在比により中間調の値が決定される、ことを特徴とする付記１９に記載の表示装置。

図１は、コレステリック液晶の双安定状態（プレーナ状態とフォーカルコニック状態）を説明する図である。 図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。 図３は、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。 図４は、コレステリック液晶に印加する中間電圧と狭い２種類のパルス幅のパルスによる反射率の変化を説明する図である。 図５は、階調パルス印加時のドライバ出力電圧と液晶印加電圧を示す図である。 図６は、実際に印加される対称パルスの例を示す図である。 図７は、液晶に印加する初期化パルス、パルス幅の異なる複数の階調パルスの例を示す図である。 図８は、実施形態の書き込み処理においてコレステリック液晶に印加する駆動エネルギーに対する液晶の応答特性（明度低下）を示す図である。 図９は、低階調において階調に対するエネルギー累積値の関係を変更した例を示す図である。 図１０は、低階調における関係を変更することにより低階調の表示範囲が拡大された場合の入力階調と出力階調の関係を示す図である。 図１１は、高階調において、パルスのエネルギーを一定にして電圧を異ならせた場合の、印加パルス数に対する明度変化を示す図である。 図１２は、本発明の実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。 図１３は、実施形態のカラー表示装置の１枚のコレステリック液晶素子の構造を示す図である。 図１４は、実施形態のカラー表示装置の概略構成を示す図である。 図１５は、実施形態における階調の書き込み動作を説明する図である。 図１６は、実施形態における第１ステップ（初期化処理）でのドライバ出力電圧と印加電圧を示す図である。 図１７は、実施形態における第１ステップ（初期化処理）での、全面プレーナリセット処理を説明する図である。 図１８は、実施形態における第２ステップ（書き込み処理）でのドライバ出力電圧と印加電圧を示す図である。 図１９は、実施形態における第２ステップ（書き込み処理）でのドライバ出力電圧と印加電圧を示す図である。 図２０は、実施形態における第２ステップ（書き込み処理）でのドライバ出力電圧と印加電圧を示す図である。 図２１は、実施形態における第２ステップ（書き込み処理）でのフレームＦ１で出力される階調パルスＨ１−Ｈ８を階調レベルと対応して示す図である。 図２２は、実施形態における第２ステップ（書き込み処理）でのフレームＦ２で出力される階調パルスＨ１−Ｈ８を階調レベルと対応して示す図である。 図２３は、実施形態における第２ステップ（書き込み処理）でのフレームＦ３で出力される階調パルスＨ１−Ｈ８を階調レベルと対応して示す図である。 図２４は、第２ステップ（書き込み処理）を１フレームで１つの正負パルスで行う変形例における階調パルスパターンを示す図である。

符号の説明

１０ 表示素子
１１ 上側基板
１２ 液晶層
１３ 下側基板
１４ 上側電極層
１５ 下側電極層
１７ 吸光層
１８ 制御回路
２１ 電源
２２ 昇圧部
２３ 電圧切替部
２４ 電圧安定部
２７ 制御回路
２８，２８Ｒ，２８Ｇ，２８Ｂ コモンドライバ
２９，２８９，２９Ｇ，２９Ｂ セグメントドライバ
３０ 温度センサ

Claims (9)

1. メモリ性の表示材料を有するドットマトリクス型の表示素子と、
   前記表示素子の画素を駆動する駆動回路と、
   前記駆動回路を制御する制御回路と、を備え、
   前記制御回路は、書き換え対象の画素を初期化する電圧パルスを印加して初期化状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップと、を実行し、
   前記階調ステップは、書き換え対象の画素に交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせ、
   前記交流の電圧パルスは、ビットプレーン番号に対応したＢＰパルスが連続するように合成した合成パルスを含み、
   前記合成パルスは、合成する前記ＢＰパルスを下位の前記ビットプレーン番号から順に合成から除くことでパルス幅が変化し、
   最下位の前記ビットプレーン番号の前記ＢＰパルスは、最上位の前記ビットプレーン番号の前記ＢＰパルスより電圧の絶対値が大きく、
   上位の前記ビットプレーン番号の前記ＢＰパルスの電圧の絶対値は、下位の前記ビットプレーン番号の前記ＢＰパルスの電圧の絶対値より等しいかまたは小さい、ことを特徴とする表示装置。
2. 前記階調ステップは、複数の実行時間を有する複数のサブステップを含み、前記複数のサブステップの少なくとも１つが、書き換え対象の画素に前記交流の電圧パルスを形成し、書き込む階調に応じて前記交流の電圧パルスの周期および電圧を異ならせる、ことを特徴とする請求項１に記載の表示装置。
3. 前記階調ステップでは、前記初期階調を高階調、中階調、低階調に変化させ、
   前記階調ステップで、所定の階調を表示するために前記初期階調の液晶に印加される前記交流の電圧パルスの印加エネルギーと、１つ異なる階調を表示するために印加される前記交流の電圧パルスの印加エネルギーとの差を階調エネルギー差とした場合、前記初期化階調から遠い前記低階調における前記階調エネルギー差は、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする請求項１または２に記載の表示装置。
4. 前記階調ステップで、前記初期化階調に近い前記高階調における前記階調エネルギー差は、前記中階調での前記階調エネルギー差より大きい、ことを特徴とする請求項３に記載の表示装置。
5. 前記階調ステップで前記低階調を書き込む時には、前記中間調を書き込む時より、相対的に高電圧の前記交流の電圧パルスが印加される、ことを特徴とする請求項３または４に記載の表示装置。
6. 前記階調ステップで前記高階調を書き込む時には、前記中間調を書き込む時より、相対的に低電圧の前記交流の電圧パルスが印加される、ことを特徴とする請求項３または４に記載の表示装置。
7. 前記印加エネルギーは、前記電圧パルスの電圧値とパルス周期から算出される、ことを特徴とする請求項３から６のいずれか１項に記載の表示装置。
8. 前記印加エネルギーは、前記電圧パルスの電圧値の２乗とパルス周期の積で表される、ことを特徴とする請求項７に記載の表示装置。
9. 前記初期化ステップにおける前記初期化状態はプレーナ状態であり、前記階調ステップにおける前記階調状態は前記プレーナ状態とフォーカルコニック状態が混在した状態であり、この混在比により中間調の値が決定される、ことを特徴とする請求項８に記載の表示装置。

Images