JP2009099994A - Mtj素子の製造方法 - Google Patents
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Abstract
【解決手段】 MTJ素子上に、ハードマスクスペーサ層およびハードマスク層を形成し、ハードマスク層上に第1サイズの幅の第1平行ラインパターン(第1フォトレジスト膜)を形成する。これをマスクとしてハードマスク層に転写し、平行ハードマスクラインを形成する(第1エッチング)。平行ハードマスクラインおよびハードマスクスペーサ層上に、平行ハードマスクラインと交差し、かつ第2サイズの幅を有する第2平行ラインパターン(第2フォトレジスト膜)を形成し、これをハードマスク層に転写する(第2エッチング)。これによりサイズコントロールのなされたポスト領域が形成される。このポスト領域をマスクスペーサ層から下の各層に転写して複数のMTJ素子を形成する(第3エッチング)。
【選択図】図5
Description
「spin transfer switching and spin polarization in MTJ with MgO and AlO x barrier 」Appl.Phys.Lett,87,232502(2005). 「230 % room temperature magnetoresistance in CoFeB/MgO/CoFeB MTJ″,Appl.Phys.Lett,V86,p.092502(2005).
(a)積層構造を基板上に形成する工程
(b)積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、第1フォトレジスト膜をパターニングし、各々第1軸に沿った第1サイズの幅の複数のラインを有する第1平行ラインパターンを形成する工程
(c)第1フォトレジスト膜をマスクとした第1エッチングにより、第1平行ラインパターンをハードマスク層に転写し、ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程
(d)平行ハードマスクラインおよびハードマスクスペーサ層の上に第2フォトレジスト膜を形成したのち、第2フォトレジスト膜をパターニングし、平行ハードマスクラインと交差し、かつ各々第2軸に沿った第2サイズの幅を有する複数のラインからなる第2平行ラインパターンを形成する工程
(e)第2フォトレジスト膜をマスクとした第2エッチングにより、第2平行ラインパターンをハードマスク層に転写し、第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程
(f)第3エッチングにより、ポストパターンを前記ハードマスクスペーサ層から下の各層に転写して複数のMTJ素子を形成する工程
(a)積層構造を基板上に形成する工程
(b)積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、第1フォトレジスト膜をパターニングし、前記第1軸に沿った第1サイズの幅の複数のラインを有する第1平行ラインパターンを形成する工程
(c)第1フォトレジスト膜をマスクとした第1エッチングにより、第1平行ラインパターンを前記ハードマスク層に転写し、ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程
(d)平行ハードマスクラインおよびハードマスクスペーサ層の上に第2フォトレジスト膜を形成したのち、第2フォトレジスト膜をパターニングし、平行ハードマスクラインと交差し、かつ第2軸に沿った第2サイズの幅の複数のラインを有する第2平行ラインパターンを形成する工程
(e)第2フォトレジスト膜をマスクとした第2エッチングにより、第2平行ラインパターンをハードマスク層に転写し、第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程
(f)第3エッチングにより、ポストパターンをハードマスクスペーサ層およびフリー層の一部に転写し、複数のMTJ素子を形成する工程
(a)積層構造を基板上に第1の厚みとなるように形成する工程
(b)積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、第1フォトレジスト膜をパターニングし、第1軸に沿った第1サイズの幅の複数のラインを有する第1平行ラインパターンを形成する工程
(c)第1フォトレジスト膜をマスクとした第1エッチングにより、第1平行ラインパターンを積層構造に転写し、各々2つの側壁を持つ複数のラインを有する平行ラインパターンを形成する工程
(d)基板の上に、各ラインの2つの側壁に隣接して前記第1の厚み以上の厚みを有する平坦な絶縁層を形成する工程
(e)絶縁層上および前記平行ラインパターンの上方に第2フォトレジスト膜を形成したのち、第2フォトレジスト膜をパターニングし、各々第2軸に沿った第2サイズの幅の複数のラインを有する第2平行ラインパターンを形成する工程
(f)第2フォトレジスト膜をマスクとした第2エッチングにより、第2平行ラインパターンを積層構造に転写し、各々第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程
(a)積層構造を基板上に第1の厚みを有するように形成する工程
(b)積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、第1フォトレジスト膜をパターニングし、各々第1軸に沿った第1サイズの幅を有する複数のラインをからなる第1平行ラインパターンを形成する工程
(c)第1フォトレジスト膜をマスクとした第1エッチングにより、第1平行ラインパターンをハードマスク層、ハードマスクスペーサ層、およびフリー層の少なくとも一部に転写し、各々2つの側壁を有する複数のラインを含む平行ラインパターンを形成する工程
(d)平行ラインパターンの各ラインの2つの側壁に隣接して、平坦かつ第1の厚み以上の厚みを有する絶縁層を形成する工程
(e)絶縁層上および平行ラインパターンの上方に第2フォトレジスト膜を形成したのち、第2フォトレジスト膜をパターニングし、各々前記第2軸に沿った第2サイズの幅の複数のラインを有する第2平行ラインパターンを形成する工程
(f)第2フォトレジスト膜をマスクとした第2エッチングにより第2平行ラインパターンをハードマスク層、ハードマスクスペーサ層、およびフリー層の少なくとも一部に転写し、各々第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程
図1〜図6は本発明の第1の実施の形態に係るMTJ素子の製造工程を表すものである。本実施の形態においては、典型的な例としてSTT- MRAMについて説明するが、MTJ素子を含むものであれば、本発明は読み取り/書き込みヘッドに用いられるMRAMやGMR(giant magneto resistance:巨大磁気抵抗)のような他のデバイスにも適用できるものである。なお、各図面は必ずしも実際の寸法に比例して記載されているものではなく、各要素の相対寸法も現実の要素のそれとは異なる。
図7〜図12は、本発明の第2の実施の形態に係るMTJ素子の製造方法を表すものである。本実施の形態においても、磁化容易軸方向および磁化困難軸方向の各CDサイズを、平行ラインパターンの形成ステップを含む別々のリソグラフィープロセスにより規定されることは共通する。本実施の形態では、第1の実施の形態で説明した第1および第2エッチングプロセスを多少変更し、STT- MRAMデザインに柔軟性を持たせたものである。
Claims (22)
- 底面から表面にかけて、シード層、AFM層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造が実質的に垂直な側壁を有すると共に、その表面に第1軸方向の第1サイズおよび第1軸に交差する第2軸方向の第2サイズにより決定される領域を有するMTJ素子の製造方法であって、
(a)前記積層構造を基板上に形成する工程と、
(b)前記積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、前記第1フォトレジスト膜をパターニングし、各々前記第1軸に沿った第1サイズの幅の複数のラインを有する第1平行ラインパターンを形成する工程と、
(c)前記第1フォトレジスト膜をマスクとした第1エッチングにより、前記第1平行ラインパターンを前記ハードマスク層に転写し、前記ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程と、
(d)前記平行ハードマスクラインおよび前記ハードマスクスペーサ層の上に第2フォトレジスト膜を形成したのち、前記第2フォトレジスト膜をパターニングし、前記平行ハードマスクラインと交差し、かつ各々前記第2軸に沿った第2サイズの幅を有する複数のラインからなる第2平行ラインパターンを形成する工程と、
(e)前記第2フォトレジスト膜をマスクとした第2エッチングにより、前記第2平行ラインパターンを前記ハードマスク層に転写し、前記第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程と、
(f)第3エッチングにより、前記ポストパターンを前記ハードマスクスペーサ層から下の各層に転写して複数のMTJ素子を形成する工程と
を含むMTJ素子の製造方法。 - 前記ポスト領域の第1サイズおよび第2サイズをそれぞれ100nm以下とし、前記MTJ素子によりSTT- MRAMデバイスを構成する請求項1に記載のMTJ素子の製造方法。
- 前記ハードマスク層をTaにより構成すると共に、その厚みを5000nm未満とする請求項1に記載のMTJ素子の製造方法。
- 前記ハードマスクスペーサ層をCuまたはMnPtにより構成すると共に、その厚みを2000nm以上8000nm以下とする請求項1に記載のMTJ素子の製造方法。
- 前記ポスト領域の第1サイズを第2サイズより大きくすると共に、前記第1軸を前記MTJ素子の磁化容易軸とする請求項1に記載のMTJ素子の製造方法。
- 底面から表面にかけて、シード層、AFM層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造がその表面に第1軸方向の第1サイズおよび第1軸に交差する第2軸方向の第2サイズにより決定される領域を有するMTJ素子の製造方法であって、
(a)前記積層構造を基板上に形成する工程と、
(b)前記積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、前記第1フォトレジスト膜をパターニングし、前記第1軸に沿った第1サイズの幅の複数のラインを有する第1平行ラインパターンを形成する工程と、
(c)前記第1フォトレジスト膜をマスクとした第1エッチングにより、前記第1平行ラインパターンを前記ハードマスク層に転写し、前記ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程と、
(d)前記平行ハードマスクラインおよび前記ハードマスクスペーサ層の上に第2フォトレジスト膜を形成したのち、前記第2フォトレジスト膜をパターニングし、前記平行ハードマスクラインと交差し、かつ前記第2軸に沿った第2サイズの幅の複数のラインを有する第2平行ラインパターンを形成する工程と、
(e)前記第2フォトレジスト膜をマスクとした第2エッチングにより、前記第2平行ラインパターンを前記ハードマスク層に転写し、前記第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程と、
(f)第3エッチングにより、前記ポストパターンを前記ハードマスクスペーサ層および前記フリー層の一部に転写し、複数のMTJ素子を形成する工程と
を含むMTJ素子の製造方法。 - 前記ポスト領域の第1サイズおよび第2サイズをそれぞれ100nm以下の臨界寸法とし、前記MTJ素子によりSTT- MRAMデバイスを構成する請求項6に記載のMTJ素子の製造方法。
- 前記第3エッチングを前記トンネル障壁層上で停止する請求項6に記載のMTJ素子の製造方法。
- 前記第3エッチングを前記フリー層内で停止し、前記フリー層の上側部分をポスト形状とすると共に、前記フリー層の下側部分を残存させる請求項6に記載のMTJ素子の製造方法。
- 前記フリー層の下側部分を酸化する工程を含み、複数のMTJ素子のうち各MTJ素子と隣接する他のMTJ素子との間に絶縁層を形成する請求項9に記載のMTJ素子の製造方法。
- 前記ハードマスク層をTaにより構成すると共にその厚みを5000nm未満とし、かつ前記ハードマスクスペーサ層をCuまたはMnPtにより構成すると共にその厚みを2000nm以上8000nm以下とする請求項6に記載のMTJ素子の製造方法。
- 底面から表面にかけて、シード層、AFM層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造がその表面に第1軸方向の第1サイズおよび第2軸方向の第2サイズにより決定される領域を有するMTJ素子の製造方法であって、
(a)前記積層構造を基板上に第1の厚みとなるように形成する工程と、
(b)前記積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、前記第1フォトレジスト膜をパターニングし、前記第1軸に沿った第1サイズの幅の複数のラインを有する第1平行ラインパターンを形成する工程と、
(c)前記第1フォトレジスト膜をマスクとした第1エッチングにより、前記第1平行ラインパターンを前記積層構造に転写し、各々2つの側壁を持つ複数のラインを有する平行ラインパターンを形成する工程と、
(d)前記基板の上に、各ラインの2つの側壁に隣接して前記第1の厚み以上の厚みを有する平坦な絶縁層を形成する工程と、
(e)前記絶縁層上および前記平行ラインパターンの上方に第2フォトレジスト膜を形成したのち、前記第2フォトレジスト膜をパターニングし、各々前記第2軸に沿った第2サイズの幅の複数のラインを有する第2平行ラインパターンを形成する工程と、
(f)前記第2フォトレジスト膜をマスクとした第2エッチングにより、前記第2平行ラインパターンを前記積層構造に転写し、各々前記第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程と
を含むMTJ素子の製造方法。 - 前記ポスト領域の第1サイズおよび第2サイズをそれぞれ100nm以下とし、前記MTJ素子によりSTT- MRAMデバイスを構成する請求項12に記載のMTJ素子の製造方法。
- 前記絶縁層を、前記基板上に絶縁材料を堆積させたのちCMP法により平坦化することにより形成する請求項12に記載のMTJ素子の製造方法。
- 前記第ポスト領域の1サイズを第2サイズより大きくすると共に、第1軸を前記MTJ素子の磁化容易軸とする請求項12に記載のMTJ素子の製造方法。
- 前記ハードマスク層をTaにより構成すると共に前記ハードマスクスペーサ層をCuまたはMnPtにより構成する請求項12に記載のMTJ素子の製造方法。
- 底面から表面にかけて、シード層、AFM層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造がその表面に第1軸方向の第1サイズおよび第2軸方向の第2サイズにより決定される領域を有するMTJ素子の製造方法であって、
(a)前記積層構造を基板上に第1の厚みを有するように形成する工程と、
(b)前記積層構造のハードマスク層の上に第1フォトレジスト膜を形成したのち、前記第1フォトレジスト膜をパターニングし、各々前記第1軸に沿った第1サイズの幅を有する複数のラインをからなる第1平行ラインパターンを形成する工程と、
(c)前記第1フォトレジスト膜をマスクとした第1エッチングにより、前記第1平行ラインパターンを前記ハードマスク層、前記ハードマスクスペーサ層、および前記フリー層の少なくとも一部に転写し、各々2つの側壁を有する複数のラインを含む平行ラインパターンを形成する工程と、
(d)前記平行ラインパターンの各ラインの2つの側壁に隣接して、平坦かつ前記第1の厚み以上の厚みを有する絶縁層を形成する工程と、
(e)前記絶縁層上および前記平行ラインパターンの上方に第2フォトレジスト膜を形成したのち、前記第2フォトレジスト膜をパターニングし、各々前記第2軸に沿った第2サイズの幅の複数のラインを有する第2平行ラインパターンを形成する工程と、
(f)前記第2フォトレジスト膜をマスクとした第2エッチングにより前記第2平行ラインパターンを前記ハードマスク層、前記ハードマスクスペーサ層、および前記フリー層の少なくとも一部に転写し、各々前記第1サイズおよび第2サイズにより決定される複数のポスト領域を有するポストパターンを形成する工程と
を含むMTJ素子の製造方法。 - 前記第1エッチングおよび第2エッチングの少なくとも一方を前記トンネル障壁層上で停止する請求項17に記載のMTJ素子の製造方法。
- 前記第1エッチングおよび第2エッチングの少なくとも一方を前記フリー層の中で停止し、前記フリー層の上側部分に側壁を形成すると共に前記フリー層の下側部分を残存させる請求項6に記載のMTJ素子の製造方法。
- 前記フリー層の下側部分を酸化し、複数のMTJ素子の各MTJ素子と隣接するMTJ素子との間に絶縁層を形成する工程を更に含む請求項17に記載のMTJ素子の製造方法。
- 前記ポスト領域の第1サイズを第2サイズと異ならせ、前記MTJ素子を、前記第1軸および第2軸のうち大きなサイズを有する軸に対応して磁化容易軸、小さなサイズを有する軸に対応して磁化困難軸をそれぞれ有するものとする請求項17に記載のMTJ素子の製造方法。
- 前記ハードマスク層をTaにより構成すると共に前記ハードマスクスペーサ層をCuまたはMnPtにより構成する請求項17に記載のMTJ素子の製造方法。
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