JP2009077410A - 画素信号処理方法及び画素回路処理方法 - Google Patents

Abstract

【課題】ダイナミックレンジを改善した画素回路を提供する。
【解決手段】ホトダイオードにより検出される入射光が強くなると、信号キャパシタに蓄積（積分）される電荷が多くなる。これを補償するために、余分の信号成分を圧縮させ、画素回路は線形モードではなく対数モードで動作し始めるようにする。このようにすることにより、画素回路は、人間の目の画像感知特性により一層近似する、より大きなダイナミックレンジを達成する。
【選択図】図５

Description

本発明は、線形領域と対数領域との双方で動作し、ダイナミックレンジを改善する画素回路に関するものである。

撮像システムは、撮像シーンの輝度レベルが種々に変化するのに対応するように広いダイナミックレンジを扱いうる画素を有する必要がしばしばある。この目的のために、幾つかの異なる画素回路構造が開発された。しかし、これらの回路構造によると、一般に、回路の複雑性が増大し、例えば、画素寸法の増大、応答特性の非線形化、画素対画素の信号偏差等の問題が生じる。

本発明は、線形応答特性と対数応答特性との双方を有することにより、ダイナミックレンジを増大させた簡単な画素構造を提供する。又、本発明は画素動作方法をも提供する。

本発明の１つの観点によれば、積分ノードと、この積分ノードに接続されたソース／ドレイン及びリセットラインに接続されたドレイン／ソースを有する変換トランジスタと、一端がフィードスルーパルス信号ラインに接続され他端が前記積分ノードに接続されたフィードスルーパルスキャパシタと、一端が前記積分ノードに接続されたホトダイオードと、ゲートが前記積分ノードに接続された出力トランジスタとを具えている画素回路を提供する。この画素回路は、積分ノードにおける積分電荷が、変換トランジスタをシャットオフモードで動作させる低レベルにある場合に、線形モードで動作し、この積分電荷が、変換トランジスタを副しきい値モードで動作させる高レベルにある場合に、対数モードで動作する。

本発明の他の観点によれば、画素回路動作方法を提供する。この方法は、リセット信号ラインとフィードスルーパルス信号ラインとを動作状態にして画素積分ノードに最大リセット電圧を生ぜしめる工程と、この最大リセット信号をリセット出力信号として出力トランジスタを経て出力させる工程と、変換トランジスタが最初にシャットオフ領域で動作し、次に必要に応じ副しきい値領域で動作する蓄積期間中、ホトダイオードを有する画素積分ノードで電荷を蓄積し、この画素積分ノードに画像信号を生ぜしめる工程と、この画像信号を画素出力信号として出力トランジスタを経て生ぜしめる工程とを具えている。

本発明の上述した及びその他の特徴及び利点は、添付図面と関連して行う本発明の以下の詳細な説明からより一層明瞭に理解しうるであろう。

本発明は、一般に、図１に符号１０で示すＣＭＯＳ撮像装置に適用する。この撮像装置は、行及び列に配置された画素のアレイを有し、各画素は画素回路１００を有している。この画素回路１００は、リセット及び積分期間中にリセット信号Ｖ_RST 及び画素画像信号Ｖ_SIG を出力として生じ、これら信号は、（画像信号に対し）サンプリング信号ＳＨＳ及び（リセット信号に対し）サンプリング信号ＳＨＲにそれぞれ応答して、サンプル‐ホールド回路２００により捕捉される。サンプル‐ホールド回路２００は各画素列に対し設けられている。画素は行毎に選択される為、各画素列は、この画素列の全ての画素が接続されている列ラインを有している。サンプル‐ホールド回路２００は、画素回路１００のリセット信号Ｖ_RST 及び画素画像信号Ｖ_SIG を増幅器４０に供給し、すると、この増幅器４０がリセット信号と画素画像信号との差（Ｖ_RST −Ｖ_SIG ）を表わす信号を出力として生ぜしめる。この差信号は、アナログ‐デジタル変換器６０に供給され、このアナログ‐デジタル変換器６０から画像プロセッサ８０に供給され、この画像プロセッサ８０は画素アレイの全ての画素回路１００からデジタル化された画素信号を受けて画像出力（ＩＭＡＧＥ）を生じる。

本発明による能動画素回路１００を、より一層詳細に図２に示す。この画素回路１００は、変換トランジスタ（ＭＣＭ）１１６と、出力トランジスタ（ＭＲＤ）１２０と、行選択トランジスタ（ＭＳＥＬ）１２４と、ホトダイオード１０８と、フィードスルーキャパシタ１１７とを有している。更に、行選択信号ＲＤを受ける行選択ライン１３１と、リセット信号ＲＳＴを受けるリセット信号ライン１２１と、フィードスルーパルス信号ＦＴＰを受けるフィードスルーパルスライン１１９とが設けられている。電圧ＶＡＡＰＩＸを供給する電源ライン１２３も設けられている。変換トランジスタ１１６はゲートしきい値電圧ＶＴを有し、以下に詳細に説明するように、シャットオフ電圧動作モード又は副しきい値電圧動作モードのいずれかで動作する。フィードスルーキャパシタ１１７は、水平のフィードスルーパルス（ＦＴＰ）信号ライン１１９と信号積分ノード１０４との間に位置している。トランジスタ１１６の一方のソース／ドレイン領域は行リセット（ＲＳＴ）信号ライン１２１に接続され、このトランジスタ１１６のゲートは電源ラインＶＡＡＰＩＸ１２３に接続され、このトランジスタ１１６の他方のソース／ドレイン領域は積分ノード１０４に接続されている。ホトダイオード１０８は積分ノード１０４及び大地に接続されている。出力トランジスタ１２０の一方のソース／ドレイン領域は電源ラインＶＡＡＰＩＸ１２３に接続され、このトランジスタ１２０のゲートは積分ノード１０４に接続されている。行選択トランジスタ１２４のゲートは、行選択信号ＲＤを受ける行選択ライン１３１に接続され、このトランジスタ１２４のソース／ドレイン領域は出力トランジスタ１２０の他方のソース／ドレイン領域及び列ライン１２６にそれぞれ接続されている。

出力トランジスタ１２０が行選択トランジスタ１２４を経て列ライン１２６に接続されると、この出力トランジスタ１２０はソースホロワトランジスタとして動作し、ノード１０４から受ける電荷信号を増幅する。

前述したように、変換トランジスタ１１６は２つの動作モードを有する。一方の動作モードは、トランジスタ１１６が電荷積分期間中にノード１０４において蓄積された画素画像信号Ｖ_SIG を線形出力とするシャットオフ動作モードであり、他方の動作モードは、ノード１０４において蓄積された画素画像信号Ｖ_SIG を対数出力とする副しきい値動作モードである。

次に、画素回路１００の動作を図３の時間線図を参照して説明する。この図３は画素回路１００の動作中の代表的なフレームサイクルを示す。時刻t0において（実際には図３に示すようにt0からわずかに遅れてもよい）、画素画像信号をサンプリングするサンプル‐ホールド信号（ＳＨＳ）パルスがサンプル‐ホールド回路に供給され、この回路により画素画像信号Ｖ_SIG をサンプル‐ホールドする。読出し信号ＲＤも高レベルとなり、これは、ノード１０４に蓄積された電荷が読出されていることを意味する。この電荷は、時刻t0の前にノード１０４に蓄積されたものである。時刻t1において、ＳＨＳパルスが低レベルとなり、画像信号Ｖ_SIG の電圧レベルのサンプリングが終了される。時刻t2では、ＲＳＴライン及びフィードスルーパルスライン（ＦＴＰ）が低レベルとなる。これにより、ＶＰＩＸ、すなわち、ノード１０４における電圧をＲＳＴライン１２１の低電圧に設定する。時刻t3では、ＲＳＴライン１２１が高レベルとなり、画素をリセットする処理を開始する。これにより、ＶＰＩＸ、すなわち、ノード１０４における電圧をＶＡＡＰＩＸ−ＶＴ（１１６）に向けて増大させる。ＶＴ（１１６）はトランジスタ１１６のしきい値電圧である。時刻t4では、ＦＴＰラインが高レベルとなり、これによりＶＰＩＸを次式（１）に示すレベルに到達させる。
ＶＰＩＸ＝ＶＡＡＰＩＸ−ＶＴ（１１６）
＋ＣＦＴＰ／ＣＰＩＸ×△ＦＴＰ （１）
この式において、ＣＦＴＰはキャパシタ１１７のキャパシタンスであり、ＣＰＩＸはノード１０４における全キャパシタンスであり、△ＦＴＰは図３に示すような、ＦＴＰライン１１９の高レベル状態と低レベル状態との差を表わす。

時刻t5では、ＳＨＲパルスが高レベルとなり、従って、リセット電圧レベルがサンプル‐ホールド回路２００によりサンプリングされる。画素回路リセット電圧Ｖ_RST は出力トランジスタ１２０により生ぜしめられ、行選択トランジスタ１２４を経て列ライン１２６に印加される。時刻t6では、ＳＨＲパルスが低レベルとなり、リセット電圧Ｖ_RST のサンプリングを終了させる。時刻t7では、ＲＤラインが低レベルとなり、第１読出し処理を終了させるとともに電荷蓄積（積分）期間を開始する。期間t7〜t8中、変換トランジスタ１１６はシャットオフモードで動作し、線形蓄積電荷信号がノード１０４で処理される。時刻t8で、変換トランジスタ１１６が副しきい値動作モードに切り換わる。その理由は、ノード１０４における蓄積信号が、このトランジスタ１１６を副しきい値動作領域に入れる為である。線形の蓄積モードから、副しきい値モードに移る時刻t8におけるＶＰＩＸは次式（２）で表わされ、時刻t8以降、入出力特性は線形から対数変換に移る。
ＶＰＩＸ＝ＶＡＡＰＩＸ−ＶＴ（１１６）
＋ＣＦＴＰ／ＣＰＩＸ×［△ＦＴＰ−△ft］ （２）

この式（２）には、回路１００が線形積分モードでの動作を開始する時刻t7で、図３に示すようにＶＰＩＸに生じる瞬時的な電圧降下を表わす記号△ftを用いている。

時刻t9では、ＲＤ及びＳＨＳラインが高レベルとなって、電荷蓄積（積分）期間が終了し、蓄積された画素電圧ＶＰＩＸが、トランジスタ１２０及び１２４により画素画像信号Ｖ_SIG として読出され、新たなフレームサイクルが開始される。

ＳＨＳ及びＳＨＲパルスはそれぞれ、信号電圧及びリセット電圧がサンプリングされる瞬時に対応する。ＳＨＲ及びＳＨＳパルスは、制御ラインＦＴＰ、ＲＤ及びＲＳＴの場合と同様に、信号コントローラ７０（図１）により生ぜしめられる。

サンプリングされた画像信号Ｖ_SIG 及びリセット信号Ｖ_RST の電圧が増幅器４０により互いに減算されて、有効な画素画像データが得られる。式（１）では、図３に示すように、ＦＴＰラインの高レベル状態と低レベル状態との間の差を表わす記号△ＦＴＰが用いられている。ＦＴＰラインにおける電圧は、回路がノード１０４における蓄積電荷レベルに応じて線形及び対数応答の双方を達成しうるようにする。その理由は次の通りである。ノード１０４（図２）に蓄積される信号電荷が少ない場合には、これら信号電荷を全てこのノード１０４で積分しうる。しかし、信号電荷の量が、（図３の時刻t8におけるように）トランジスタ１１６にオーバーフローする点まで増大すると、回路全体の光応答が対数的となる。従って、ＦＴＰ信号ラインは、低照度状態の下で線形応答を達成するとともに、高照度状態に対しては回路の対数応答能力を保つ手段を提供するものである。図３に示すように、線形領域と対数領域との間の切り替わりは、画素ノード１０４の電圧が
ＶＡＡＰＩＸ−ＶＴ（１１６）
となる際に生じる。

回路１００が線形モードで動作している期間t7〜t8中は、光変換信号ＰＣＳを次式（３）で表わすことができる。
ＰＣＳ＝ＧＡＩＮ_SF×（ｔ_ac×Ｉ_P ／ＣＰＩＸ） （３）
この式（３）で、ＧＡＩＮ_SFはソースホロワ１１２のゲイン（利得）であり、ｔ_acは図３に示すような積分（蓄積）期間であり、Ｉ_P はホトダイオード電流であり、ＣＰＩＸはノード１０４における全キャパシタンスである。

しかし、回路１００が対数モードでの動作（期間t8〜t9）に移ると、光変換信号ＰＣＳを次式（４）で表わすことができる。
ＰＣＳ＝ＧＡＩＮ_SF×［ＣＦＴＰ／ＣＰＩＸ
×［△ＦＴＰ−△ft］×［（１／β）×ｌｏｇ（Ｉ_P ）］］ （４）
この式（４）において、ＣＦＴＰはキャパシタ１１７のキャパシタンスであり、記号βはトランジスタ１１６の副しきい値電流の指数係数である。しきい値電圧ＶＴの変化は、ＭＯＳトランジスタにおける不安定性の最も周知の原因の１つである。しかし、このしきい値電圧の変化は回路１００の光変換特性に悪影響を及ぼさない。変換トランジスタ１１６におけるしきい値電圧の変化は、前記の式（１）及び（２）により表わさられるリセット及び遷移レベルの双方に対し同じレベルシフトを生ぜしめる為、ＶＴ（１１６）はＶＰＩＸの線形動作の範囲に影響しない。更に、Ｖ_SIG からＶ_RST を減算することにより、ＶＴ（１２０）（トランジスタ１２０のしきい値電圧）の変化も抑圧される。従って、ＶＴ成分は回路１００の出力１２６に含まれない。

一方、線形及び対数動作領域の双方における変換ゲインは、前記の式（４）に示すように、フィードスルーキャパシタＣＦＴＰ、画素の全キャパシタンスＣＰＩＸ及びβにより決定される。都合良いことに、これらのパラメータの変化はしきい値電圧ＶＴよりも著しく小さい。従って、回路１００の均一性及び安定性が改善され、固定パターンノイズに対する問題が低減される。

前記の式（４）において、画素ノード１０４の全キャパシタンスはＣＰＩＸとして表わしてある。このＣＰＩＸはＣＦＴＰを有すること勿論であるが、ホトダイオード１０８のキャパシタンスや、トランジスタ１２０のゲートキャパシタンス及びトランジスタ１１６のソースノードの接合キャパシタンスのような回路１００の寄生キャパシタンスの合計も含む。リセット動作に先だって、かなりの量の電荷が画素キャパシタＣＦＴＰ内に注入され、従って、その電位を図３の期間t2〜t3中、図示のようにＲＳＴの“低”レベルに固定する。この固定処理の為に、最初の積分信号はＣＰＩＸから完全に放電され、従って、リセット処理により完全に回路１００をリセットし、回路１００の前の撮像サイクルからの余分の電荷により、次の撮像サイクルに“遅延”を導入することはない。

トランジスタ１１６が期間t8〜t9中に副しきい値モードで動作している間は、ノード１０４に存在するいかなる余分な電荷（オーバーフロー）もこのトランジスタ１１６を経て引き出される。回路１００をより一層有効にリセットするための他の手段は、リセット期間t2〜t3中、トランジスタ１１６を流れる電流を光電流Ｉ_P よりも極めて大きくすることである。このようにすると、リセット期間中の一時的な光電流によりリセット動作に悪影響を及ぼさない為、ホトダイオード１０８に対する安定なリセットレベルが次の蓄積期間に対し得ることができ、これにより、画像遅延を減少させる。

ホトダイオード１０８により検出される入射光が極めて強い場合には、キャパシタＣＦＴＰにおける蓄積（積分）電荷が多くなる。しかし、いかなる余分な信号成分（余分な電荷）も圧縮される。その理由は、回路１００が対数モードで動作し始める為である。このように、回路１００は、人間の目の画像感知特性により一層近似する、より大きなダイナミックレンジを達成しうる。しかし、特別に明るい光がホトダイオード１０８に入射する状態に対しては、依然として特別なカラー処理機能（標準化）が必要となる。図４は、画像プロセッサ８０によりいかなる処理も行わない場合の、回路１００の未処理（生）の、すなわち、非標準化の画素出力電圧を示す。図５は、画像プロセッサ８０により処理した後の、回路１００の標準化画素出力電圧を示す。

回路１００が線形モードで動作している場合（図３〜５）、カラー強調ゲインＧ_C は１である。回路１００が対数モードで動作している場合、出力範囲は、図５に示すように領域１及び２に分割され、これら２つの領域間の分割ラインは、ホトダイオード１０８における予め決定した任意の量の入射光である。図５は、画素のカラーを信号の輝度レベルに応じて、画像プロセッサ８０（図１）により白又はその他のカラーにシフトできることを示している。図５の対数領域１では、カラー強調ゲインＧ_C は０と１との間にあり、画像プロセッサ８０により影響されない。しかし、画素信号が対数領域２内にある場合には、カラー信号は画像プロセッサ８０により除去されるか（Ｇ_C ＝０）、予め決定した最小値に設定される（Ｇ_C ＝Ｇ_Cmin）。

図６は、対数画素信号をカラー成分と輝度成分とに別々に分離するための、画像プロセッサ８０（図１）に用いられる標準化処理を詳細に示す。アナログ‐デジタル変換器６０から生じるデジタル画素出力は、画像プロセッサ８０により３つの信号分岐５０４、５０８及び５１２に分割される。分岐５０４は輝度信号を抽出するためのものであり、分岐５０８はカラー信号を抽出するためのものであり、分岐５１２はカラーゲインを抽出するためのものである。この分岐５０８では、画素出力が対数応答から線形応答に再変換され、次いでカラー処理回路に伝送されてそのカラー成分が抽出される。分岐５１２では、カラーゲインファクタが、図５に示すような画素出力レベルから計算される。次に、処理工程５１６でカラー成分にカラーゲインファクタが乗算される。次に、処理工程５２０において、このカラーゲインファクタが乗算されたカラー信号と処理分岐５０４で得られた輝度信号との双方から最終的なカラービデオ信号が構成される。処理分岐５０４で抽出された輝度成分には追加の処理を必要としない（従って、“未処理”の状態が維持される）が、処理工程５１６でゲインファクタを供給する前に、カラー成分５０８及び５１２を処理（標準化）する必要がある。光信号は画素出力において対数的に圧縮されている為、データを線形応答に再変換する際に輝度が増大するにつれて計算誤差が増大し、これにより不運にも画像の高照度部分におけるカラーノイズを増大させる。しかし、処理工程５１６において、高照度状態におけるカラーゲインを減少させることにより、カラーノイズを抑圧でき、これにより、より一層自然に見える低ノイズカラー画像をもたらすことができる。

本発明を、代表的な実施例につき説明したが、本発明の精神及び範囲を逸脱することなく、種々の変形が可能であること明らかである。従って、本発明は上述した説明に限定されるものではなく、請求の範囲によってのみ限定されるものである。

図１は、本発明の撮像装置を示すブロック線図である。 図２は、本発明の能動画素回路を示す回路図である。 図３は、図２の画素回路の動作を示す時間線図である。 図４は、図２の画素の、未処理状態での線形及び対数応答領域を示すグラフ線図である。 図５は、図２の画素の、標準化した線形及び対数応答領域を示すグラフ線図である。 図６は、図２の画素回路から出力されるカラー信号及び輝度信号を分離し、処理し、再合成する工程を示すフローチャートである。

Claims (33)

1. 電荷積分期間中に電荷を蓄積するようにするための光変換装置であって、その一端が積分ノードに接続されている当該光変換装置と、
   ソース及びドレイン端子のうちの一方の端子が前記積分ノードに接続され、他方の端子がリセットラインに接続されている変換トランジスタと
   を具える画素回路であって、
   前記変換トランジスタは、前記電荷積分期間中、前記光変換装置により、予め決定した電荷レベルまで電荷を線形的に蓄積する第１モードと、この予め決定した電荷レベルに到達した後前記光変換装置により電荷を対数的に蓄積する第２モードとで動作するようにした画素回路。
2. 請求項１に記載の画素回路において、この画素回路が更にフィードスルーパルスキャパシタを有し、その一端がフィードスルーパルス信号ラインに接続され、他端が前記積分ノードに接続されている画素回路。
3. 請求項１に記載の画素回路において、この画素回路が更に出力回路を具え、この出力回路は、前記積分ノードにおける信号を読出すために、この積分ノードに接続されている画素回路。
4. 請求項３に記載の画素回路において、更に前記出力回路がソースホロワ読出しトランジスタとして動作する出力トランジスタを具えている画素回路。
5. 請求項１に記載の画素回路において、前記第１モードがシャットオフモードであり、前記第２モードが副しきい値モードである画素回路。
6. 請求項５に記載の画素回路において、前記積分ノードにおける電圧が前記変換トランジスタのゲートに印加される電圧からしきい値電圧を減算した値を超えた場合に、前記変換トランジスタが前記第１モードから前記第２モードに切り換わるようになっている画素回路。
7. 請求項１に記載の画素回路において、前記光変換装置がホトダイオードである画素回路。
8. 請求項７に記載の画素回路において、前記変換トランジスタのソース及びドレイン領域のうちの一方の領域がリセット信号ラインに接続され、他方の領域が前記積分ノードに接続され、この変換トランジスタのゲートが電源電圧点に接続されている画素回路。
9. 請求項８に記載の画素回路において、この画素回路が更にキャパシタを有し、その１つの端子が前記積分ノードに接続され、他の１つの端子がフィードスルーパルスラインに接続されている画素回路。
10. 請求項９に記載の画素回路において、前記リセット信号ライン及び前記フィードスルーパルスラインが前記積分ノードにリセット電圧を印加しうるようになっている画素回路。
11. 請求項１０に記載の画素回路において、この画素回路が更に、出力回路と、この出力回路を動作させて前記リセット電圧を出力ラインに読出すようにする画素選択ラインとを具えている画素回路。
12. 請求項１１に記載の画素回路において、前記画素選択ラインは、電荷積分期間を開始させるものである画素回路。
13. 少なくとも１つの画素回路と、
    この画素回路により生ぜしめられるリセット信号及び画像信号を記憶するサンプル‐ホールド回路と、
    前記リセット信号及び画像信号を互いに減算する増幅器と、
    この増幅器の出力を受けるデジタイザと、
    このデジタイザの出力を受ける画像プロセッサと
    を具えているＣＭＯＳ撮像装置において、更に、前記画素回路が、
    電荷蓄積期間中に電荷を蓄積する光変換装置であって、その一端が積分ノードに接続されている当該光変換装置と、
    ソース端子とドレイン端子とのうちの一方が前記積分ノードに接続され、他方がリセットラインに接続されている変換トランジスタと
    を有し、この変換トランジスタが、前記電荷積分期間中、前記光変換装置により、予め決定した電荷レベルまで電荷を線形的に蓄積する第１モードと、この予め決定した電荷レベルに到達した後前記光変換装置により電荷を対数的に蓄積する第２モードとで動作するようにしたＣＭＯＳ撮像装置。
14. 請求項１３に記載のＣＭＯＳ撮像装置において、前記画素回路が更にフィードスルーパルスキャパシタを有し、その一端がフィードスルーパルス信号ラインに接続され、他端が前記積分ノードに接続されているＣＭＯＳ撮像装置。
15. 請求項１３に記載のＣＭＯＳ撮像装置において、前記画素回路が更に出力回路を有し、この出力回路は、前記積分ノードにおける信号を読出すために、この積分ノードに接続されているＣＭＯＳ撮像装置。
16. 請求項１５に記載のＣＭＯＳ撮像装置において、更に前記出力回路がソースホロワ読出しトランジスタとして動作する出力トランジスタを有しているＣＭＯＳ撮像装置。
17. 請求項１３に記載のＣＭＯＳ撮像装置において、前記第１モードがシャットオフモードであり、前記第２モードが副しきい値モードであるＣＭＯＳ撮像装置。
18. 請求項１７に記載のＣＭＯＳ撮像装置において、前記積分ノードにおける電圧が前記変換トランジスタのゲートに印加される電圧からしきい値電圧を減算した値を超えた場合に、前記変換トランジスタが前記第１モードから前記第２モードに切り換わるようになっているＣＭＯＳ撮像装置。
19. 請求項１３に記載のＣＭＯＳ撮像装置において、前記光変換装置がホトダイオードであるＣＭＯＳ撮像装置。
20. 請求項１９に記載のＣＭＯＳ撮像装置において、前記変換トランジスタのソース及びドレイン領域のうちの一方の領域がリセット信号ラインに接続され、他方の領域が前記積分ノードに接続され、この変換トランジスタのゲートが電源電圧点に接続されているＣＭＯＳ撮像装置。
21. 請求項２０に記載のＣＭＯＳ撮像装置において、前記画素回路が更にキャパシタを有し、その１つの端子が前記積分ノードに接続され、他の１つの端子がフィードスルーパルスラインに接続されているＣＭＯＳ撮像装置。
22. 請求項２１に記載のＣＭＯＳ撮像装置において、前記リセット信号ライン及び前記フィードスルーパルスラインが前記積分ノードにリセット電圧を印加しうるようになっているＣＭＯＳ撮像装置。
23. 請求項２２に記載のＣＭＯＳ撮像装置において、前記画素回路が更に、出力回路と、この出力回路を動作させて前記リセット電圧を出力ラインに読出すようにする画素選択ラインとを具えているＣＭＯＳ撮像装置。
24. 請求項２３に記載のＣＭＯＳ撮像装置において、前記画素選択ラインは、電荷積分期間を開始させるものであるＣＭＯＳ撮像装置。
25. 電荷積分期間中に、画素信号に応答して、積分ノードに光発生電荷を蓄積する工程と、
    この蓄積された電荷がしきい値よりも低い場合に、前記電荷積分期間中に、変換トランジスタをシャットオフモードで動作させて、電荷を前記積分ノードで線形的に蓄積するようにする工程と、
    蓄積された電荷が前記しきい値よりも高い場合に、前記電荷積分期間中に、前記変換トランジスタを副しきい値モードで動作させて、電荷を前記積分ノードで対数的に蓄積するようにする工程と
    を具える画素回路動作方法。
26. 請求項２５に記載の画素回路動作方法において、この方法が更に、
    リセット動作前に、電荷を画素キャパシタ内に注入し、これによりこの画素キャパシタをリセットラインの低電圧レベルに固定する工程
    を有する画素回路動作方法。
27. 請求項２５に記載の画素回路動作方法において、この方法が更に、
    前記変換トランジスタが副しきい値モードで動作している期間中、余分な電荷を前記積分ノードからこの変換トランジスタを経て引き出し、これにより前記積分ノードに接続された積分キャパシタを完全に放電させる工程
    を有する画素回路動作方法。
28. 請求項２７に記載の画素回路動作方法において、この方法が更に、
    蓄積した前記電荷をカラー成分と輝度成分とに分離する工程と、
    前記カラー成分を処理する工程と、
    前記輝度成分と前記カラー成分とを再合成する工程と
    を有する画素回路動作方法。
29. 請求項２８に記載の画素回路動作方法において、この方法が更に、
    電荷を対数的に蓄積する期間中、対数的に電荷を蓄積するこの段階を低飽和レベル及び高飽和レベルにそれぞれ対応する第１及び第２対数段階に分割する工程と、
    画素回路が高飽和レベルにさらされている間、この画素回路の出力電圧を標準化する工程と
    を有する画素回路動作方法。
30. 請求項２９に記載の画素回路動作方法において、この方法が更に、
    前記第２対数段階中、画素の出力からカラー信号を除去する工程
    を有している画素回路動作方法。
31. 請求項２９に記載の画素回路動作方法において、この方法が更に、
    前記第２対数段階中、画素の出力からのカラー信号を予め決定した最小値に設定する工程
    を有している画素回路動作方法。
32. 画素回路において、この画素回路が、
    光変換装置と、
    この光変換装置に接続された積分ノードと、
    電荷を前記光変換装置から前記積分ノード上に蓄積する変換トランジスタと、
    前記画素回路に接続され、この画素回路のリセット、信号蓄積及び読出しを制御する信号コントローラと、
    この信号コントローラに応答し、前記積分ノードを読出す必要がある時を選択する選択トランジスタと、
    前記信号コントローラに応答し、前記積分ノードを読出す読出し回路と、
    電荷を前記積分ノードに蓄積する積分キャパシタと、
    前記信号コントローラ及び前記積分キャパシタに接続されたフィードスルーパルスラインと、
    前記信号コントローラ及び前記変換トランジスタに接続されたリセットラインと、
    前記信号コントローラ及び前記読出し回路に接続された読出しラインと、
    前記変換トランジスタ及び前記読出し回路に接続された電源ラインと
    を具えている画素回路。
33. 請求項３２に記載の画素回路において、前記光変換装置がホトダイオードである画素回路。

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