JP2009058838A - 表示装置及び表示方法 - Google Patents

Abstract

【課題】輝度の最適化をすることが可能な表示装置を提供するものである。
【解決手段】走査ラインと信号ラインの交差部に対応して配置したスイッチング素子と、表示エレメントと、保持容量からなる画素回路が、２次元状に複数配列された画素部１０１，１０９と保持容量に供給するストレージ容量を補正するための補正回路１０９とを備え、補正回路１０９は、画素部１０８の一部から送られてくる正極性の画素電位と負極性の画素電位の電位差を検出して、電位差と基準電圧を比較する比較器と、比較器から出力される値を、容量配線を駆動する信号に出力する出力電圧制御回路とを有する。
【選択図】図１

Description

本発明は、画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型の表示装置及び画素電位補正方法に関する。

表示装置において、例えば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で、低消費電力であるという特徴をいかして、例えば、携帯情報端末（Personal Digital Assistant:ＰＤＡ）、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。

図１５は、液晶表示装置の構成例を示す概略構成図である（特許文献１、２参照）。
液晶表示装置１は、図１５に示すように、有効画素部２と、その周辺に垂直駆動回路（ＶＤＲＶ）３及び水平駆動回路（ＨＤＲＶ）４を有している。

有効画素部２においては、複数の画素回路２１がマトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。

これら画素回路２１の各々に対して、走査ライン（ゲートライン）５−１〜５−ｍが各行毎にその画素配列方向に沿って配線され、信号ライン６−１〜６−ｎが各列ことにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎにそれぞれ接続されている。

さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線Ｃｓと液晶セルＬＣ２１の第１電極との間に、保持容量Ｃｓ２１を形成する。保持容量配線Ｃｓには、コモン電圧Ｖｃｏｍと同相パルスが入力される。また、一般的な液晶表示装置においては、有効画素部２におけるすべての画素回路２１の保持容量Ｃｓ２１は、一つの保持容量配線Ｃｓに共通に接続されている。
そして、各画素回路２１の液晶セルＬＣ２１の第２電極は、たとえば、１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧Ｖｃｏｍの供給ライン７に共通に接続されている。

図１６（Ａ）〜（Ｅ）に、図１５に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。

ところで、容量結合駆動方式では、印加電圧に対する液晶誘電率εの特性を有する液晶材料（たとえば、ノーマリーホワイト）を用いて液晶表示装置に採用した場合、実効画素電位を考慮した際に、製造時の液晶ギャップの輝度変化が大きいという不利益がある。
また、黒輝度を最適化しようとした際、白輝度が黒くなる（沈んでしまう）という不利益がある。

容量結合駆動方式によって起こる以上の問題点を改善するために、特許文献３では、有効画素のダイナミックレンジを補正する補正回路システムが構成された表示装置が提供されている。図１７、及び図１８を用いて、従来の補正回路システムが構成された表示装置を説明する。図１７は、表示装置をブロック図で示したものである。
図１７に示す表示装置は、実際の表示面となる有効画素部３４と、有効画素部３４と同様の構成を有し、補正の為に用いられるダミー画素となるモニタ画素部３５と、モニタ画素部３５からの信号を受けて適正な値に補正する補正回路３０とから構成される。補正回路３０は、モニタ画素部３５からの信号を基準電圧と比較するための比較器３１と、比較器３１から送られてきた値に基づいて信号を制御し、出力するための出力電圧制御回路３２と、比較器３１及び出力電圧制御回路３２の動作を制御するタイミングジェネレータ３３とから構成される。

以上の構成からなる表示装置において、まず、モニタ画素部３５から送られてきた正極性の画素電位ＶｐｉｘＨを、比較器３１において、基準電圧Ｖｒｅｆと比較する。この比較器３１は、図１８に示すコンパレータ３６から構成されている。すなわち、このコンパレータ３６は、正極性の画素電位ＶｐｉｘＨと、基準電圧Ｖｒｅｆが入力され、その正極性の画素電位ＶｐｉｘＨと基準電位Ｖｒｅｆとがタイミングジェネレータ３３の制御のもとに比較されるように構成されている。ここで、基準電圧Ｖｒｅｆは例えば、２．８５Ｖに設定されており、正極性の画素電位ＶｐｉｘＨが２．８５Ｖよりも高い値であるか低い値であるかが検出される。そして、比較器３１により検出された値は、出力電圧制御回路３２に送られる。ここでは、検出された値に基づいて、画素電位が最適となるような補正値Ｘが有効画素部３４に出力される。このように、補正回路３０が構成された表示装置では、有効画素部３４と同様の構成を有するモニタ画素部３５において検出た値から適正な値を求めて有効画素部３４に出力される。
なお、補正回路３０から出力された値は、モニタ画素部３５にも送られるので、表示装置が駆動されている間中行われる。
特開平１１−１１９７４６号公報 特開２０００−２９８４５９号公報 特開２００７−６５０７６号公報

ところで、以上のような従来の補正回路３０における比較器３１においては、交流駆動するモニタ画素部３５に対して、正極性側の画素電位ＶｐｉｘＨの絶対値のみを検出し、基準電圧Ｖｒｅｆと比較し、補正値Ｘを有効画素部３４にフィードバックすることで、画素電位の補正が行われていた。

図１９に、正極性の画素電位ＶｐｉｘＨと負極性の画素電位ＶｐｉｘＬの波形の一部を示す。図１９Ａは、補正前の波形を示し、図１９Ｂの実線部は、従来の補正回路３０によって補正された補正後の波形を示す。矢印５０は、正負極性の画素電位の適正な画素振幅（ダイナミックレンジ）を示すものであり、矢印５０で示す画素振幅を保って補正されることが好ましい。しかしながら、図１９Ｂに示すように、従来の補正回路３０では、正極性の画素電位ＶｐｉＨの絶対値のみが検出されて基準電位Ｖｒｅｆと比較され補正されるため、負極性の画素電位ＶｐｉｘＬの補正が、正しく行われず、補正後の正負極性間の画素振幅が、適正な画素振幅から外れてしまっていた。すなわち、画素回路の薄膜トランジスタにおけるリーク電流などによる電圧ドロップにおいて、正負極性のそれぞれのリーク量が異なる場合、正極性の画素電位のみを検出し、画素電位を一定電位に補正するのでは、負極性側に関しては正しい補正はできない。そして、従来は、このような補正を用いることで、逆にγ特性を悪化させ、歩留まりの低下や商品性の低下を招いてしまっていた。

本発明は、上述の点に鑑み、輝度の最適化をすることが可能な表示装置を提供するものである。

上記課題を解決し、本発明の目的を達成するため、本発明の表示装置は、走査ラインと信号ラインの交差部に対応して配置したスイッチング素子と、表示エレメントと、保持容量からなる画素回路が、２次元状に複数配列された画素部と保持容量に供給するストレージ電圧を補正するための補正回路とを備え、補正回路は、画素部の一部から送られてくる正極性の画素電位と負極性の画素電位の電位差を検出して、電位差と基準電圧を比較する比較器と、比較器から出力される値を、ストレージ電圧を供給する容量配線を駆動する信号に出力する出力電圧制御回路と、を有することを特徴とする。

本発明の表示装置では、補正回路において、正極性の画素電位と負極性の画素電位の電位差を基準電圧と比較することにより、電位差が常に一定電位となるような補正値が画素部に与えられるので、画素部の光学特性が最適化される。

また、本発明の画素電位補正方法は、走査ラインと信号ラインの交差部に対応して配置したスイッチング素子と、表示エレメントと、保持容量からなる画素回路が２次元状に複数配列された画素部と保持容量に供給するストレージ電圧を補正するための補正回路とを備えた表示装置において、画素部の一部から送られてくる正極性の画素電位と負極性の画素電位の電位差を補正回路で検出し、電位差と基準電圧を比較器で比較し、比較器から出力される出力信号を、出力電圧制御装置を介して出力し、該出力によりストレージ電圧を供給する容量配線を駆動する信号を補正して画素電位を補正すことを特徴とする。

本発明の画素電位補正方法では、補正回路において、正極性の画素電位と負極性の画素電位の電位差を基準電圧と比較することにより、電位差が常に一定電位となるような補正値が画素部に与えられるので、画素部の光学特性が最適化される。

本発明によれば、画素部における画素電位が適正に補正されるため、輝度が最適化され、歩留まりの向上に繋がる。

以下、図面を参照して本発明の実施の形態を説明する。

図１に、本発明の第１の実施形態における表示装置の概略構成を示す。本実施形態例の表示装置１００は、アクティブマトリックス型で、かつ容量結合駆動方式の表示装置であり、例えば、表示エレメント（電気光学素子）を液晶セルとして用いた場合である。また、図２には、表示装置１００における要部の等価回路図を示す。

本実施形態例の表示装置１００は、図１に示すように、有効画素部１０１と、その周辺に設けられた垂直駆動回路１０２、水平駆動回路１０３、コモン電圧生成回路１０４、モニタ画素部１０８、補正回路１０９とから構成される。

有効画素部１０１では、図２に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。ここでは、全体としてノーマル表示が可能なように、例えば、３２０×ＲＧＢ×３２０個の画素回路が配列されている。なお、図２においては、図面の簡単化のために、４×４のマトリクス配列として示している。各画素回路ＰＸＬＣは、図２に示すように、スイッチング素子であるＴＦＴ（薄膜トランジスタ：Thin Film Transistor）２０１と、ＴＦＴ２０１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ２０１と、ＴＦＴ２０１のドレイン電極に第１電極が接続された保持容量Ｃｓ２０１により構成されている。なお、ＴＦＴ２０１のドレイン電極と、液晶セルＬＣ２０１の第１画素電極と、保持容量ＣＳ２０１の第１電極との接続点により、ノードＮＤ２０１が形成されている。

これらの画素回路ＰＸＬＣの各々に対して、ゲートライン（走査ライン）１０５−１〜１０５−ｍ及び保持容量配線（以下、ストレージライン）１０６−ｍが各行毎にその画素配列方向に沿って配線され、信号ライン１０７−１〜１０７−ｎが各列毎にその画素配列方向に沿って配線されている。すなわち、各画素回路ＰＸＬＣはそれぞれゲートライン１０５−１〜１０５−ｍと、信号ライン１０７−１〜１０７−ｎの交差部に対応して設けられる。

そして、各画素回路ＰＸＬＣのＴＦＴ２０１のゲート電極は、各行単位で同一のゲートライン１０５−１〜１０５−ｍにそれぞれ接続されている。
また、各画素回路ＰＸＬＣの保持容量Ｃｓ２０１の第２電極は、各行単位で同一のストレージライン１０６−１〜１０６−ｍにそれぞれ接続されている。
また、各画素回路ＰＸＬＣのソース電極（またはドレイン電極）は、各列単位で同一の信号ライン１０７−１〜１０７−ｎに各々接続されている。
また、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極は、コモン電圧Ｖｃｏｍの図示しない供給ラインに共通に接続されている。コモン電圧Ｖｃｏｍは、１水平走査期間（１Ｈ）に、小振幅で、極性が反転する。

各ゲートライン１０５−１〜１０５−ｍは、図１に示す垂直駆動回路１０２のゲートドライバ（ＶＤＲＶ）により駆動され、各ストレージライン１０６−１〜１０６−ｍは垂直駆動回路１０２の容量ドライバ（ＣＳＤＲＶ）、各信号ライン１０７−１〜１０７−ｎは水平駆動回路１０３により駆動される。

また、有効画素部１０１には、１行分あるいは、１画素がダミー画素となるモニタ画素部１０８が形成されている。モニタ画素部１０８は、通常の有効画素と同様の画素構成を有し、例えば、有効画素部１０１に１行分もしくは１列分余分に形成したり、有効画素部１０１の最下位に位置するｍ行目を割り当てるなどして形成することができる。
後述するように、モニタ画素部１０８から検出した画素電位が任意の電位になるように、垂直駆動回路１０２の容量ドライバから出力する容量信号（以下、ストレージ信号）ＣＳを補正する。また、ストレージ信号ＣＳは、保持容量Ｃｓ２０１にストレージ電圧を与えるものである。

垂直駆動回路１０２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査して、ゲートライン１０５−１〜１０５−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。すなわち、垂直駆動回路１０２は、ゲートライン１０５−１に対してゲートパルスＧＰ１を与えて、第１行目の各列の画素を選択し、ゲートライン１０５−２に対してゲートパルスＧＰ２を与えて、第２行目の各列の画素を選択する。以下同様にして、ゲートライン１０５−３，・・・・，ＧＰｍを順に与える。

さらに、垂直駆動回路１０２は、各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、例えば３〜４Ｖ）または、第２レベル（ＣＳＬ、例えば０Ｖ）のいずれかに選択したストレージ信号ＣＳ１〜ＣＳｍを順に与える。図２に、垂直駆動回路１０２のＣＳドライバ１０２０のレベル選択出力部の一例を模式的に示す。ＣＳドライバ１０２０は、可変電源部１０２１と、電源部１０２１の正極側に接続された第１レベル供給ライン１０２２と、電源部１０２１の負極側に接続された第２レベル供給ライン１０２３と、第１レベル供給ライン１０２２または第２レベル供給ライン１０２３とを画素配列の各行毎に配線したストレージライン１０６−１〜１０６−ｍとを選択的に接続するスイッチＳＷ１〜ＳＷｍを含んで構成されている。

また、図２中に示すΔＶｃｓは第１レベルＣＳＨと第２レベルＣＳＬとのレベル差（電位差）であり、以下ＣＳ電位ΔＶｃｓという。
後で詳述するように、このＣＳ電位ΔＶｃｓと小振幅の交流のコモン電圧Ｖｃｏｍの振幅ΔＶｃｏｍは、黒輝度および白輝度をともに最適化できるような値に選定される。たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
ストレージ信号ＣＳ１〜ＣＳｍの選択は、スイッチＳＷ１〜ＳＷｍを、第１レベル（ＣＳＨ）、第２レベル（ＣＳＨ）のどちらかに選択的に接続することで行われる。

図３（Ａ）〜（Ｌ）は、本実施形態の垂直駆動回路１０２のゲートラインとストレージラインの駆動例を示すタイミングチャートである。

垂直駆動回路１０２は、例えば、第１行目から順番にゲートライン１０５−１〜１０５−ｍ、ストレージライン１０６−１〜１０６−ｍを駆動していくが、ゲートパルスで一のゲートラインを駆動した後（信号書き込み後）、ストレージライン１０６−１〜１０６−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルを、以下のように、第１レベルＣＳＨと第２レベルＣＳＬを、スイッチＳＷ１〜ＳＷｍによりを交互に選択して印加する。

例えば、垂直駆動回路１０２は、第１行目のストレージライン１０６−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には、第２レベルＣＳＬを選択して、ストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第１レベルＣＳＨを選択してストレージ信号Ｃ３を印加し、第４行目のストレージライン１０６−４には、第２レベルＣＳＬを選択してストレージ信号ＣＳ４を印加し、以下同様にして、交互に第１レベルＣＳＨと第２レベルＣＳＬを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。

また、第１第１行目のストレージライン１０６−１に第２レベルＣＳＬを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には、第１レベルＣＳＨを選択して、ストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第２レベルＣＳＬを選択してストレージ信号Ｃ３を印加し、第４行目のストレージライン１０６−４には、第１レベルＣＳＨを選択してストレージ信号ＣＳ４を印加し、以下同様にして、交互に第１レベルＣＳＨと第２レベルＣＳＬを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。

本実施形態例においては、ゲートパルスＧＰの立ち上がり後（信号ラインからの書き込み後）、ストレージライン１０６−５〜１０６−ｍを駆動し、保持容量ＣＳ２０１を介してカップリングさせることにより、画素電位（ノードＮＤ２０１の電位）を変化させて、液晶に印加される電圧を変調させている。

また、後述するように、ＣＳドライバ１０２０によるストレージ信号ＣＳには、モニタ画素部１０８から検出した画素電位を補正回路１０９により任意の電位に補正された値が与えられる。

水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０７−１〜１０７−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路ＰＸＬＣに対して書き込む処理を行う。

コモン電圧生成回路１０４は、１水平走査期間（１Ｈ）毎に極性が反転する小振幅のコモン電圧Ｖｃｏｍを生成する。生成されたコモン電圧Ｖｃｏｍは、図示しない供給ラインを通して有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に供給される。
コモン電圧Ｖｃｏｍの振幅ΔＶｃｏｍの値は、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓ、すなわちＣＳ電位ΔＶｃｓとともに、黒輝度および白輝度をともに最適化できるような値に選定される。たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにＣＳ電位ΔＶｃｓとΔＶｃｏｍの値が決定される。

図１においては、コモン電圧生成回路１０４を液晶パネル内に設ける構成を例として示しているが、パネル外に配置して、パネル外からコモン電圧Ｖｃｏｍを供給するように構成することも可能である。

図４は、本実施形態に係るコモン電圧生成回路１０４の構成例を示す回路図である。
図４の例は、パネルの外部部品により小振幅のコモン電圧Ｖｃｏｍを生成する場合を示している。

図４のコモン電圧生成回路１０４は、フリッカ調整用抵抗素子Ｒ１，Ｒ２、平滑キャパシタＣ１、小振幅ΔＶｃｏｍだけ振幅させるためのキャパシタＣ２、Ｖｃｏｍ供給ライン１１０の配線抵抗Ｒｃｏｍ、およびＶｃｏｍ供給ライン１０８の寄生容量Ｃｃｏｍを含んで構成されている。

電源電圧ＶＣＣの供給ラインと接地ラインＧＮＤとの間に抵抗素子Ｒ１、Ｒ２が直列に接続され、抵抗素子Ｒ１，Ｒ２で抵抗分圧した電圧を、抵抗素子の接続ノードＮＤ１に発生させる。抵抗素子Ｒ２は可変抵抗で、発生する電圧を調整可能となっている。
接続ノードＮＤ１はパネル端子Ｔに接続されている。キャパシタＣ１の第１電極は接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、また、第２電極は接地されている。
キャパシタＣ２の第１電極は接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、また、第２電極は信号ＦＲＰの供給ラインに接続されている。

図４のコモン電圧生成回路１０４においては、次式に従って小振幅ΔＶｃｏｍが決定される。

小振幅は、容量カップリング（結合）を利用、またはデジタル的に生成して使用することが可能である。
小振幅ΔＶｃｏｍの値は、極力小さい振幅、たとえば１０ｍＶ〜１．０Ｖ程度の振幅が良い。理由はそれ以外であるとオーバドライブによる応答速度の改善、音響のノイズ低減などの効果が小さくなってしまうためである。

以上のように、表示装置１００において、容量カップリングを利用した容量結合駆動を行う際に、コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値と、ストレージ信号ＣＳのＣＳ電位ΔＶｃｓの値が、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖより低い値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。以下、本実施形態に関わる容量結合駆動についてさらに詳細に説明する。

図５（Ａ）〜（Ｅ）は、本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。図５（Ａ）がゲートパルスＧＰ Ｎを、図５（Ｂ）がコモン電圧Ｖｃｏｍを、図５（Ｃ）がストレージ信号ＣＳ Ｎを、図５（Ｄ）が映像信号Ｖｓｉｇを、図５（Ｅ）が液晶セルに印加される信号Ｖｐｉｘ Ｎをそれぞれ示している。

本実施形態に関わる容量結合駆動においては、コモン電圧Ｖｃｏｍは一定の直流電圧ではなく１水平走査期間（１Ｈ）毎に極性が反転する小振幅の交流の信号として生成され、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に印加される。
また、ストレージ信号ＣＳ Ｎは、各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択して与える。
このように駆動された場合の、液晶に印加される実効画素電位ΔＶｐｉｘは数２で与えられる。

図６に示すように、数２において、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量、ＣｇはノードＮＤ２０１とゲートライン間の容量、ＣｓｐはノードＮＤ２０１と信号ライン間の容量、ΔＶｃｓはストレージ信号ＣＳのＣＳ電位、Ｖｃｏｍはコモン電圧をそれぞれ示している。
数２において、近似式の第２項｛（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓ｝が、液晶誘電率の非線形性により白輝度側が黒くなる（沈む）要因となる項であり、近似式の第３項｛（Ｃｃｌ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｏｍ／２｝が、液晶誘電率の非線形性により白輝度側を白くする（浮かせる）項である。
すなわち、近似式の第２項の低電位（白輝度側）が黒くなる（沈む）傾向部分が第３項により低電位側を白くする（浮かせる）機能により補償するように動作する。そして、黒輝度および白輝度をともに最適化できるような値に選定することで、最適なコントラストを得ることができる。

図７（Ａ），（Ｂ）は、液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。図７（Ａ）が印加電圧に対する比誘電率εの特性を示した図であり、図７（Ｂ）は図７（Ａ）の特性が大きく変化する領域を拡大して示した図である。

図７に示すように、液晶表示装置に使用されている液晶特性では、約０．５Ｖ以上の電圧を印加すると、白輝度が沈んでしまう。そのため、白輝度を最適化するためには、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下とする必要がある。したがって、実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。

実際に評価した結果としては、ΔＶｃｓ＝３．８Ｖ、ΔＶｃｏｍ＝０．５Ｖのとき、最適なコントラストが得られた。

図８は、本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。
図８において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が実効画素電位ΔＶｐｉｘをそれぞれ示している。また、図８中、Ａで示す線が本実施形態に係る駆動方式の特性を、Ｃで示す線が関連する容量結合駆動方式の特性を、Ｂで示す線が通常の１ＨＶｃｏｍ駆動方式の特性を示している。

図８からわかるように、本実施形態に係る駆動方式によれば、関連する容量結合駆動方式に比べて十分な特性改善が得られている。

図９は、本実施形態例に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧Ｖｓｉｇと輝度との関係を示す図である。
図９において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が輝度をそれぞれ示している。また、図９中、Ａで示す実線が本実施形態例に係る駆動方式の特性を、Ｂで示す破線が関連する容量結合駆動方式の特性を示している。

図９からわかるように、関連する容量結合駆動方式では黒輝度（２）を最適化した際に、白輝度（１）が沈んでいた。これに対して、本実施形態に係る駆動方式によれば、Ｖｃｏｍを小振幅としたことで、黒輝度（２）および白輝度（１）の両方とも最適化することができる。

下記の数３に、本実施形態に係る駆動方式の上記数２に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと白表示のときの実効画素電位ΔＶｐｉｘ Ｗの値を示す。
また、数４に関連する容量結合駆動方式の上記数１に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと実効画素電位ΔＶｐｉｘ Ｗの値を示す。

数３および数４に示すように、黒表示のときは本実施形態に係る駆動方式と関連する駆動方式ともに実効画素電位ΔＶｐｉｘ Ｂは３．３Ｖとなり、黒輝度が最適化されている。白表示のときは、数４に示すように、関連する駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以上の０．８Ｖとなり、図９（Ｂ）に関連付けて説明したように白輝度が沈んでしまう。
これに対して、本実施形態に係る駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以下の０．４Ｖとなり、図９（Ｂ）に関連付けて説明したように白輝度が最適化される。

次に、本実施形態例の特徴の一つである、ストレージ信号ＣＳを補正回路１０９により最適化する具体的な構成例について説明する。これにより、表示装置の光学特性が最適化される。

本実施形態例においては、駆動温度の変化による液晶の誘電率の変動、量産時のバラツキによる保持容量ＣＳ２０１を形成している絶縁膜の膜厚の変動、および液晶セルギャップの変動により、液晶に印加される画素電圧が変動してしまう。この変動分を電気的に検知し、液晶印加電圧の変動を抑制することで表示の温度変化、または量産時のバラツキによる変化を抑制する。

まず、本実施形態例の補正回路の説明に先立ち、本実施形態例の補正方法を採用する理由を、以下の実効画素電圧のモデル式に基づいて説明する。

数５は、一般的な１ＨＶｃｏｍ反転駆動の実効画素電圧のモデル式である。数６中に下線で示す項のように、Ｃｃｓ（ＣＳ容量）、Ｃｌｃ（液晶容量）が変化しても分母分子が同じであるために実効画素電圧（ΔＶｐｉｘ）が変化しないことがわかる。つまり、Ｃｃｓを変える要素であるゲート絶縁膜の膜厚ばらつきや、Ｃｌｃを変える要素である液晶層ギャップばらつきや、温度変化による誘電率変化が起こっても、液晶に印加される画素電圧が変化しないことを意味している。

以下に示す数６は、容量結合駆動を行った場合のモデル式である。数６中に下線で示す項のように分母分子がなる異なるために、前述したばらつき変化の影響を受けてしまうことが分かる。

この問題を解決するために、上記数６の下線の項の容量Cの変化を補正する必要がある。本実施形態例においては、ＣＳ電位ΔＶｃｓの値を変える（補正する）ことで、下線の項の値を一定に保つ。

容量配線からのカップリングを利用した結合容量駆動方式におけるこれらの不利益は、逆に容量配線の電位差を利用して輝度変化を自在に変化させることができるということを意味する。本実施形態例においては、液晶パネル内にモニタ画素部（ダミー画素）を配置し、その変化を検出することで、容量配線の電位、またはリファレンスドライバに補正をかけ、輝度を最適化（補正）することが可能な表示装置を実現している。

なお、図１に図示していないリファレンスドライバは、信号ラインに伝搬させる映像用画素データを生成する階調電圧生成回路として機能する。

次に、本実施形態例における補正回路の具体的な回路構成について説明する。

図１０は、本実施形態例の表示装置を示すブロック図である。

本実施形態例の表示装置においては、モニタ画素部１０８から出力される画素電位が、図示しないスイッチによって選択的に、補正回路１０９に構成される比較器４０１に送られ、比較器４０１から出力された値が、同じく補正回路１０９に構成される出力電圧制御回路４０２を介して有効画素部１０１に出力される。また、補正回路１０９内において、比較器４０１及び出力電圧制御回路４０２は、タイミングジェネレータ４０３により動作制御される。

また、補正回路１０９から出力された値は、有効画素部１０１に送られるとともに、モニタ画素部１０８にも送られるので、表示装置が駆動されている間中、補正回路１０９によって画素電位の補正が行われる。

図１１に、本発明における補正回路１０９の第１の実施形態（具体的な回路構成）を示し、図１２には補正回路のタイミングチャートを示す。
図１２に示すタイミングチャートにおいて、ＰＯＬは、画素書き込み時の極性で、Ｃｏｕｔは、比較器出力値で、ＶＣＳＡは、昇圧回路３０８または降圧回路３０９から出力される値で、Ｖｃｓｈは出力バッファから出力される値でＶｐｉｘＨはモニタ画素部における正極性の画素電位で、ＶｐｉｘＬはモニタ画素部における負極性の画素電位である。

本発明の第１実施の形態に係る補正回路１０９１は、比較器４０１と、その出力側に接続された出力電圧制御回路４０２を備える。比較器４０２は、コンデンサＣと、コンパレータ３０２と、ラッチ回路３０３を有する。コンデンサＣは、その第１電極側にモニタ画素部１０８の正極性の画素電位ＶｐｉｘＨが供給される配線６０１と、モニタ画素部１０８の負極性の画素電位ＶｐｉｘＬが供給される配線６０２とが接続され、その第２電極側がコンパレータ３０２の入力端に接続される。コンパレータ３０２には基準電圧Ｖｒｅｆが入力される。コンパレータ３０２の出力側はラッチ回路３０３の入力側に接続される。さらに、正極性側の配線６０１に第１のスイッチＳＷ１が接続され、負極性側の配線６０２に第２のスイッチＳＷ２が接続され、コンデンサＣとコンパレータ３０２の接続中点とグランド（接地）間に第３のスイッチＳＷ３が接続される。

比較器４０１の出力側に構成される出力電圧制御回路４０２は、比較器４０１の出力が与えられる第１のゲート回路３０５と第２のゲート回路３０６と、第１のゲート回路３０４に接続される昇圧回路３０８と、第２のゲート回路３０６に接続される降圧回路３０９を含んで構成される。また、第１のゲート回路３０５と比較器４０１の間にはインバータ３０４が構成されている。また、出力電圧制御回路４０２は、昇圧回路３０８または降圧回路３０９からの出力を有効画素部１０１及びモニタ画素部１０８に出力する出力バッファ３０７を備える。

以上の構成の補正回路１０９１において、モニタ画素部１０８における正負極性の画素電位の電位差（画素のダイナミックレンジ）を検出する。以下に詳述する。

本実施形態例の比較器においては、図１２のタイミングチャートに示す正極性の画素電位ＶｐｉｘＨと負極性の画素電位ＶｐｉｘＬより、画素のダイナミックレンジΔＶｐｉｘ＝ＶｐｉｘＨ−ＶｐｉｘＬを求め、そのダイナミックレンジΔＶｐｉｘと基準電圧Ｖｒｅｆとをコンパレータ３０２により比較する。

まず、比較器４０１において、スイッチＳＷ２とスイッチＳＷ３を同時にオンする。すると、配線６０２をとおして、コンデンサＣに、負極性の画素電位ＶｐｉｘＬが供給され、コンデンサＣの第１電極の電位がＶｐｉｘＬに、第２電極の電位がグランドに保持される。例えば、負極性の画素電位が−２Ｖであるとすると、コンデンサＣの第１電極は−２Ｖとなり、第２電極は０Ｖとなる。

続いて、ＳＷ２とＳＷ３を同時にオフし、ＳＷ１をオンする。すると、配線６０１を通してコンデンサＣには、正極性の画素電位ＶｐｉｘＨが供給され、コンデンサＣの第１電極の電位がＶｐｉｘＨとなる。例えば、正極性の画素電位ＶｐｉｘＨが１Ｖであるとすると、コンデンサＣの第１電極は、１Ｖとなる。一方、前操作で、コンデンサＣの第１電極は、負極性の画素電位ＶｐｉｘＬである−２Ｖとなっていたため、コンデンサＣの第２電極は、正極性の画素電位ＶｐｉｘＨである１Ｖと負極性の画素電位ＶｐｉｘＬである−２Ｖとの差分である、ΔＶｐｉｘ＝ＶｐｉｘＨ−ＶｐｉｘＬ＝３Ｖとなる。そして、この結果、コンパレータ３０２には、ダイナミックレンジΔＶｐｉｘである３ＶがコンデンサＣを介して供給されることになる。
このような操作により、ダイナミックレンジΔＶｐｉｘをグランドに対する絶対値に変換することができる。なお、本実施形態例において、モニタ画素部１０８から出力される画素電位ＶｐｉｘＨ及びＶｐｉｘＬは、図示しないスイッチにより選択的に配線６０１，６０２を通して補正回路１０９１の比較器４０１に入力される。

コンパレータ３０２に供給されたダイナミックレンジΔＶｐｉｘは、同じくコンパレータ３０２に供給された基準電圧Ｖｒｅｆと比較される。これにより、モニタ画素部１０８における画素電位のダイナミックレンジΔＶｐｉｘが、基準電圧Ｖｒｅｆよりも低いか高いかの状態が検出される。たとえば、基準電圧Ｖｒｅｆを２．８５Ｖとすると、ダイナミックレンジΔＶｐｉｘが３Ｖである場合、基準電圧Ｖｒｅｆよりも高い値が検出されることとなる。
このように、コンパレータ３０２によって検出された値Ｃｏｕｔは、ラッチ回路３０３を介して、出力電圧制御回路４０２へとデジタル出力される。

出力電圧制御回路４０１に入力された出力Ｃｏｕｔは、第１のゲート回路３０５及び第２のゲート回路３０６に入力される。このとき、第１のゲート回路３０５に入力される値は、インバータ３０４により変換される。
出力Ｃｏｕｔが基準値よりも小さい場合は、昇圧回路３０８を介して出力ＶＣＳＡが出力され、出力ＶＣＳＡは出力バッファ３０７を介して、ＣＳ電位ΔＶｃｓを最適化するための補正信号Ｖｃｓｈとなり、この補正信号Ｖｃｓｈが有効画素部１０１及びモニタ画素部１０８に出力される。また、出力Ｃｏｕｔが基準値よりも大きい場合は、降圧回路３０９を介して出力ＶＣＳＡが出力され、出力ＶＣＳＡは出力バッファ３０７を介して、補正されたＣＳ電位ΔＶｃｓを最適化するための補正信号Ｖｃｓｈとなり、補正信号Ｖｃｓｈが有効画素部１０１及びモニタ画素部に出力される。

以上のようにして、有効画素部１０１では、信号Ｖｃｓｈにより、ストレージ信号ＣＳが最適化されるようにＣＳ電位ΔＶｃｓが補正され、画素電位が最適化される。また、モニタ画素部１０８にも補正信号Ｖｃｓｈが与えられるので、補正されたモニタ画素部１０８の画素電位がまた補正回路１０９１に入力される。このように、画素電位は、表示装置１００が駆動されている間中補正されることとなる。

このように、本実施形態例の補正回路１０９１は、正極性の画素電位ＶｐｉｘＨと負極性の画素電位のＶｐｉｘＬのダイナミックレンジΔＶｐｉｘが一定になるようなストレージ信号ＣＳを表示装置に出力するために、ＣＳ電位ΔＶｃｓが適正な値となるような補正信号Ｖｃｓｈを求めるものである。

図１３に、本実施形態例の補正回路１０９１により補正される、正極性の画素電位ＶｐｉｘＨと負極性の画素電位ＶｐｉｘＬの波形を示す。図１３Ａは、補正前における正極性の画素電位ＶｐｉｘＨと負極性の画素電位ＶｐｉｘＬを示す。また、図１３Ｂの波線は、補正前の波形であり、実線は補正後の波形である。矢印５０は、適正な画素振幅を示し、正極性と負極性の電位差が、矢印５０の振幅であることが好ましい。本実施形態例の補正回路１０９１により補正された後の波形（図１３Ｂの実線部）をみると、矢印５２で示すように、適正な画素振幅である矢印５０の幅を保ったままで正負極性の画素電位が補正されていることがわかる。

上述した補正回路１０９１は、検出すべきダイナミックレンジΔＶｐｉｘが基準電圧Ｖｒｅｆと同等の値であった場合は問題なく使用することができるが、検出すべきダイナミックレンジΔＶｐｉｘが、基準電圧Ｖｒｅｆを大幅に超える電圧であった場合は比較することが不可能である。例えば、基準電圧Ｖｒｅｆ＝２．８５Ｖであり、検出すべきダイナミックレンジがΔＶｐｉｘ＝５．７Ｖであった場合は比較することができない。このような場合に用いられる補正回路について、次の第２の実施形態で説明する。

図１４を用いて、本発明の第２の実施形態に係る補正回路を説明する。本実施形態例は、補正回路における比較器の構成が、第１の実施形態と異なる例であり、その他の構成は第１の実施形態と同様であるから、図１１に対応する部分には同一符号を付して、重複説明を省略する。図１４に示す補正回路１０９２は、図１，及び図１０に示した表示装置１００に構成されるものである。

本実施形態例の比較器５０１は、配線６０１と配線６０２が第１電極側に接続された第１のコンデンサＣ１と、コンデンサＣ１の前段側の配線６０１と配線６０２との間に直列的に接続された第２のコンデンサＣ２、第３のコンデンサＣ３及び第４のコンデンサＣ４と、コンパレータ３０２と、ラッチ回路３０３とを有する。配線６０１は、第１のスイッチＳＷ１、第２のスイッチＳＷ２、及び第３のスイッチＳＷ３を介して、第１のコンデンサＣ１の第１電極に接続され、第１のスイッチＳＷ１と第２のスイッチＳＷ２との接続中点が第２のコンデンサＣ２に接続される。配線６０２は、第４のスイッチＳＷ４及び第５のスイッチＳＷ５を介して第１のコンデンサＣ１の第１電極に接続される。第２のコンデンサＣ２と第３のコンデンサＣ３間に第６のスイッチＳＷ６が接続され、第３のコンデンサＣ３と第４のコンデンサＣ４間に第７のスイッチＳＷ７が接続される。さらに、第６のスイッチＳＷ６及び第３のコンデンサＣ３の接続中点と、配線６０１の第２のコンデンサＣ２及び第２のスイッチＳＷ２の接続中点との間に第８のスイッチＳＷ８が接続される。また、第２のコンデンサＣ２及び第６のスイッチＳＷ６の接続中点と、配線６０２の第４のコンデンサＣ４及び第５のスイッチＳＷ５の接続中点との間に第９のスイッチＳＷ９が接続される。第３のコンデンサＣ３及び第７のスイッチＳＷ７の接続中点と、配線６０２の第４のコンデンサＣ４及び第５のスイッチＳＷ５の接続中点との間に第１０のスイッチＳＷ１０が接続される。また、第７のスイッチＳＷ７及び第４のコンデンサＣ４の接続中点と、配線６０１の第２のスイッチＳＷ２及び第３のスイッチＳＷ３の接続中点が接続される。

第１のコンデンサＣ１及びコンパレータ３０２の接続中点と、がグランド（接地）間に第１１のスイッチＳＷ１１が接続される。
そして、コンパレータ３０２に、基準電圧Ｖｒｅｆが入力される。また、コンパレータ３０２の出力側が、ラッチ回路３０３の出力側に接続されている。

この比較器５０１では、第６、第７及び第８のスイッチＳＷ６、ＳＷ７及びＳＷ８をオンすることにより、配線６０１及び６０２間において、第２、第３及び第４のコンデンサＣ２，Ｃ３及びＣ４が直列接続された状態になる。また、第２、第８、第９及び第１０のスイッチＳＷ２，ＳＷ８，ＳＷ９及びＳＷ１０をオンすることにより、配線６０１及び６０２間において、第２、第３及び第４のコンデンサＣ２，Ｃ３及びＣ４が並列接続された状態になる。

以上の構成の補正回路１０９１において、モニタ画素部１０８の画素電位における正負極性のダイナミックレンジを検出する。以下に動作を詳述する。

まず、比較器５０１において、第２のスイッチＳＷ２、第８のスイッチＳＷ８、第９のスイッチＳＷ９、第１０のスイッチＳＷ１０をオンする。これにより、第２〜第４のコンデンサＣ２，Ｃ３，Ｃ４にかかる電位差が同等にリセットされる。

続いて、第２のスイッチＳＷ２、第８のスイッチＳＷ８、第９のスイッチＳＷ９、第１０のスイッチＳＷ１０をオフしたあと、第６のスイッチＳＷ６、第７のスイッチＳＷ７をオンし、次に第１のスイッチＳＷ１、第４のスイッチＳＷ４をオンする。そうすると、第２〜第４のコンデンサＣ２，Ｃ３，Ｃ４には、正極性の画素電位ＶｐｉｘＨと負極性の画素電位ＶｐｉｘＬから供給される電荷が分配されて与えられる。すなわち、第２〜第４のコンデンサＣ２，Ｃ３，Ｃ４のそれぞれには、ＶｐｉｘＨ−ＶｐｉｘＬ＝ΔＶｐｉｘとすると、ΔＶｐｉｘ／３とういう電位差が与えられる。例えば、本実施形態例において、正極性の画素電位ＶｐｉｘＨを６Ｖ、負極性の画素電位ＶｐｉｘＬを−２．５５Ｖとすると、第２〜第４のコンデンサＣ２，Ｃ３，Ｃ４に与えられる電位差は、それぞれ、２．８５Ｖとなる。

そして、第６のスイッチＳＷ６、第７のスイッチＳＷ７、第１のスイッチＳＷ１、第４のスイッチＳＷ４をオフする。その後、第４のスイッチＳＷ４、第５のスイッチ及び第１１のスイッチをオンする。そうすると、配線６０２を通して第１のコンデンサＣ１に負極性の画素電位ＶｐｉｘＬが供給され、第１のコンデンサＣ１の第１電極がＶｐｉｘＬに、第２電極の電圧がグランドに保持される。例えば、第１のコンデンサＣ１の第１電極には、−２．５５Ｖが与えられ、第２電極には０Ｖが与えられる。

次に、第４のスイッチＳＷ４、第５のスイッチＳＷ５及び第１１のスイッチＳＷ１１をオフし、第３のスイッチＳＷ３をオンする。このとき、第４のコンデンサＣ４の第１電極の電位は、ＶｐｉｘＨ−（ΔＶｐｉｘ／３）×２となっている。このため、第１のコンデンサＣ１の第１電極に与えられる電位はＶｐｉｘＨ−（ΔＶｐｉｘ／３）×２となり、第１のコンデンサＣ１の第２電極に与えられる電位は、ＶｐｉｘＨ−（ΔＶｐｉｘ／３）×２−ＶｐｉｘＬとなる。
この電位ＶｐｉｘＨ−（ΔＶｐｉｘ／３）×２−ＶｐｉｘＬがコンパレータ３０２に与えられ、基準電圧Ｖｒｅｆと比較される。すなわち、本実施形態例では、０．３Ｖが第１のコンデンサＣ１の第１電極に与えられ、第１のコンデンサＣ１の第２電極には、２．８５Ｖ、すなわち、正極性の画素電位ＶｐｉｘＨと、負極性の画素電位ＶｐｉｘＬのダイナミックレンジΔＶｐｉｘを３分割した値が与えられる。コンパレータ３０２には、第１の実施形態例と同様、基準電圧Ｖｒｅｆが入力されており、この基準電圧ＶｒｅｆとΔＶｐｉｘを３分割した値、例えば２．８５Ｖが比較される。
そして、このような比較器５０１において検出された値は、第１の実施形態と同様、出力電圧制御回路４０２を経て、ストレージ信号ＣＳを適正にするための補正信号Ｖｃｓｈを出力し、補正信号Ｖｃｓｈが有効画素部１０１及びモニタ画素部１０８にてＣＳ電位ΔＶｃｓに補正を与える。

以上のように、本実施形態例によれば、比較器５０１において、正極性の画素電位ＶｐｉｘＨと負極性の画素電位ＶｐｉｘＬとの電位差が分割されてコンパレータ３０２に印加される。このため、検出すべきダイナミックレンジΔＶｐｉｘが基準電圧Ｖｒｅｆを超える電圧である場合にも、比較器５０１に構成される降圧回路により分割されるので、低い電位を基準電圧Ｖｒｅｆとするコンパレータ３０２によって比較することができる。本実施形態例では、ΔＶｐｉｘを３分割する例であったが、分配に用いられるコンデンサをＮ個構成、もしくはコンデンサの容量比を変えることによって、コンパレータ３０２に
印加する電位を、自在に制御できる降圧回路とすることができる。

そして、本実施形態においてもまた、正極性の画素電位と負極性の画素電位の電位差（ダイナミックレンジ）が図１３で示すように、一定になるように補正されるので、表示装置の光学的特性が最適化される。

以上のように、第１及び第２の実施形態例によれば、補正回路において、画素電位が最適化されるので、γ特性の変動を抑制することができ、商品性の向上及び歩留まりの向上に繋がる。また、正負極性の画素電位のダイナミックレンジが大きな場合であっても、ダイナミックレンジを分割することのできる降圧回路を設けることにより、比較器において、高い基準電圧は不要となる。従って、表示装置において、補正回路に対して高い電力が必要ではないので、低消費電力化につながる。

第１、第２の実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を説明した。しかし、本発明は、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ：Electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、アクティブマトリクス型表示装置全般に適用可能である。
以上説明した実施形態に係る表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ（Liquid Crystal Display）パネルとして用いることができる。

本発明の第１の実施形態に係る表示装置の概略構成図である。 本発明の第１の実施形態に係る表示装置の要部における回路図である。 本発明の第１の実施形態に係る表示装置のタイミングチャートである。 本発明の第１の実施形態に係る表示装置のコモン電圧生成回路における等価回路である。 本発明の第１の実施形態に係る表示装置のタイミングチャートである。 本発明の第１の実施形態に係る表示装置における寄生容量を示した等価回路図である。 Ａ，Ｂ表示装置でしようされる液晶材料（ノーマリホワイト液晶）を用いた場合の白表示の時に液晶に印加される実効画素電位ΔＶｐｉｘ_Ｗの選定順を説明するための図である。 本発明の第１の実施形態に係る駆動方式、及び関連する容量駆動方式、及び通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。 本発明の第１の実施形態に係る駆動方式、及び関連する容量駆動方式の映像信号電圧と輝度の関係を示す図である。 本発明の第１の実施形態に係る表示装置を示すブロック図である。 本発明の第１の実施形態に係る補正回路を示す回路図である。 本発明の第１の実施形態に係る補正回路のタイミングチャートである。 Ａ、Ｂ補正前の画素電位の波形及び補正後の画素電位の波形を示す図である。 本発明の第２の実施形態に係る補正回路を示す回路図である。 従来例に係る表示装置の概略構成図である。 従来例に係る表示装置のタイミングチャートである。 従来例に係る表示装置のブロック図である。 従来例に係る補正回路に用いられる比較器である。 Ａ，Ｂ補正前の画素電位の波形と、従来例を用いて補正した補正後の画素電位の波形である。

符号の説明

１００・・・表示装置、１０１・・・有効画素部、１０２・・・垂直駆動回路、１０３・・・水平駆動回路、１０４・・・コモン電圧生成回路、１０８・・・モニタ画素部、１０９，１０９１，１０９２・・・補正回路、４０１，５０１・・・比較器、４０２・・・出力電圧制御回路、４０３・・・タイミングジェネレータ、３０２・・・コンパレータ、３０３・・・ラッチ回路、３０４・・・インバータ、３０５，３０６・・・ゲート回路、３０７・・・出力バッファ

Claims (5)

1. 走査ラインと信号ラインの交差部に対応して配置したスイッチング素子と、表示エレメントと、保持容量からなる画素回路が、２次元状に複数配列された画素部と
   前記保持容量に供給するストレージ電圧を補正するための補正回路とを備え、
   前記補正回路は、前記画素部の一部から送られてくる正極性の画素電位と負極性の画素電位の電位差を検出して、前記電位差と基準電圧を比較する比較器と、
   前記比較器から出力される値を、前記ストレージ電圧を供給するための容量配線を駆動する信号に出力する出力電圧制御回路とを有する
   ことを特徴とする表示装置。
2. 前記補正回路は、前記正極性の画素電位と負極性の画素電位の電位差を分割する降圧回路を有する
   ことを特徴とする請求項１記載の表示装置。
3. 前記正極性の画素電位及び負極性の画素電位を選択的に前記補正回路に入力するスイッチを有する
   ことを特徴とする請求項１記載の表示装置。
4. 走査ラインと信号ラインの交差部に対応して配置したスイッチング素子と、表示エレメントと、保持容量からなる画素回路が２次元状に複数配列された画素部と
   前記保持容量に供給するストレージ電圧を補正するための補正回路とを備えた表示装置において、
   前記画素部の一部から送られてくる正極性の画素電位と負極性の画素電位の電位差を前記補正回路で検出し、前記電位差と基準電圧を比較器で比較し、前記比較器から出力される出力信号を、出力電圧制御装置を介して出力し、該出力により前記ストレージ電圧を供給するための容量配線を駆動する信号を補正して画素電位を補正する
   ことを特徴とする画素電位補正方法。
5. 前記正極性の画素電位と負極性の画素電位の電位差が分割され、分割された電位差と基準電圧が比較器で比較される
   ことを特徴とする請求項４記載の画素電位補正方法。

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