JP2009049211A - スイッチ素子を搭載した半導体装置及びその製造方法 - Google Patents

Abstract

【課題】スイッチ素子の小型化及び高密度配置によるスイッチ素子の高集積化が可能であり、更に、スイッチ素子を高信頼化することができるスイッチ素子を搭載した半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に多層配線が形成されており、この多層配線内に抵抗変化材料層２０５が形成されている。この抵抗変化材料層２０５は下層配線２０４と上層配線２０６とに接続されており、抵抗変化材料層２０５の周囲は、金属からなる防爆壁２１１により取り囲まれている。この防爆壁は、抵抗変化材料層の溶断時に飛散物質が隣接する抵抗片素子に付着することを防止すると共に、抵抗変化材料層を加熱するヒーターとしても機能する。
【選択図】図１

Description

本発明は、多層配線内部に抵抗変化材料からなるスイッチ素子を搭載した半導体装置及びその製造方法に関する。

近時、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ）といわれるデバイスが開発されている。これは、チップの製造後にユーザー自身が任意の回路構成にすることを可能とするデバイスである。近時、半導体装置の多様な応用とユーザーの多様なニーズに応えるため、ゲートアレイとスタンダードセルとの中間的な位置づけのデバイスとして、このＦＰＧＡの需要が急増している。

ユーザー自身による任意の回路構成を可能にするために、ＦＰＧＡには論理要素と接続要素をプログラマブルにする技術が使用されている。このうち、論理要素については組み合わせを実現するプログラマブルな論理ブロックが用いられ、順序回路の構築にはフリップフロップが用いられる。論理要素の実現方式としては、プロダクトターム方式、マルチプレクサ方式（ＭＵＸ）及びルックアップテーブル方式（ＬＵＴ）等がある。

一方、論理要素間はプログラマブルな接続要素（スイッチ素子）を介して接続されており、配線要素としては、配線、コネクションブロック及びスイッチブロック等がある。論理要素を取りまく配線はあらかじめ固定されており、配線の長さ及び接続対象が異なる数種類の配線が用意されている。論理ブロックから配線への接続はパストランジスタからなる一段のスイッチによりなされており、配線はパストランジスタを介していずれか１つのトラックとの接続ができるようになっている。

スイッチ素子としては、ＳＲＡＭ（Static Random Access Memory）とパストランジスタからなるスイッチ素子を用いるタイプ、接続スイッチを焼き切る（ヒューズ）タイプ、及び焼き繁ぐ（アンチヒューズ）タイプ等がある。アンチヒューズ素子としては、ＭＯＳ（Metal Oxide Semiconductor：金属酸化膜半導体）を用いたもの、ＭＩＭ（Metal-Insulator-Metal）を用いたもの、及びビア下に絶縁膜を介在させたもの等がある。

配線要素をスイッチ素子として用いる場合には、スイッチＯＮの後には信号線としても使用されることから、スイッチ素子自体の抵抗を低くするか、又はゲート幅の大きなパストランジスタを備えることが必要となる。このような問題点を解消するため、パストランジスタが不要で、何度でも書き換え可能でかつＯＮ状態の抵抗が低いプログラマブル素子として、ＰＲＡＭ（Phase Change Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）、及び固体電解質の電気化学反応を利用した素子等の開発が進められている。

ここでは、ヒューズを用いたスイッチ素子技術に関して詳しく説明する。ヒューズ素子を切断するためには大きなパワーが必要である。このためには、電流駆動の大きなトランジスタが必要になる。このような大電流によるヒューズ素子の切断はエネルギーが極めて大きいため、ヒューズ素子自体、ヒューズに接続する配線、及び周辺回路等の破壊的状況をもたらす場合がある。このヒューズ材料の溶融した飛散物はヒューズ素子周辺への付着を伴うため、配線回路のショート及び隣接切断ヒューズの再癒着等の問題を発生させる。このような問題を防止するため、ヒューズから周辺回路を遠ざけて配置すること等の対策がとられている。

図１０は、多層配線内に抵抗変化素子が形成された従来の半導体装置を示す断面図である。図１０に示すように、半導体素子（図示せず）が形成された半導体基板上１０１上に層間絶縁膜１０２ａが形成されている。層間絶縁膜１０２ａの表面には、金属配線材１０３からなる下層配線が形成されている。金属配線材１０３としては、通常、銅（Ｃｕ）が使用されるが、その他、アルミニウム（Ａｌ）、Ｔｉ（チタン）又はＴａ（タンタル）等も使用される。近時、超高集積回路（ＵＬＳＩ）の金属配線材には銅が用いられることが多くなってきている。銅配線を用いる場合には、銅の周囲がＴｉ、Ｔａ又はそれらの窒素化合物等（図示せず）で覆われる。銅配線である金属配線材１０３の上には、絶縁性バリア膜１０４ａが形成されている。絶縁性バリア膜としてはＳｉＣＮ、ＳｉＮ又はＳｉＣ等が使用される。

下層配線（金属配線材１０３）上には、抵抗変化素子１０５が絶縁性バリア膜１０４ａに埋め込まれるようにして形成されている。抵抗変化素子１０５としては、バリアメタルと銅の接続部を利用したＣｕヒューズ素子、ＳｉＣＮ、ＳｉＯ_２、ＳｉＮ等の絶縁膜からなるアンチヒューズ素子、又はＮｉＯ、ＣｕＯ、ＷＯ若しくはＴｉＯ等からなる酸化物抵抗変化素子、又はＣｕＳ等からなる固体電解質材料等が使用される。絶縁性バリア膜１０４ａ及び抵抗変化素子１０５上には、層間絶縁膜１０２ｂが形成されており、層間絶縁膜１０２ｂの表面に上層金属配線材１０６が形成されている。この上層金属配線材１０６は層間絶縁膜１０２ｂに形成されたビア１０６ａを介して抵抗変化素子１０５に接続されている。

上層金属配線材１０６には、下層配線材１０３と同じく、銅配線が用いられることが多い。銅配線である上層金属配線材１０６の上には絶縁性バリア膜１０４ｂが形成されている。更に、絶縁性バリア膜１０４ｂ上には、層間絶縁膜１０２ｃが形成され、層間絶縁膜１０２ｃ上には、絶縁性バリア膜１０４ｃが形成されている。このような構造とすることで、多層配線内部に抵抗変化素子１０５が設けられる。

また、特許文献１には、ＵＬＳＩ（超大規模集積回路、Ultra-Large Scale Integration）の多層配線内に設けられたＣｕビアをヒューズ素子として使用する技術が記載されている。更に、特許文献２には、ＵＬＳＩの多層配線内に設けられたＣｕビアをアンチヒューズ素子として使用する技術が記載されている。

特開２００６−２５３２３７号公報 特開２００５−４５２２６号公報

ところで、近時の高集積化の要請により、スイッチ素子の小型化による高密度化の必要性が生じている。同時にスイッチ素子の信頼性の向上の要求も高まっており、高集積化と高信頼化の両立が要望されている。これについて、上述した関連技術は以下に示すような問題点を有している。

特許文献１に記載の半導体装置では、ＵＬＳＩ多層配線内におけるＣｕビアをヒューズとして使用することが開示されている。この場合、Ｃｕヒューズ素子を立体的に配置し、更にヒューズ面積をデザインルールよりも小さくするという方法が使用される。しかし、Ｃｕヒューズを切断しないでそのままＣｕビアとして使用する場合に、Ｃｕビア接続の信頼性が劣化してしまうという課題を有していた。即ち、特許文献１では、Ｃｕヒューズを立体的に接続することで小型化を実現しているが、ヒューズ切断の際に、所定の切断ヒューズ以外の配線箇所も、切断されてしまうという問題点があった。更に、Ｃｕヒューズを切断後に、切断箇所からＣｕが拡散し、高密度に配置された隣接切断ヒューズを癒着させてしまうという問題点もあった。

特許文献２に記載された従来技術では、アンチヒューズ層に電圧を印加して温度上昇させることにより接続する。ここで、Ｃｕの熱伝導率は４００Ｗ／ｍＫ程度と大きく放熱性に優れているため、温度上昇をさせるためには大きな電流を流す必要がある。そのため、当該アンチヒューズ素子以外の配線部分が切断され易く、アンチヒューズ素子が誤動作を生じてしまうという問題点があった。即ち、特許文献２に記載された従来技術においては、ＵＬＳＩ多層配線内におけるＣｕビアの底部に、アンチヒューズ層を形成するが、この場合に、電圧印加によりアンチヒューズ層を接続したときに大電流が流れるため、この接続対象のアンチヒューズ素子以外の配線部分が切断されやすく、アンチヒューズ素子が誤動作してしまいやすいという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、スイッチ素子の小型化及び高密度配置によるスイッチ素子の高集積化が可能であり、更に、スイッチ素子を高信頼化することができるスイッチ素子を搭載した半導体装置及びその製造方法を提供することを目的とする。

本発明に係るスイッチ素子を搭載した半導体装置は、半導体基板上に形成された抵抗変化材料層と、前記抵抗変化材料層の周囲の一部又は全部を取り囲むように形成された金属からなる防爆壁とを含むスイッチ素子を有することを特徴とする。

本発明に係る他のスイッチ素子を搭載した半導体装置は、半導体基板上に形成された多層配線と、この多層配線内に設けられた抵抗変化材料層と、この抵抗変化材料層の周囲の一部又は全部を取り囲むように形成された金属からなる防爆壁とを有することを特徴とする。

本発明に係るスイッチ素子を搭載した半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にビアホールを形成する工程と、ハロゲンプラズマを利用して、基板温度を４００℃以下に加熱することにより、前記ビアホール内部に金属を選択成長させる工程とを有し、前記金属の選択成長により抵抗変化材料層を形成することを特徴とする。

本発明に係るスイッチ素子は、半導体基板上に、２以上の抵抗変化材料層と多層配線が形成されており、前記各抵抗変化材料層が直列に接続されていることを特徴とする。

本発明に係る他のスイッチ素子は、半導体基板上に形成された多層配線内に設けられた第１及び第２の抵抗変化材料層を有し、前記半導体基板上に設けられた第１のコンタクトプラグと、下層配線と、第２のコンタクトプラグと、第１の上層配線とを含む多層配線における前記下層配線と前記第２のコンタクトプラグとの間に前記第１の抵抗変化材料層が設けられ、前記第１の上層配線の上に前記第２の抵抗変化材料層が設けられていることを特徴とする。

本発明によれば、スイッチ素子の小型化及び高密度配置が可能であり、これにより、スイッチ素子を高集積化することができる。また、本発明により得られたスイッチ素子は、高集積化にも拘わらず、信頼性が高い。

本発明におけるスイッチ素子は、以下の特徴を有する。本発明のスイッチ素子を搭載した半導体装置は、半導体基板上に形成された抵抗変化材料によって構成されたスイッチ素子と、前記抵抗変化材料の外周を囲む金属壁とを有する。前記抵抗変化素子の外周を囲むように金属壁を形成することにより、抵抗変化素子に不良が生じ、不良抵抗変化素子から汚染金属の拡散が生じたとしても、前記金属壁によって熱拡散が阻止される。この熱拡散の阻止を防爆という。このため、良品抵抗変化素子を劣化させることを防止することができ、高信頼性のスイッチ素子を得ることができる。

前記金属壁は加熱ヒーターとしても使用することができる。即ち、金属壁に電流を流すことで、前記金属壁を発熱ヒーターとして使用することができる。前記抵抗変化素子の外周は全て金属壁で覆われているため、金属壁をヒーターとすることにより、抵抗変化素子の発熱効率を促進することができるようになる。

このような構成を実現する実施形態のスイッチ素子としては、例えば、半導体基板上に、抵抗変化素子と多層配線を有する装置であって、前記抵抗変化素子は多層配線内に位置し、少なくとも多層配線は第１のコンタクトプラグと、第２のコンタクトプラグとを有し、第１のコンタクトプラグと第２のコンタクトプラグはホール状であり、第２のコンタクトプラグは第１のコンタクトプラグの上部に形成され、第１のコンタクトプラグと第２のコンタクトプラグとの間に抵抗変化素子を有するように構成することができる。

このとき、本発明のスイッチ素子を、前記抵抗変化素子の外周を囲むように多層配線によって形成された金属壁を有するような構造とすることで、抵抗変化素子に不良が生じ、不良抵抗変化素子から汚染金属の拡散が生じたとしても、金属壁によって防爆されている（熱拡散が防止される）ため、良品抵抗変化素子を劣化させることを防ぎ、高信頼性のスイッチ素子を得ることができる。

また、少なくとも前記第１のコンタクトプラグはタングステンを主成分とし、半導体基板に接続していることにする。タングステンの熱伝導率は１７０ｍＷ／Ｋ程度であり、銅の熱伝導率（〜４００ｍＷ／Ｋ）よりも低いため、温度上昇を促進するために好都合である。更に、タングステンは融点が高い金属であり、溶融切断しにくい材料である。このような構造とすることで、切断しようとする抵抗変化素子部以外の配線部分の切断を回避することができる。

更に、少なくとも前記第１のコンタクトプラグは２本以上接続させることで、当該抵抗変化素子部以外の配線部分の切断を飛躍的に回避することができるようになる。

また、このような層間絶縁膜を垂直方向に貫いた構造とすることで、電流によるジュール発熱効果で、スイッチングをアシストすることができるようになる。この場合、抵抗変化素子の周囲を熱伝導率が小さい絶縁膜で囲むことができ、抵抗変化素子部の温度上昇を促進することができるようになる。そのため、抵抗変化素子部での局所的な発熱を促進でき、より低い電流でスイッチングができるようになる。

このとき、前記スイッチ素子の周囲を囲む絶縁膜の少なくとも一部を、熱伝導率が０．５ｍＷ／Ｋ以下の絶縁膜とすることで局所的な発熱を促進でき、より低い電流でスイッチングができるようになる。熱伝導率０．５ｍＷ／Ｋとなる絶縁膜材料としては、ＳｉＯＣＨ膜等の低誘電率膜を選択することが好ましい。

更に、前記金属壁は銅を主成分とすることが好ましい。近年の先端的な半導体素子は銅多層配線を使用することが多いため、金属壁を銅配線により形成することで、先端半導体素子内部に高信頼性の抵抗変化素子によるスイッチ素子を形成することができる。

更にまた、前記抵抗変化素子を２つ以上直列に配置することによって、スイッチ素子としての誤動作の可能性を低減することができる。このような抵抗変化素子の直列構造をより小さい面積で実現するため、抵抗変化素子を立体的に積み重ねた構造とすることで、高信頼性のスイッチ素子を得ることができる。

このような抵抗変化素子構造に好ましい抵抗変化材料としては、銅とバリアメタルとの接続部からなるヒューズ材料である。

又は、前記抵抗変化材料は、絶縁性バリア膜からなるアンチヒューズ素子とすることが好ましい。また、前記アンチヒューズ素子となる絶縁性バリア膜は、少なくとも、シリコン、炭素、窒素を含む材料からなることが好ましい。

又は、前記抵抗変化材料は、遷移金属酸化物を主成分とすることが好ましく、特に、銅、ニッケル、チタン、タングステン、又は鉄の酸化物であることが好ましい。

又は、前記抵抗変化材料は、銅又はシリコンを含む酸化物であることが好ましい。

又は、前記抵抗変化材料は、ゲルマニウムを主成分とすることが好ましい。

又は、前記抵抗変化材料は、ＣｕＳ等の固体電解質であることが好ましい。

次に、本発明の実施形態を詳細に説明する前に、本発明における用語の意味について説明する。

本発明において、抵抗変化素子とは、意図的な電圧、又は電流の印加によって、抵抗を変化させることが可能な素子をさす。本発明における好適な抵抗変化素子としては、例えば銅配線のビア底部におけるバリアメタルと銅との接続部からなるヒューズ素子であり、例えば、銅配線のビア底部に形成した絶縁性バリア膜からなるアンチヒューズ素子である。また、例えば、ＣｕＳ等の固体電解質中での金属架橋の析出・溶解反応を利用した低抵抗の不揮発性スイッチでも良い。

銅（Ｃｕ）配線とは、予め形成された層間絶縁膜の溝に、金属配線材を埋め込み、溝内以外の余剰な金属を、例えばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）等により除去することで形成される埋め込み配線をさす。Ｃｕによりダマシン配線を形成する場合には、Ｃｕ配線の側面及び底面をバリアメタルで覆い、Ｃｕ配線の上面を絶縁性バリア膜で覆う配線構造が使用される。

バリアメタルとは、配線を構成する金属元素が層間絶縁膜及び下層へ拡散することを防止するために、配線金属に対するバリア性を有し、配線の側面及び底面を被覆する導電性膜をさす。例えば、配線がＣｕを主成分とする金属元素からなる場合には、バリアメタルとして、チタン（Ｔｉ）、タンタル（Ｔａ）のような高融点金属膜若しくはそれらの窒化物膜等、又はそれらの積層膜を使用することができる。

絶縁性バリア膜とは、Ｃｕ配線の上面に形成され、Ｃｕの酸化及び絶縁膜中へのＣｕの拡散を防ぐ機能、並びに加工時にエッチングストップ層としての役割を果たす膜である。例えば、絶縁性バリア膜としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜等を使用することができる。

半導体基板とは、半導体装置が形成された基板であり、特に単結晶シリコン基板上に半導体装置が作られたものだけでなく、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板及び液晶製造用基板等の基板も含む。

次に、本発明の第１実施形態について説明する。この第１実施形態は、防爆型構造の半導体装置であり、多層配線内に形成した抵抗変化素子構造を示すものである。図１（ａ）は本第１実施形態に係る半導体装置を示す断面図、図１（ｂ）は半導体装置中に埋め込まれた抵抗変化材料及び防爆壁を示す上面図である。

図１（ａ）に示すように、シリコン基板１の表面には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型ヘテロ接合ＦＥＴ（金属絶縁物半導体電界効果トランジスタ））の領域を囲むようにして、素子分離領域２が設けられている。素子分離領域２はシリコン基板１の表面に形成された溝を絶縁膜で埋め込むことにより形成されている。素子分離領域２の絶縁膜としては、例えば、シリコン酸化膜が使用される。この素子分離領域２で他の素子から分離された領域内のシリコン基板表面に、ソース・ドレイン７が夫々素子分離領域２に接するように互いに離隔して形成されている。ソース・ドレイン７はシリコン基板１の表面に、例えば、ボロン、ヒ素、又はリン等を注入して拡散させた拡散層である。ソース拡散領域とドレイン拡散領域との間には、ソース拡散領域及びドレイン拡散領域の各内側面、即ち対向面に接し、且つ互いに離隔した位置に、ソース・ドレイン拡張領域５が形成されている。このソース・ドレイン拡張領域５は、ソース・ドレイン７よりも低濃度の拡散領域である。ゲート絶縁膜３は２つのソース・ドレイン拡張領域５の先端部及びソース・ドレイン拡張領域５の間のシリコン基板１の表面を覆うように形成されている。ゲート絶縁膜３の上には、例えば、ポリシリコンからなるゲート電極４が形成されている。

ゲート電極４の上と、ソース・ドレイン７の表面の一部領域上には、シリサイド化反応により、例えばニッケルシリサイド等のシリサイド膜８が形成されている。これらのゲート電極４及びソース・ドレイン７等により、ＭＩＳＦＥＴが構成されている。そして、このＭＩＳＦＥＴを覆うようにして、シリコン基板１上の全面に層間絶縁膜２０２ａが形成されている。この層間絶縁膜２０２ａの上に、金属配線材からなる下層配線２０４が形成されており、この下層配線２０４とシリコン基板１上のシリサイド膜８との間は、コンタクトプラグ２０３を介して接続されている。また、層間絶縁膜２０２ａの上には、図１（ｂ）に示すように、平面視でロ型の防爆壁２１１が形成されている。

層間絶縁膜２０２ａ上には、絶縁性バリア膜２１０ａが形成されており、更に、絶縁性バリア膜２１０ａ上に層間絶縁膜２０２ｂが形成されている。また、層間絶縁膜２０２ｂ上に、絶縁性バリア膜２１０ｂが形成されており、絶縁性バリア膜２１０ｂ上に、層間絶縁膜２０２ｃと更にその上に絶縁性バリア膜２１０ｃが形成されている。そして、層間絶縁膜２０２ｂ、２０２ｃには、上層配線２０６乃至２０９が上方に向けてこの順に形成されている。下層配線２０４及び上層配線２０６乃至２０９は、例えば、銅配線により構成されている。

下層配線２０４上には、絶縁性バリア膜２１０ａに埋め込まれるようにして、抵抗変化材料層２０５が形成されている。この抵抗変化材料層２０５上には、前述の上層配線２０６乃至２０９が形成されている。このようにして、多層配線内部に抵抗変化材料層２０５からなる抵抗変化素子が形成される。

抵抗変化材料層２０５の周囲には、この抵抗変化材料層２０５を中心としてこれを取り囲むようにして、等長の４辺の壁からなる防爆壁２１１が金属材料により形成されている。この抵抗変化材料層２０５と防爆壁２１１との間は、絶縁性バリア膜２１０ａが占めている。このようにして、防爆壁２１１と抵抗変化材料層２０５とが多層配線構造内に埋め込まれている。なお、防爆壁２１１は図１（ｂ）に示すような形状に限らず、抵抗変化材料層２０５を取り囲む形状を有していればよい。また、図１（ｂ）では防爆壁２１１が抵抗変化材料層２０５の外周を全て囲むように形成されているが、防爆壁２１１が抵抗変化材料層２０５の外周の一部を囲むような構造としてもよい。

防爆壁２１１を構成する金属材料は、形成プロセスの容易性の観点から、多層配線を構成する金属材料であることが好ましく、多層配線が銅からなる場合には、防爆壁２１１を構成する金属材料は銅を主成分とするものであることが好ましい。層間絶縁膜２０２ａ乃至２０２ｃとしては、低熱伝導率の材料を選択することが好ましい。

次に、本実施形態の動作について説明する。本実施形態のスイッチ素子を備えた半導体装置は、図２に示すような回路に組み立てられる。この回路は、半導体集積回路の内部に搭載されるもので、スイッチ信号がインバータ２５１に入力され、インバータ２５１の出力がスイッチトランジスタ２５２のゲートに入力され、スイッチトランジスタ２５２の高電位側端子と電源Ｖｄｄとの間に抵抗変化素子２５３が接続される。この抵抗変化素子２５３は、図１に示すように、抵抗変化材料層２０５と、この抵抗変化材料層２０５を取り囲む防爆壁２１１により構成されている。

インバータ２５１は、電源電位Ｖｄｄ及び接地電位ＧＮＤに接続され、入力されたスイッチ信号のレベルを反転させて出力する。書き込みトランジスタ２５２はｎチャネルＭＯＳＦＥＴであり、ゲートがインバータ２５１の出力端に、ドレインが電源電位Ｖｄｄに、そしてソースが接地電位ＧＮＤに夫々接続されている。抵抗変化素子２０５はヒューズ素子であり、その端子の一方が書き込みトランジスタ２５２のドレイン側に接続され、他方は電源電位Ｖｄｄに接続されている。書き込みトランジスタ２５２は、例えば、抵抗変化素子２５３がヒューズ、又はアンチヒューズである場合に、破壊電圧、又は破壊電流を供給するものである。

このように構成された回路においては、インバータ２５１にロウレベルのスイッチ信号が入力されると、インバータ２５１はその信号をハイレベルの信号に反転させて出力する。そうすると、書き込みトランジスタ２５２のゲートにハイレベルの信号が入力され、書き込みトランジスタ２５２がオンする。これにより、書き込みトランジスタ２５２のドレインが低電位になり、このドレインと電源電位Ｖｄｄとの間に接続された抵抗変化素子２５３に破壊電流が流れる。この破壊電流に基づくジュール熱により、ヒューズ素子（抵抗変化材料層２０５）は加熱されて溶断する。その際、溶断時の爆発により飛び散った銅などが飛散するが、防爆壁２１１によりブロックされるため、他の素子への拡散が防止される。

通常、スイッチ素子においては、複数のスイッチ素子が互いに隣接して配置されているため、スイッチ素子の異常故障により隣接するスイッチ素子の誤動作を生じていた。本実施形態においては、抵抗変化材料層２０５の周囲に金属材料で構成された防爆壁２１１を有するように構成されている。このように構成することで、例えば、抵抗変化素子２５３の抵抗変化材料層２０５として、多層配線のバリアメタルと銅の接続部を利用したＣｕヒューズ素子を用いた場合に、電流印加によってヒューズ部を溶断する際、溶断時の爆発によって飛び散った銅等が、他の素子に拡散して悪影響を及ぼすことを抑制できるようになる。

ここで、抵抗変化材料層２０５と防爆壁２１１との間の距離が大きすぎると、素子面積が大きくなってしまうので、できるだけ小さいことが好ましいが、スイッチング特性とその信頼性の双方を鑑みて、適宜設計を行い、調整することが好ましい。

また、上述のように抵抗変化素子としてヒューズ素子を使用する場合、ヒューズ素子に大電流を流して加熱する必要がある。その際、ヒューズ素子に抵抗発熱を集中させて熱の離散を防止するためには、抵抗変化材料層２０５の周囲の層間絶縁膜２０２ａ、２０２ｂは、熱伝導率が小さいほうが好ましい。より具体的には、層間絶縁膜の熱伝導率は、およそ０．５ｍＷ／Ｋ以下であることが好ましい。

この層間絶縁膜について、本発明者らは、比誘電率と熱伝導率との間に相関があることを見出した。図３は、横軸に比誘電率をとり、縦軸に熱伝導率をとって、層間絶縁膜の比誘電率と熱伝導率との関係を示すグラフ図である。なお、図３は多孔質ＳｉＯＣＨからなる層間絶縁膜の例を示している。

この図３に示すように、層間絶縁膜の比誘電率及び熱伝導率は、図中の近似曲線で表される関係にあることが見出された。ここで、上述のように層間絶縁膜の熱伝導率を０．５ｍＷ／Ｋ以下とするためには、比誘電率を約３以下とすればよい。このような層間絶縁膜として、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition：プラズマ化学気相成長、以下プラズマＣＶＤという）法で形成した多孔質ＳｉＯＣＨ膜（比誘電率２．７）等を使用することができる。より好ましくは、単位体積あたりの炭素がシリコンの２倍以上である多孔質ＳｉＯＣＨ膜（比誘電率２．４）とすることができる。

なお、上述の本実施形態においては、抵抗変化素子としてヒューズ素子を使用しているが、本発明はこれに限定されるものではない。例えば、抵抗変化素子としてアンチヒューズ抵抗変化素子を使用することとしてもよい。この場合には、図２に示す回路図と同様の構成で、アンチヒューズ素子に破壊電圧又は破壊電流が供給されることにより接続状態となる。

また、抵抗変化素子２５３の金属壁２１１は、図２に示す回路とは別に抵抗変化素子の抵抗変化材料層２０５の外周を加熱するために、ヒーター回路と接続しても良い。抵抗変化素子の外周は平面視で完全に金属壁２１１によって囲まれているため、金属壁２１１をヒーター回路に接続することで、抵抗変化材料層２０５を十分に加熱することができるようになる。この場合、一箇所でも金属壁２１１に連続でない部分があると、この非連続部分から放熱が促進され、発熱効率が低下してしまうことが、本発明者等による実験から明らかとなっている。よって、金属壁２１１は連続的に抵抗変化材料層２０５を取り囲むことが好ましい。なお、ヒューズ部を溶断する際、溶断時の爆発によって飛び散った銅等が金属壁２１１（ヒーター）に付着したとしても、金属壁２１１はヒーターとしての利用を再度行う必要がないため、問題は生じない。

金属壁２１１を加熱ヒーターとして兼用する場合には、温度上昇によって抵抗変化特性が変化する材料を使用して、発熱効率を向上させることにより、スイッチング電流、又はスイッチング電圧を軽減できる抵抗変化素子を適宜選択することができる。上記以外の抵抗変化材料としては、例えば、遷移金属酸化物又はカルコゲナイドからなる不揮発性抵抗変化材料を使用することができる。

更に、抵抗変化素子のスイッチング方法も本発明を限定するものではない。例えば、パルス電圧の印加によるものであってもよく、パルス電流の印加によるものであってもよい。また、パルス形状は矩形波であってもよく、正弦波であってもよい。

次に、本発明の第２実施形態について説明する。図４はこの第２実施形態の半導体装置を示す断面図であり、抵抗変化材料層２０５の部分を示すものである。図１に示すトランジスタ部分は図示を省略している。

本実施形態においては、抵抗変化材料層２０５を取り囲む外周の金属壁２１１と上層配線２０６，２０７が一体化していることが特徴である。即ち、シリコン基板２１０上に、層間絶縁膜２０２ａ、絶縁性バリア膜２１０ａ、層間絶縁膜２０２ｂ、絶縁性バリア膜２１０ｂ、層間絶縁膜２０２ｃ及び絶縁性バリア膜２１０ｃがこの順に積層されている。そして、下層配線２０４と上層配線２０６との間に抵抗変化材料層２０５が設けられており、この抵抗変化材料層２０５は絶縁性バリア膜２１０ａに埋め込まれるように形成されている。この抵抗変化材料層２０５を取り囲むようにして、防爆壁２１１が設けられているが、この防爆壁２１１はその上端で、上層配線２０７に接続されている。このような構造とすることで、抵抗変化素子の高さ方向のサイズを小さくすることができる。

次に、本発明の第３実施形態に係るスイッチ素子を備えた半導体装置について説明する。図５は本発明の第３実施形態の多層配線内に形成した抵抗変化素子構造を示す断面図である。

図５に示すように、シリコン基板５０１上に、層間絶縁膜５０２ａ、絶縁性バリア膜５１０ａ、層間絶縁膜５０２ｂ、絶縁性バリア膜５１０ｂ、層間絶縁膜５０２ｃ及び絶縁性バリア膜５１０ｃがこの順に積層されている。そして、層間絶縁膜５０２ａの表面には、下層配線５０４が形成されており、層間絶縁膜５０２ｂの上面及び下面には、夫々第１の上層配線５０６及び第１の上層配線５０５が形成されており、層間絶縁膜５０２ｃの上面及び下面には、夫々第２の上層配線５０８及び第２の上層配線５０７が形成されている。下層配線５０４とシリコン基板５０１との間は、コンタクトプラグ５０３により接続されている。

そして、下層配線５０４と第１の上層配線５０５との間に第１の抵抗変化材料層５０５ａが絶縁性バリア膜５１０ａに埋め込まれるようにして形成されており、第１の上層配線５０６と第２の上層配線５０７との間に第２の抵抗変化材料層５０５ｂが絶縁性バリア膜５１０ｂに埋め込まれるようにして形成されている。また、第１の抵抗変化材料層５０５ａは防爆壁５１１により取り囲まれている。

このような構造とすることで、一方の抵抗変化材料層の抵抗を変化させた場合に、もう一方の抵抗変化材料層を変化前の抵抗の参照用材料として用いることができるようになり、材料の抵抗変化の検出精度を向上させることができる。

次に、本発明の第４実施形態について説明する。本実施形態は、多層配線内に形成した抵抗変化素子構造を有する半導体装置の製造方法についてのものである。図６（ａ）乃至（ｈ）は、この製造方法を工程順に示す断面図である。本実施形態の製造方法で製造される抵抗変化素子は、Ｃｕヒューズである。

図６（ａ）に示すように、半導体素子（図示せず）が形成された半導体基板１上にＳｉＯ_２からなる絶縁膜６０１を堆積し、この絶縁膜１の内部に、ＴｉＮで周囲を囲まれたタングステンからなるコンタクトプラグ６０２を形成する。

次に、図６（ｂ）に示すように、コンタクトプラグ６０２上に多孔質ＳｉＯＣＨからなる層間絶縁膜６０３ａをプラズマＣＶＤ法によって例えば２００ｎｍの厚さに堆積する。このとき、多孔質ＳｉＯＣＨ膜の上面及び下面に比誘電率が高いＳｉＯ_２膜、ＳｉＣＮ膜、又は非多孔質ＳｉＯＣＨ膜を挿入しても良い。

次に、図６（ｃ）に示すように、リソグラフィと反応性ドライエッチングによって、多孔質絶縁膜６０３ａ内部に配線溝６０４ａ、６０４ｂを形成する。このとき、抵抗変化材料層の下面を接続する下層配線溝６０４ａと、防爆壁用溝６０４ｂは同時に形成される。

続いて、図６（ｄ）に示すように、溝６０４ａ、６０４ｂ内に、バリアメタル６０５と銅層をスパッタリング法により堆積し、堆積した銅層をシード層として電解めっき法により銅層６０６，６０７を溝内に埋め込む。３５０℃の窒素雰囲気中で１〜５分の熱処理を行い、銅を粒成長させた後、ＣＭＰによって余剰の銅とバリアメタルを除去する。

ここで、バリアメタル膜６０５は、スパッタ法で形成したＴａ／ＴａＮ（＝上層／下層）の積層膜であり、厚さは夫々４ｎｍ／３ｎｍである。

このとき、抵抗変化材料層の下面を接続する下層配線（銅層６０６）と、防爆壁用配線（銅層６０７）は同時に形成される。

続いて、図６（ｅ）に示すように、銅配線上に、絶縁性バリア膜６０８を堆積し、その上にビア層間絶縁膜６０９及び配線層間絶縁膜６０３ｂを堆積する。ここで、絶縁性バリア膜６０８は、プラズマＣＶＤ法で形成した比誘電率４．９のＳｉＣＮ膜である。成膜前に、銅表面の還元処理として、ＮＨ_３プラズマの照射を行う。

ここで、ビア層間絶縁膜は、少なくともシリコン、酸素、及び炭素からなる絶縁膜であって、膜厚は例えば１２００Åである。例えば、比誘電率２．７のＡｕｒｏｒａＵＬＫＴＭを使用する。この膜の熱伝導率は０．３ｍＷ／Ｋと低い。このとき、ビア配線層間絶縁膜の組成は、例えば、Ｓｉ：Ｏ：Ｃ＝１：０．８：０．７である。これ以外にも、例えば、ビア配線層間絶縁膜として、ＮＣＳＴＭ、ＩＰＳＴＭ、ＨＯＳＰＴＭ、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＣＯＲＡＬＴＭ等を用いても良い。更に、高強度化のために、成膜条件を変更して、ＵＶキュア、ＥＢキュア等のプロセスを実施しても良い。

ここで、配線層間絶縁膜６０３ｂは、分子細孔法により形成した多孔質ＳｉＯＣＨ膜（ＭＰＳ）を使用することができる。この多孔質ＳｉＯＣＨ膜の膜厚は例えば１１００Åであり、膜の熱伝導率は０．３１ｍＷ／Ｋと低い。このとき、配線層間絶縁膜６０３ｂの組成は、Ｓｉ：Ｏ：Ｃ＝１：１：３である。

このとき、配線層間絶縁膜６０３ｂの上面に比誘電率が高いＳｉＯ_２膜、ＳｉＣＮ膜、又は非多孔質ＳｉＯＣＨ膜を挿入しても良い。但し、このような比誘電率の高い膜は一般に熱伝導率が多孔質膜に比べて高くなるため、できるだけ薄くすることが好ましい。

続いて、フォトレジストを使用したリソグラフィとドライエッチングによって、ビアホールを形成する。

続いて、図６（ｆ）に示すように、ビアホール上に、フォトレジストを用いたリソグラフィとドライエッチングによって、デュアルダマシン溝６１０を形成する。

このときの配線層間絶縁膜のドライエッチング方法は、例えば、平行平板型のエッチング装置を使用し、ガス流量比Ａｒ／Ｎ_２／ＣＦ_４／Ｏ_２＝３００／１００／２５／６ｓｃｃｍにて、基板間距離（ＧＡＰ）＝３５ｍｍ、圧力５０ｍＴｏｒｒ、上部電極周波数６０ＭＨｚ、上部電極電力１０００Ｗ、下部電極周波数１３．５６ＭＨｚ、下部電極電力１００Ｗの条件でエッチングする。

続いて、図６（ｇ）に示すように、デュアルダマシン溝６１０の側面及び底面にバリアメタル６１１を形成し、更に、デュアルダマシン溝６１０内に金属配線６１２を埋め込み、ＣＭＰ法によって余剰の配線を除去し、第２層のデュアルダマシン配線を形成する。

このとき、下層配線（銅層６０６）と上層配線（金属配線６１２）の接続部６１３ａをＣｕヒューズ素子として使用することができる。

続いて、図６（ｈ）に示すように、全面に絶縁性バリア膜を形成した後、同様のプロセスを繰り返すことで第３層のデュアルダマシン配線を形成する。このとき、下層配線（金属配線６１２）と上層配線６２０との接続部６１３ｂを、接続部６１３ａの代わりに、Ｃｕヒューズ素子として使用することができる。

このような構造とすることで、Ｃｕヒューズ素子（接続部６１３ａ、６１３ｂ）の周囲全てを防爆壁６１５で囲むことができる。

このようにして多層配線内にＣｕヒューズ素子（接続部６１３ａ又は接続部６１３ｂ）を形成する。例えば、接続部６１３ａ又は接続部６１３ｂの直径が７０ｎｍであるとき、少なくとも５０ｍＡの電流を印加することで接続部６１３ａ、６１３ｂを溶断することができる。

このようにして製造したスイッチング素子においては、本発明者等は、シリコン酸化膜の熱伝導率１．２４ｍＷ／Ｋに対して、層間絶縁膜の熱伝導率を約半分の０．５ｍＷ／Ｋ以下にした場合に、少ない電流値によってスイッチングが可能になることを確認した。このことから、図３に示すように、層間絶縁膜として、比誘電率が３より小さい材料を選択することが好ましい。

このとき、溶断時に溶融した金属成分の飛散物が防爆壁によってブロックできていることを確認した。このため、隣接するトランジスタの特性が悪化することはなかった。これに対し、防爆壁がない構造の場合は、隣接するトランジスタ特性のばらつきが悪化するという結果になった。

本実施形態により製造されたスイッチング素子は、下層配線と上層配線の接続部６１３ａ又は接続部６１３ｂをＣｕヒューズ素子として使用する。接続部６１３ａをＣｕヒューズとして使用する場合は、接続部６１３ａの接続径を接続部６１３ｂの接続径よりも小さくしておくことが必要である。逆に、接続部６１３ｂをＣｕヒューズ素子として使用する場合は、接続部６１３ａよりも６１３ｂの接続径を小さくしておくことが必要である。即ち、Ｃｕヒューズとして使用しない方の接続部のビアホール径を大きくすることで、Ｃｕヒューズ部を選択的に溶断することができる。

又は、下層配線（銅層６０６）と第１のコンタクトプラグ６０２との接続部６１４をＣｕヒューズ素子として使用しても良い。この場合、下層配線の底部に形成されるバリアメタル膜６０５の膜厚を前述の２倍程度に厚くしておくことで、接続抵抗が増加し、発熱を促進して電流による溶断を容易にすることができる。

又は、ヒューズ部と接続コンタクトとを意図的にずらして形成し、接続面積を小さくすることで、より低い電流値にてヒューズを溶断することができるようすることができる。即ち、少なくとも２層以上の配線層を垂直方向に貫通した配線構造内部に前記抵抗変化材料層が位置していれば良い。

次に、本発明の第５実施形態について説明する。本実施形態は、抵抗変化素子がＳｉＣＮアンチヒューズ素子に関するものである。図７（ａ）乃至（ｅ）は本実施形態の抵抗変化素子を備えた半導体装置の製造方法を工程順に示す断面図である。

図７（ａ）に示すように、半導体素子（図示せず）が形成された半導体基板１上にＳｉＯ_２からなる絶縁膜７０２が堆積されており、絶縁膜７０２内部にはＴｉＮ７０４で周囲を囲まれたタングステンからなるコンタクトプラグ７０４が形成されている。ここで、タングステンプラグ７０４より下層の半導体素子を形成するフロントエンド工程及び素子の構造は、任意である。

下層配線の形成方法、及び絶縁膜の形成に関しては、前述の第１実施形態に記載の方法と同一なので、ここでは省略する。アンチヒューズ層７０１となるＳｉＣＮ膜７０５の膜厚は例えば３０ｎｍである。

先ず、リソグラフィと反応性ドライエッチングによって、多孔質絶縁膜７０６の内部にビアホール７０７を開口し、下層配線７０８の表面を露出させる。このとき、アンチヒューズ素子を形成する配線上にはビアホールは開口しない。

続いて、図７（ｂ）に示すように、アンチヒューズ素子を形成するためのビアホール７０９を開口する。このとき、ビアホール７０９は下層配線７０８まで開口せず、ＳｉＣＮ膜７０５上でエッチングを停止する。ビアホール７０９の底部に残存したＳｉＣＮ膜７０５がアンチヒューズ層７０１として機能することになる。即ち、本実施形態においては、抵抗変化材料層はビアホール７０９底部に残ったＳｉＣＮ膜７０５からなる。

その後、図７（ｃ）に示すように、ビアホール内部を含めて全面に有機膜７１０を塗布し、その上にレジストパターニング７１１を行う。

続いて、図７（ｄ）に示すように、ドライエッチングによって配線溝７１２を形成する。このとき、ビアホール底部のアンチヒューズ層（ＳｉＣＮ層７０５）は埋め込まれた有機膜７１０によって保護されているため、溝エッチング時に除去されることはない。

このようにして開口したデュアルダマシン溝に対して、図７（ｅ）に示すように、バリアメタル膜７１３と銅層をスパッタリング法により堆積し、堆積した銅をシード層として電解メッキ法により銅７１４を埋め込む。そして、３５０℃窒素雰囲気中で１〜５分の熱処理を行い、銅を粒成長させた後、ＣＭＰによって余剰の銅７１４とバリアメタル７１３を除去する。

なお、バリアメタル膜７１３は、スパッタ法で形成したＴａ／ＴａＮ（＝上層／下層）の積層膜であり、厚さは夫々４ｎｍ／３ｎｍである。

このようにして多層配線内にＳｉＣＮ膜７０５からなるアンチヒューズ層７０１を形成することができる。接続部の直径が７０ｎｍであるとき、少なくとも３Ｖの電圧を印加することで接続部を溶接することができることを確認した。

本実施例では、抵抗変化材料層はビアホール底に残ったＳｉＣＮ膜７０５としたが、ビアホール７０９を開口した段階（図７（ｂ））において、ビアホール７０９の底部に対して、シリコン、ゲルマニウム、アルミニウム等の元素をイオン注入によって打ち込んでも良い。このとき、通常のビア底（Ｃｕ表面）に対しては、Ｃｕ内部に金属が注入されることでエレクトロマイグレーション耐性を向上することができるようになる。一方、ＳｉＣＮ膜７０５上にイオンが打ち込まれることで、絶縁耐圧を任意に低下させることができるようになる。即ち、イオンが注入されたＳｉＣＮ膜７０５の耐圧が低下するため、より低い電圧でＳｉＣＮ膜７０５を絶縁破壊（抵抗変化）させることができるようになる。イオン注入する元素としては、Ｓｉ、Ｂ、Ａｓ、Ｆ、Ｐ、Ｇｅ、Ａｌ等から適宜選択して使用することができ、元素の種類とそのドーズ量は、スイッチング電圧、又はエレクトロマイグレーション耐性を考慮して適宜設定することができる。

このような方法により、多層配線を構成するＣｕ配線の信頼性を向上させ、同時にＳｉＣＮ膜からなる抵抗変化材料（アンチヒューズ）の抵抗変化を容易に生じさせることができるようになる。

次に、本発明の第６実施形態について説明する。本実施形態は、多層配線内に形成した酸化物抵抗変化素子に関するものである。図８（ａ）乃至（ｆ）はこの実施形態の抵抗変化素子を備えた半導体装置の製造方法を工程順に示す断面図である。

図８（ａ）に示すように、半導体素子（図示せず）が形成された半導体基板１上にＳｉＯ_２からなる絶縁膜８０２が堆積されており、絶縁膜８０２内部にはＴｉＮ膜８０４で周囲を囲まれたタングステンからなるコンタクトプラグ８０３が形成されている。ここで、タングステンプラグ８０３より下層の半導体素子を形成するフロントエンド工程及び素子の構造は任意である。

下層配線の形成方法及び絶縁膜８０２の形成に関しては、第１の実施形態に記載の方法と同一なので、ここでは省略する。

先ず、リソグラフィと反応性ドライエッチングによって、多孔質絶縁膜８０５内部にビアホール８０６を形成し、このビアホール８０６を開口して下層配線８０７を露出する。このとき、酸化物抵抗変化層を形成する配線８０７にのみビアホール８０６を開口する。

続いて、図８（ｂ）に示すように、ビアホール８０６の底部にＮｉ膜８０８を選択的に成長させる。塩化金属還元ＣＶＤ（Chemical vapor deposition）を使用することで、ビアホール８０６の内部に選択的にＮｉ膜８０８を成長させることができる。塩化金属還元ＣＶＤ法に関しては、特開２００３−１４７５２０号公報に記載されている。

ここで、塩化金属還元ＣＶＤ法を使用してＮｉ膜８０８を選択成長させる方法について説明する。図９はこの塩化金属還元ＣＶＤ法によりＮｉ膜を堆積（成膜）するＣＶＤ装置の一例を示す概略図である。

図９に示すプラズマＣＶＤ装置５０は、反応室１０、ガス供給部２０、真空ポンプ３０、及び高周波（ＲＦ）電源４０を備えている。ガス供給部２０はガス供給管２２により反応室１０と接続されており、真空ポンプ３０は、バルブ３２及び冷却トラップ３４が途中に配置されたガス排出管３６により反応室１０に接続されている。そして、高周波電源４０はマッチングボックス４２が途中に配置された高周波ケーブル４４により反応室１０に接続されている。

反応室１０内には、半導体基板等の被成膜部材５２を保持し、加熱する基板加熱部５３と、Ｎｉターゲット５４とからなる。基板加熱部５３にはアース線５７が接続され、Ｎｉターゲットには高周波ケーブル４４が接続されている。従って、ガス供給管２２を介してシャワーヘッド５５に塩素ガス等を供給すると共に、高周波電源４０で作り出された高周波電力を高周波ケーブル４４の途中に配置されたマッチングボックス４２により所定の周波数にしてターゲット５４に供給することにより、基板加熱部５３とターゲット５４との間の空間のガスをプラズマ化させることができる。

プラズマＣＶＤ装置５０によってＮｉ膜を形成方法するにあたっては、先ず、基板加熱部５３上に半導体基板等の被成膜部材５２を配置し、バルブ３２を可変状態で真空ポンプ３０を動作させて反応室１０内の初期真空度を数ｍ〜数Ｔｏｒｒにまで高真空化する。反応室１０から排出されたガス中の水分は、冷却トラップ３４により除去される。次いで、ガス供給部２０からガス供給官２２を介して塩素ガスを反応室１０に供給し、ガス供給部２０からガス供給管２３を介して水素ガスを反応室１０に供給すると共に、高周波電源４０及びマッチングボックス４２を動作させて所定周波数の高周波電力を反応室１０に供給する。このとき、個々のガスは、対応する流量制御部によりその流量を制御されている。

成膜時における被成膜部材５２の表面温度は、基板加熱部５３により被成膜部材５２を加熱して、１００〜４００℃の範囲内で適宜設定することができ、特に２５０〜３５０℃が好ましい。

このような条件の下に成膜を行うと、プラズマ中で発生した塩素ラジカルがターゲットのＮｉと反応して、ＮｉＣｌガスを形成し、ＮｉＣｌ膜を基板表面に堆積させる。基板表面に堆積したＮｉＣｌ膜は表面に照射された塩素ラジカルと反応し、金属Ｎｉへ還元される。

このとき、反応室の圧力、基板温度、塩素流量を適切に制御することで、堆積したＮｉを再び塩化物に変えて除去することが可能である。この特性を利用して、ビアホール内部にＮｉを堆積し、それ以外の表面部分からはＮｉを除去することができるようになる。即ち、ビアホール８０６底部のみにＮｉ膜８０８を選択成長することができる。

ビアホール８０６の底部にＮｉを成長させた後、反応室内に酸素、又はＮ_２Ｏ等の酸化ガスをガス供給部２０からガス供給管２２を介して供給し、酸化ガスを照射し、又は酸化プラズマを照射することで、ビアホール８０６の底部のＮｉ膜８０８を酸化することができる。これにより、酸化物抵抗変化層８０１を形成する。

ターゲット表面に関しては、基板からウェハを除去した後、塩素ガスを反応室に供給し、プラズマを印加することにより、Ｎｉ膜８０８の表面をクリーニングすることができる。

このときの酸化方法は、ウェット処理による化学的酸化でも良く、また、酸素雰囲気中での熱酸化でも良く、更に紫外線（ＵＶ）光を照射しても良い。また、このような酸化処理は、Ｎｉ膜内の残留塩素の除去を効果的に促進することができる。

続いて、図８（ｃ）に示すように、レジストパターン（図示せず）を形成した後、このレジストパターンをマスクにして通常の配線接続をするためのビアホール８０９を開口する。このとき、前工程で形成した酸化物抵抗変化層８０１はレジストに覆われているため、ビアホール開口時のエッチングによって除去されることはない。また、レジストの灰化プロセスも通常の酸素プラズマによって除去する場合には、酸化物抵抗変化層８０１は安定である。

続いて、図８（ｄ）に示すように、ビアホール内部を含めて全面に有機膜８１０を塗布し、有機膜８１０の上に、溝レジストパターン８１１を形成する。

続いて、図８（ｅ）に示すように、ドライエッチングによって配線溝８１２を形成する。このとき、ビアホール底の酸化物抵抗変化層８０１は埋め込まれた有機膜８１０によって保護されているため、溝エッチング時に除去されることはない。

このようにして開口したデュアルダマシン溝８１２に対してバリアメタル８１３と銅膜をスパッタリング法により堆積し、堆積した銅膜をシード層として電解メッキ法により銅層８１４を埋め込む。３５０℃窒素雰囲気中で１〜５分の熱処理を行い、銅を粒成長させた後、ＣＭＰによって余剰の銅とバリアメタルを除去する。

ここで、バリアメタル膜８１３は、スパッタ法で形成したＴａ／ＴａＮ（＝上層／下層）の積層膜であり、厚さはそれぞれ４ｎｍ／３ｎｍである。このようにして、多層配線内にＮｉＯからなる抵抗変化素子層８０１を形成することができる。

ここでは、抵抗変化素子層８０１としてＮｉＯ膜を例に示したが、酸化物抵抗変化材料は、この他にＴｉＯ、ＴｉＳｉＯ、ＮｉＳｉＯ、ＷＯ、ＣｕＯ、Ｃｕ_２Ｏ等であっても良い。特に、銅酸化物の場合には、ビアホール内に金属を堆積する必要がなく、ビアホール底の銅を酸化すれば良いため、特別な成膜工程は不要である。

また、酸化が不要な抵抗変化材料としては、Ｇｅをターゲットとしてビアホール内部に埋め込むことも可能である。

なお、本発明は、抵抗変化材料の集積化を可能とする多層配線の配線構造とその製造方法に関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。

上述の如く、本発明の好適な実施形態を説明して、本発明の特徴を説明したが、これら実施形態は単に実例を挙げて発明を説明するためのものであって、本発明を限定する趣旨ではないことは勿論である。

例えば、本発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）回路を有する半導体製造装置技術に関して詳しく説明したが、本発明はそれに限定されるものではなく、また、本発明は少なくとも一部に抵抗変化素子を有する半導体装置、電子回路装置、光回路装置、量子回路装置、マイクロマシン等にも適用することができる。

また、本発明において、抵抗の変化材料に電圧若しくは電流を供給するスイッチング用トランジスタ、又は前記抵抗変化材料の抵抗変化の成否を判断する判定回路を具備することができる。また、前記判定回路により抵抗が変化したことを検知して、抵抗変化材料に対して、以後の電圧又は電流の供給を停止する電気回路を具備することができる。

また、本発明の構成は完成された半導体素子からも確認できる。半導体素子の回路図とレイアウトデータからスイッチ素子部を同定し、断面ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）によって切り出す。所定の抵抗変化素子材料を搭載した箇所の断面をＴＥＭ等によって観察することで、スイッチ素子構造が本発明の構成に該当するか否かを容易に判断することができる。

本発明は、上記実施形態に限定されず、特許請求の範囲の記載に基づく技術的範囲内において、種々の変形が可能である。また、本発明の構成は、当業者にとって等価な構成要素により変更又は置換が可能であり、このような変更及び置換も本発明の技術的範囲に属する。

本発明は少なくとも一部に抵抗変化素子を有する半導体装置、電子回路装置、光回路装置、量子回路装置、マイクロマシン等に適用することができる。

（ａ）及び（ｂ）は本発明の第１実施形態の抵抗変化素子を示す断面図、及び平面図である。 本実施形態の抵抗変化素子を利用した回路を示す回路図である。 層間絶縁膜の比誘電率と熱伝導率との関係を示すグラフ図である。 （ａ）及び（ｂ）は本発明の第２実施形態の抵抗変化素子を示す断面図、及び平面図である。 本発明の第３実施形態の抵抗変化素子を示す断面図である。 （ａ）乃至（ｅ）は本発明の第４実施形態の抵抗変化素子を備えた半導体装置の製造方法を工程順に示す断面図である。 （ｆ）乃至（ｈ）は本発明の第４実施形態の抵抗変化素子を備えた半導体装置の製造方法を工程順に示す断面図であり、図６−１（ｅ）の次の工程を示すものである。 （ａ）乃至（ｅ）は本発明の第５実施形態の抵抗変化素子を備えた半導体装置の製造方法を工程順に示す断面図である。 （ａ）乃至（ｆ）は本発明の第６実施形態の抵抗変化素子を備えた半導体装置の製造方法を工程順に示す断面図である。 本発明の製造方法においてＮｉ膜を堆積（成膜）する際に使用するＣＶＤ装置の一例を示す概略図である。 多層配線内に抵抗変化素子が形成された従来の半導体装置を示す断面図である。

符号の説明

１、５０１；シリコン基板
２；素子分離領域
３；ゲート絶縁膜
４；ゲート電極
５；ソース・ドレイン拡張領域
７；ソース・ドレイン
８；シリサイド膜
１０；反応室
２０：ガス供給部
２２〜２４；ガス供給管
３０；真空ポンプ
３２；バルブ
３４；冷却トラップ
３６；ガス排出管
４０；高周波（ＲＦ）電源
４２；マッチングボックス
４４；高周波ケーブル
５０；プラズマＣＶＤ装置
５２;被成膜部材
５３;基板加熱部
５４;Ｎｉターゲット
５５;シャワーヘッド
５７;アース線
１０１、２０１、５０１；半導体基板
１０２ａ〜１０２ｃ、２０２ａ〜２０２ｃ、５０２ａ〜５０２ｃ；層間絶縁膜
１０３、１０６；金属配線材
１０４ａ〜１０４ｃ、２１０ａ〜２１０ｃ、５１０ａ〜５１０ｃ；絶縁性バリア膜
１０５；抵抗変化素子
２０３、５０３、６０２、７０３、８０３；コンタクトプラグ
２０４、５０４、６０６、７０８、８０７；下層配線
２０５；抵抗変化材料層
２０６〜２０９、６１２、６２０；上層配線
２１１、２５４、６１５；防爆壁
２５１；インバータ
２５２；書き込みトランジスタ
２５３；抵抗変化素子
５０５ａ；第１の抵抗変化材料
５０５ｂ；第２の抵抗変化材料
５０５、５０６；第１の上層配線
５０７、５０８；第２の上層配線
６０１、７０２、８０２；絶縁膜
６０３ａ；層間絶縁膜
６０３ｂ；配線層間絶縁膜
６０４ａ；下層配線溝
６０４ｂ；防爆壁用溝
６０５、６１１、７１３、８１３；バリアメタル膜
６０７；防爆壁用配線
６０８；絶縁性バリア膜
６０９；ビア層間絶縁膜
６１０、８１２；デュアルダマシン溝
６１３ａ、６１３ｂ；下層配線と上層配線の接続部
６１４；下層配線と第１のコンタクトプラグとの接続部
７０１;アンチヒューズ層
７０４、８０４;ＴｉＮ膜
７０５;ＳｉＣＮ膜
７０６、８０５;多孔質絶縁膜
７０７、７０９、８０６、８０９;ビアホール
７１０、８１０;有機膜
７１１、８１１;レジストパターン
７１２;配線溝
７１４、８１４;銅層
８０１;酸化物抵抗変化層
８０８;Ｎｉ膜
ＧＮＤ；接地電位
Ｖｄｄ；電源電位

Claims (23)

1. 半導体基板上に形成された抵抗変化材料層と、前記抵抗変化材料層の周囲の一部又は全部を取り囲むように形成された金属からなる防爆壁とを含むスイッチ素子を有することを特徴とするスイッチ素子を搭載した半導体装置。
2. 前記防爆壁は前記抵抗変化材料層を加熱するヒーターとして機能することを特徴とする請求項１に記載のスイッチ素子を搭載した半導体装置。
3. 半導体基板上に形成された多層配線と、この多層配線内に設けられた抵抗変化材料層と、この抵抗変化材料層の周囲の一部又は全部を取り囲むように形成された金属からなる防爆壁とを有することを特徴とするスイッチ素子を搭載した半導体装置。
4. 前記多層配線は、前記半導体基板側から上方に向けて、第１のコンタクトプラグと、下層配線と、前記抵抗変化材料層と、第２のコンタクトプラグと、第１の上層配線とを有し、前記抵抗変化材料層は、少なくとも２層以上の配線層を垂直方向に貫通した配線構造内部に位置していることを特徴とする請求項３に記載のスイッチ素子を搭載した半導体装置。
5. 前記防爆壁は、少なくとも前記下層配線で構成されていることを特徴とする請求項４に記載のスイッチ素子を搭載した半導体装置。
6. 前記防爆壁は、前記下層配線と前記第２のコンタクトプラグと前記上層配線とから構成されていることを特徴とする請求項４に記載のスイッチ素子を搭載した半導体装置。
7. 前記第１のコンタクトプラグの下面は、半導体基板に接続されていることを特徴とする請求項４乃至６のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
8. 少なくとも一つの前記第１のコンタクトプラグは、前記第２のコンタクトプラグの直下に形成されていることを特徴とする請求項４乃至７のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
9. 前記第１の上層配線の上に第３のコンタクトプラグと第２の上層配線を有することを特徴とする請求項４乃至８のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
10. 少なくとも２つ以上のコンタクトプラグが前記下層配線又は上層配線に接続されていることを特徴とする請求項４乃至９のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
11. 前記防爆壁の少なくとも一部が銅を主成分とする層で構成されていることを特徴とする請求項１乃至１０のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
12. 少なくとも、前記第１のコンタクトプラグはタングステンを主成分とする材料で形成されており、前記第２のコンタクトプラグと前記下層配線とが銅を主成分とする材料で形成されていることを特徴とする請求項４乃至１１のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
13. 前記抵抗変化材料層の周囲に、シリコン又は炭素を含む絶縁性バリア膜が配置されていることを特徴とする請求項１乃至１２のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
14. 前記抵抗変化材料層と前記防爆壁との間に介在する絶縁膜の少なくとも一部が、熱伝導率が０．５ｍＷ／Ｋ以下の低熱伝導率材料からなる絶縁膜であることを特徴とする請求項１乃至１３のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
15. 前記抵抗変化材料層が、銅とバリアメタルとの接続部からなるＣｕヒューズ素子であることを特徴とする請求項１乃至１４のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
16. 前記抵抗変化材料層が、絶縁性バリア膜からなるアンチヒューズ素子であることを特徴とする請求項１乃至１４のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
17. 前記絶縁性バリア膜が少なくともシリコン、炭素、及び窒素からなるアンチヒューズ素子であることを特徴とする請求項１６に記載のスイッチ素子を搭載した半導体装置。
18. 前記抵抗変化材料層が、少なくとも銅、シリコン、及び酸素を含有することを特徴とする請求項１乃至１４のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
19. 前記抵抗変化材料層が、少なくともゲルマニウムを主成分とすることを特徴とする請求項１乃至１４のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
20. 前記抵抗変化素子が、金属電解質材料であることを特徴とする請求項１乃至１４のいずれか１項に記載のスイッチ素子を搭載した半導体装置。
21. 半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にビアホールを形成する工程と、ハロゲンプラズマを利用して、基板温度を４００℃以下に加熱することにより、前記ビアホール内部に金属を選択成長させる工程とを有し、前記金属の選択成長により抵抗変化材料層を形成することを特徴とするスイッチ素子を搭載した半導体装置の製造方法。
22. 半導体基板上に、２以上の抵抗変化材料層と多層配線が形成されており、前記各抵抗変化材料層が直列に接続されていることを特徴とするスイッチ素子。
23. 半導体基板上に形成された多層配線内に設けられた第１及び第２の抵抗変化材料層を有し、前記半導体基板上に設けられた第１のコンタクトプラグと、下層配線と、第２のコンタクトプラグと、第１の上層配線とを含む多層配線における前記下層配線と前記第２のコンタクトプラグとの間に前記第１の抵抗変化材料層が設けられ、前記第１の上層配線の上に前記第２の抵抗変化材料層が設けられていることを特徴とするスイッチ素子。

Images