JP2009027883A

JP2009027883A - 半導体装置

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Publication number: JP2009027883A
Application number: JP2007190962A
Authority: JP
Inventors: Noriyasu Terasawa; 徳保寺沢
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-07-23
Filing date: 2007-07-23
Publication date: 2009-02-05
Anticipated expiration: 2027-07-23
Also published as: JP5298473B2

Abstract

【課題】パワー素子とその制御ＩＣとを備えた半導体装置において、端子数を増加させることなく、パワー素子の電流によってワイヤー、フレーム、パターンの配線インダクタンスに発生するノイズの影響をなくすことができ、制御部の誤動作を防止することができるようにする。
【解決手段】制御ＩＣ２は、ＭＯＳＦＥＴチップＭ１の駆動信号を出力する出力部のＯＵＴ端子とその出力部のＰＧＮＤ端子（接地端子）とを有するとともに、ＭＯＳＦＥＴチップＭ１を制御する制御部のＳＧＮＤ端子（接地端子）を有し、ＭＯＳＦＥＴチップＭ１のゲート端子（Ｇ）と上記ＯＵＴ端子とが接続され、上記出力部のＰＧＮＤ端子がＭＯＳＦＥＴチップＭ１のソース端子（Ｓ）と接続されて外部に導出されている。
【選択図】図１

Description

本発明は、パワー素子とその制御ＩＣとを備えた半導体装置に関し、特にノイズによる制御部の誤動作を防止した半導体装置に関する。

ＭＯＳＦＥＴなどのパワー素子とそのドライブ回路を集積した制御ＩＣをリードフレームに搭載して１つのパッケージに格納した半導体装置が知られている（例えば、特許文献１参照。）。また、パワー素子のドライブ電流による保護回路への影響を抑えて、安定化を図ることも提案されている（例えば、特許文献２参照。）。図４はこのようなパワー素子とその制御ＩＣとを備えた従来の半導体装置の構成を示す回路図である。ＭＯＳＦＥＴチップＭ１１１を有するＭＯＳ部１０１と制御ＩＣ１０２はリードフレームに搭載され、ワイヤーにより内部の配線がなされ１つのパッケージに格納される。

このような半導体装置は、上記リード端子をプリント基板１０３に接続して使用される。
ＭＯＳＦＥＴチップＭ１１１には、寄生ダイオードＤ１１１と寄生容量Ｃ１１１が存在する。制御ＩＣ１０２内の制御部には例えば過電流保護用のコンパレータＣＰ１２１が設けられており、分圧用の抵抗Ｒ１２１，Ｒ１２２からの検出信号と基準電圧Ｖｒｅｆが入力される。また、制御ＩＣ１０２の出力段にはトランジスタＴｒ１２１，Ｔｒ１２２の直列回路を有し、その接続点からＭＯＳＦＥＴチップＭ１１１へ駆動信号を出力する。制御ＩＣ１０２は、上記駆動信号を出力するＯＵＴ端子とその出力段の接地端子であるＰＧＮＤ端子が設けられ、これとは別に制御部の接地端子であるＳＧＮＤ端子と電流検出用のＯＣ端子が設けられている。プリント基板１０３は、メインの平滑コンデンサＣ１３１、制御電源の平滑コンデンサＣ１３２や抵抗Ｒ１３１、コンデンサＣ１３３と抵抗Ｒ１３２のフィルタ回路などを有している。また、リードフレームのリード端子として、ＭＯＳＦＥＴチップＭ１１１のソース（Ｓ）側と接続されたＧＮＤ端子、制御ＩＣ１０２のＯＣ端子と接続された外部端子が設けられている。なお、ＭＯＳＦＥＴチップＭ１１１のドレイン（Ｄ）側と接続される端子は図示を省略している。

制御ＩＣ１０２のＯＵＴ端子とＭＯＳ部１０１のＧ端子との間はワイヤーによって電気的に接続されている。また、ＭＯＳ部１０１のＳ端子とリードフレームのリード端子（ＧＮＤ）との間、制御ＩＣ１０２の出力段の接地端子であるＰＧＮＤ端子とリードフレームのリード端子（ＧＮＤ）との間、制御ＩＣ１０２の制御部の接地端子であるＳＧＮＤ端子とリードフレームのリード端子（ＧＮＤ）との間がそれぞれワイヤーによって電気的に接続されている。また、制御ＩＣ１０２のＯＣ端子と外部端子との間もワイヤーによって電気的に接続されている。

また、同図のＬ１０１は制御ＩＣ１０２のＯＵＴ端子とＭＯＳ部１０１のゲート（Ｇ）端子とを接続するワイヤーの配線インダクタンス、Ｌ１０２，Ｌ１０５はＭＯＳ部１０１および制御ＩＣ１０２とリードフレームのリードとを接続するワイヤーの配線インダクタンス、Ｌ１０３，Ｌ１０４は、リード端子の配線インダクタンス、Ｌ１０７はプリント基板１０３内の配線インダクタンスをそれぞれ示している。図の破線で囲まれた部分はリード部分の配線を示している。

上記構成の回路において、制御ＩＣ１０２からの駆動信号によりＭＯＳＦＥＴチップＭ１１１がオン（ＯＮ）すると、図４の破線矢印で示すように、ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２が発生する。また、ＭＯＳＦＥＴチップＭ１１１がオフ（ＯＦＦ）すると、図４の１点鎖線矢印で示すようにオフドライブ電流Ｉ１０３が発生する。そして、これらの電流Ｉ１０１〜Ｉ１０３のｄｉ／ｄｔによって、上記のワイヤー、フレーム、パターンの配線インダクタンスＬ１０１〜Ｌ１０４およびＬ１０７にノイズが発生する。制御部の接地端子であるＳＧＮＤ端子と、上記のノイズが発生するＳ端子及びＰＧＮＤ端子とが同じリード端子（ＧＮＤ）に接続されているため、上記のノイズにより制御ＩＣ１０２のＳＧＮＤ端子の電位が制御電源の平滑コンデンサＣ１３２に対して変動する。このため、過電流保護用のコンパレータＣＰ１２１の基準電位（Ｖｒｅｆ）が変動し、制御ＩＣ１０２内の制御部が誤動作する恐れがある。

図５は他の従来の半導体装置の構成を示す回路図である。この半導体装置は、リードフレームのリード端子を、ＭＯＳＦＥＴチップＭ１１１のソース（Ｓ）側と接続されたＳ端子と、制御ＩＣ１０２のＰＧＮＤ端子およびＳＧＮＤ端子と接続されたＧＮＤ端子とに独立させて設けている。これに対応して、プリント基板１０３も、Ｓ端子とＧＮＤ端子を独立させて設けている。Ｌ１０６はリードの配線インダクタンス、Ｌ１０８はプリント基板１０３内の配線インダクタンスをそれぞれ示している。その他は図４の回路と同様の構成である。

この回路においても、ＭＯＳＦＥＴチップＭ１１１がオン、オフすると、ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３が発生し、これらの電流Ｉ１０１〜Ｉ１０３のｄｉ／ｄｔによって、インダクタンスＬ１０１〜Ｌ１０３およびＬ１０５〜Ｌ１０８にノイズが発生する。制御部の接地端子であるＳＧＮＤ端子と上記のノイズが発生するＰＧＮＤ端子とが同じリード端子（ＧＮＤ）に接続され、同じくノイズが発生するＳ端子とＧＮＤ端子がプリント基板１０３内で接続されている。このため、上記のノイズにより制御ＩＣ１０２のＳＧＮＤ端子の電位が制御電源の平滑コンデンサＣ１３２に対して変動する。そして、同様に、過電流保護用のコンパレータＣＰ１２１の基準電位（Ｖｒｅｆ）が変動し、制御ＩＣ１０２内の制御部が誤動作する恐れがある。

図６は他の従来の半導体装置の構成を示す回路図である。この半導体装置は、図５の回路におけるＧＮＤ端子を更にＰＧＮＤ端子とＳＧＮＤ端子に分けて設けている。この回路では、ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３からの影響はなくなるが、端子数が増加し、外部端子数に制限がある場合には採用することができない。また、端子数の制限内で分けられた場合でも端子数が多くなり、プリント基板１０３のパターニングが難しくなる恐れがある。

図７〜図９は他の従来の半導体装置の構成を示す回路図である。これらの回路は、ＭＯＳ部１０１に電流検出用素子であるＭＯＳＦＥＴチップＭ１１２を内蔵した場合を示している。図７の回路は図４の回路に相当し、図８の回路は図５の回路に相当し、図９の回路は図６の回路に相当している。

図７の回路においても、ＭＯＳＦＥＴチップＭ１１１のオン、オフによりメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３が発生し、これらの電流Ｉ１０１〜Ｉ１０３のｄｉ／ｄｔによって、インダクタンスＬ１０１〜Ｌ１０４およびＬ１０７にノイズが発生する。このため、制御ＩＣ１０２のＳＧＮＤ端子の電位が制御電源の平滑コンデンサＣ１３２に対して変動し、制御ＩＣ１０２内の制御部が誤動作する恐れがある。

また、図８の回路においても同様に、インダクタンスＬ１０１〜Ｌ１０３およびＬ１０５〜Ｌ１０８にノイズが発生する。したがって、制御ＩＣ１０２内の制御部が誤動作する恐れがある。図９の回路では、図６の回路と同様ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３からの影響はなくなるが、端子数が増加し、外部端子数に制限がある場合には採用することができない。また、端子数の制限内で分けられた場合でも端子数が多くなり、プリント基板１０３のパターニングが難しくなる恐れがある。
特開２００５−３４７３２７号公報特許第３００８９２４号公報

上記のように構成された従来の半導体装置においては、上述のようにパワー素子に流れるメイン電流、オンドライブ電流、オフドライブ電流が発生する。そして、これらの電流のｄｉ／ｄｔによって、パワー素子、制御ＩＣ、プリント基板間のワイヤー、フレーム、パターンの配線インダクタンスにノイズが発生する。このため、制御ＩＣのＧＮＤ端子の電位が変動して、制御ＩＣ内の制御部が誤動作するという問題点がある。また、ＧＮＤ端子を分けて配線する場合はノイズの影響はなくなるが、端子数が増えて、端子数に制限がある場合には採用できない。

本発明は、このような点に鑑みてなされたものであり、端子数を増加させることなく、パワー素子の電流によってワイヤー、フレーム、パターンの配線インダクタンスに発生するノイズの影響をなくすことができ、制御部の誤動作を防止することができる半導体装置を提供することを目的とする。

本発明では上記課題を解決するために、パワー素子と、前記パワー素子を制御する集積化された制御回路とを備えた半導体装置において、前記制御回路は、前記パワー素子の駆動信号を出力する出力部の出力端子とその出力部の接地端子とを有するとともに、前記パワー素子を制御する制御部の接地端子を有し、前記パワー素子の制御端子と前記出力端子とが接続され、前記出力部の接地端子が前記パワー素子の接地側端子と接続されて外部に導出されていることを特徴とする半導体装置が提供される。

このような半導体装置によれば、パワー素子の駆動信号を出力する制御回路の出力部の接地端子がパワー素子の接地側端子と接続されて外部に導出されているので、端子数を増加させることなく、パワー素子の電流によってワイヤー、フレーム、パターンの配線インダクタンスに発生するノイズの影響をなくすことができ、制御部の誤動作を防止することができる。

本発明の半導体装置は、パワー素子の駆動信号を出力する制御回路の出力部の接地端子がパワー素子の接地側端子と接続されて外部に導出されているので、端子数を増加させることなく、パワー素子の電流によってワイヤー、フレーム、パターンの配線インダクタンスに発生するノイズの影響をなくすことができ、制御部の誤動作を防止することができるという利点がある。

以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態の半導体装置の構成を示す回路図である。パワー素子であるＭＯＳＦＥＴチップＭ１を有するＭＯＳ部１と、ＭＯＳＦＥＴチップＭ１を制御する集積化された制御回路である制御ＩＣ２は、リードフレームに搭載され、ワイヤーによって内部の配線がなされ、１つのパッケージに収納される。

このような半導体装置は、ＭＯＳ部１と制御ＩＣ２がリードフレームに搭載され、内部配線後に樹脂封止されて１パッケージとなる。そして、このパッケージがプリント基板３に実装されて、ＤＣ／ＤＣコンバータなどの回路を構成する。

ＭＯＳＦＥＴチップＭ１は、寄生ダイオードＤ１と寄生容量Ｃ１が存在する。制御ＩＣ２内の制御部には例えば過電流保護用のコンパレータＣＰ２１が設けられており、分圧用の抵抗Ｒ２１，Ｒ２２からの検出信号と基準電圧Ｖｒｅｆが入力される。また、制御ＩＣ２の出力段（出力部）にはトランジスタＴｒ２１，Ｔｒ２２の直列回路を有し、その接続点からＭＯＳＦＥＴチップＭ１へ駆動信号を出力する。制御ＩＣ２は、上記駆動信号を出力するＯＵＴ端子（出力端子）とその出力段のＰＧＮＤ端子（接地端子）が設けられ、これとは別に制御部のＳＧＮＤ端子（接地端子）と電流検出用のＯＣ端子が設けられている。プリント基板３は、メインの平滑コンデンサＣ３１、制御電源の平滑コンデンサＣ３２や抵抗Ｒ３１、コンデンサＣ３３と抵抗Ｒ３２のフィルタ回路などを有している。また、リードフレームのリード端子として、ＭＯＳＦＥＴチップＭ１のソース（Ｓ）側と接続されたＧＮＤ端子および制御ＩＣ２のＯＣ端子と接続された外部端子が設けられている。なお、ＭＯＳＦＥＴチップＭ１のドレイン（Ｄ）側と接続される端子は図示を省略している。

制御ＩＣ２のＯＵＴ端子とＭＯＳ部１のＧ端子との間はワイヤーによって電気的に接続されている。また、ＭＯＳ部１のＳ１端子とリードフレームのリード端子（ＧＮＤ）との間、制御ＩＣ２の制御部の接地端子であるＳＧＮＤ端子とリードフレームのリード端子（ＧＮＤ）との間がそれぞれワイヤーによって電気的に接続されている。また、制御ＩＣ２のＯＣ端子と外部端子との間もワイヤーによって電気的に接続されている。

上記ＭＯＳＦＥＴチップＭ１の制御端子であるゲート（Ｇ）は制御ＩＣ２の出力部のＯＵＴ端子と接続され、接地側端子であるソース（Ｓ）は制御ＩＣ２の出力部のＰＧＮＤ端子と接続されている。実際には、ＭＯＳＦＥＴチップＭ１の主電流が流れる接地側パッドとその補助パッドとを有し、上記のＰＧＮＤ端子はその補助パッドに接続されている。

また、同図のＬ１は制御ＩＣ２のＯＵＴ端子とＭＯＳ部１のゲート（Ｇ）端子とを接続するワイヤーの配線インダクタンス、Ｌ２は制御ＩＣ２のＰＧＮＤ端子とＭＯＳ部１のソース（Ｓ２）端子とを接続するワイヤーの配線インダクタンス、Ｌ３，Ｌ４はＭＯＳ部１とリードフレームのリードとを接続するアルミニウムなどのワイヤーの配線インダクタンス、Ｌ５はプリント基板３内の配線インダクタンスをそれぞれ示している。図の破線で囲まれた部分はリード部分の配線を示している。

上記構成の回路において、制御ＩＣ２からの駆動信号によりＭＯＳＦＥＴチップＭ１がオンすると、図１の破線矢印で示すように、ＭＯＳＦＥＴチップＭ１に流れるメイン電流（主電流）Ｉ１、オンドライブ電流Ｉ２が発生する。また、ＭＯＳＦＥＴチップＭ１がオフすると、図１の１点鎖線矢印で示すようにオフドライブ電流Ｉ３が発生する。そして、これらの電流Ｉ１〜Ｉ３のｄｉ／ｄｔによって、上記のワイヤー、フレーム、パターンの配線インダクタンスＬ１〜Ｌ５にノイズが発生する。

しかし、図１の回路ではＭＯＳＦＥＴチップＭ１の駆動信号を出力する制御ＩＣ２の出力部のＰＧＮＤ端子がＭＯＳＦＥＴチップＭ１のソースと接続されて外部に導出されており、上記のインダクタンスＬ１〜Ｌ５に発生したノイズは制御ＩＣ２のＳＧＮＤ端子の電位に変動を与えることはなく、コンパレータＣＰ２１の基準電位（Ｖｒｅｆ）が変動することはなく、制御ＩＣ２内の制御部が誤動作する恐れはない。

このように、第１の実施の形態ではＭＯＳＦＥＴチップＭ１の駆動信号を出力する制御ＩＣ２の出力部のＰＧＮＤ端子がＭＯＳＦＥＴチップＭ１のソースと接続されて外部に導出されているので、端子数を増加させることなく、ＭＯＳＦＥＴチップＭ１の電流によってワイヤー、フレーム、パターンの配線インダクタンスＬ１〜Ｌ５に発生するノイズの影響をなくすことができ、制御ＩＣ２の制御部の誤動作を防止することができる。

ここで、上記の半導体素子の製造に際しては、ＭＯＳ部１と制御ＩＣ２をリードフレームのダイパッドに搭載し、ＭＯＳＦＥＴチップＭ１および制御ＩＣ２のダイパッドへの接続をそれぞれワイヤボンディングで行うことができる。

図２は本発明の第２の実施の形態の半導体装置の構成を示す回路図である。この半導体装置は、図７〜図９に示す従来の半導体装置と同様、ＭＯＳ部１に電流検出用素子であるＭＯＳＦＥＴチップＭ２を内蔵させた場合を示している。実際には、ＭＯＳＦＥＴチップＭ１のメイン電流が流れる接地側パッドとその補助パッドとを有するとともに、ＭＯＳＦＥＴチップＭ２の接地側パッドを有し、制御ＩＣ２のＰＧＮＤ端子が上記補助パッドに接続され、ＭＯＳＦＥＴチップＭ２の接地側パッドが制御ＩＣ２の電流検出用端子であるＯＣ端子に接続されている。

このように構成された半導体装置においても、ＭＯＳＦＥＴチップＭ１の駆動信号を出力する制御ＩＣ２の出力部のＰＧＮＤ端子がＭＯＳＦＥＴチップＭ１のソースと接続されて外部に導出されているので、端子数を増加させることなく、ＭＯＳＦＥＴチップＭ１の電流によってワイヤー、フレーム、パターンの配線インダクタンスＬ１〜Ｌ５に発生するノイズの影響により制御ＩＣ２の制御部のＧＮＤ端子の電位が変動することなく、制御ＩＣ２の制御部の誤動作を防止することができる。

図３は上述の半導体装置の配線構造を示すブロック図である。同図の（ａ）は図４および図７に示す従来の半導体装置の配線構造、（ｂ）は図１に示す第１の実施の形態の半導体装置の配線構造、（ｃ）は図２に示す第２の実施の形態の半導体装置の配線構造をそれぞれ示している。

第１および第２の実施の形態では、制御ＩＣ２のＰＧＮＤ配線を直接ＭＯＳＦＥＴチップＭ１のＳ２端子（ソース端子のＰＧＮＤ端子への配線用ソース端子）へ配線し、ＳＧＮＤ配線は単独で行ってＧＮＤ端子として出力する。このように配線することにより、ＭＯＳＦＥＴチップＭ１のメイン電流Ｉ１、オンドライブ電流Ｉ２のｄｉ／ｄｔによってワイヤー、フレーム、プリント基板３のパターンのインダクタンスＬ１，Ｌ３，Ｌ４にノイズが発生し、次にオフドライブ電流Ｉ３のｄｉ／ｄｔによってワイヤーのみのインダクタンスＬ２にノイズが発生するが、いずれのノイズもＳＧＮＤ＝ＧＮＤ端子には影響がなく、制御ＩＣ２の誤動作の発生はない。

本発明の第１の実施の形態の半導体装置の構成を示す回路図である。本発明の第２の実施の形態の半導体装置の構成を示す回路図である。半導体装置の配線構造を示すブロック図である。従来の半導体装置の構成を示す回路図である。他の従来の半導体装置の構成を示す回路図である。他の従来の半導体装置の構成を示す回路図である。他の従来の半導体装置の構成を示す回路図である。他の従来の半導体装置の構成を示す回路図である。他の従来の半導体装置の構成を示す回路図である。

符号の説明

１ＭＯＳ部
２制御ＩＣ
３プリント基板
Ｃ３１，Ｃ３２平滑コンデンサ
Ｌ１〜Ｌ５配線インダクタンス
Ｍ１，Ｍ２ＭＯＳＦＥＴチップ

Claims

パワー素子と、前記パワー素子を制御する集積化された制御回路とを備えた半導体装置において、
前記制御回路は、前記パワー素子の駆動信号を出力する出力部の出力端子とその出力部の接地端子とを有するとともに、前記パワー素子を制御する制御部の接地端子を有し、
前記パワー素子の制御端子と前記出力端子とが接続され、
前記出力部の接地端子が前記パワー素子の接地側端子と接続されて外部に導出されていることを特徴とする半導体装置。
前記パワー素子の主電流が流れる接地側パッドとその補助パッドとを有し、
前記出力部の接地端子が前記補助パッドに接続されていることを特徴とする請求項１記載の半導体装置。
前記パワー素子の主電流が流れる接地側パッドとその補助パッドとを有するとともに、電流検出用素子の接地側パッドを有し、
前記出力部の接地端子が前記補助パッドに接続され、前記電流検出用素子の接地側パッドが前記制御回路の電流検出端子に接続されていることを特徴とする請求項１記載の半導体装置。