JP2009014437A - テスト回路 - Google Patents
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Abstract
【解決手段】MCMADSのテスティングにおいて、テストカード上にNチャンネルオープンドレイン対を構成してMCMADSレシーバーに接続し、テストカード上のNチャンネルオープンドレイン回路をテスタの電圧出力を使用して相補的に駆動することにより、MCMADS伝送システムの実動作と同じ電流駆動のテスティング環境を実現することで容易かつ高精度にMCMADSレシーバー回路のテストを実行することができる。
【選択図】図4
Description
この従来技術では、テストモード入力ピンがL状態の通常動作モードでの出力回路部分の電源供給が、出力回路電源/テスト信号入力ピンOVDD/TINによる。また、テストモード入力ピンがH状態のテストモード時には、出力回路電源/テスト信号入力ピンOVDD/TINは、内部回路部分のテスト信号入力に用いられる。テストモードでは出力回路部分の出力バッファはオープンドレイン方式の出力となるため、半導体集積回路外部へ出力する信号駆動の電源は不要となる。
この従来技術では、IC(半導体集積回路)のCPUにより駆動されるオープンドレイン構成の出力FETのドレインを、ICの内部情報を表示するLEDへの表示出力用ポートに接続し、更に、CPUがバッファ回路を介してポートの電圧Vdsを監視できるようにし、ポートを入出力ポート構成とする。そして、ICの外部の装置内にLEDポートとグランド間を短絡/開放する外部スイッチを設け、ICの電源リセット後、通常の動作を開始する前に、スイッチを外部装置内ON/OFF制御器Aを介し、設定するデータに応じた回数分ON/OFFさせてCPUに読み込ませる。
前記テストカード(200)に外付けされ、前記第1電圧駆動信号(IN1)と位相において相補的である第2電圧駆動信号(IN2)が入力されると第2振幅電圧(INN)を出力する第2のNchオープンドレイン(72,212,302)と
を具備する
テスト回路。
まず、図1に、MCMADSと同じ高速伝送手段であるLVDSの回路構成を示す。
図1のLVDSの伝送回路は、トランスミッター(Tx)10と、レシーバー(Rx)20を備えている。また、トランスミッター(Tx)10とレシーバー(Rx)20とは、信号INP、INNのペア伝送路30で接続されている。ペア伝送路30は、伝送路INP31と、伝送路INN32を含む。伝送路INP31は、信号INPの伝送路である。伝送路INN32は、信号INNの伝送路である。
図2のLVDSの伝送回路は、テスター40と、テストカード50と、テスト対象IC(半導体集積回路)60を備えている。テスター40は、第1バッファ41と、第2バッファ42を備えている。第1バッファ41は、信号INPを出力する。第2バッファ42は、信号INNを出力する。また、テスター40は、信号INP、INNをテストカード50に入力する。テストカード50は、信号INP、INNをテスト対象IC60に入力する。ここでは、テスト対象IC60は、図1のレシーバー(Rx)20を示す。
図3のMCMADSの回路構成は、トランスミッター(Tx)70と、レシーバー(Rx)80を備えている。また、トランスミッター(Tx)70とレシーバー(Rx)80とは、信号INP、INNのペア伝送路90で接続されている。ペア伝送路90は、伝送路INP91と、伝送路INN92を含む。伝送路INP91は、信号INPの伝送路である。伝送路INN92は、信号INNの伝送路である。
図4のMCMADSの回路構成は、テスター100と、テストカード200と、テスト対象IC300を備えている。テスター100は、信号IN1、IN2をテストカード200に入力する。テストカード200は、信号INP、INNをテスト対象IC300に入力する。この時、テスター100は、第1バッファ101と、第2バッファ102を備えている。第1バッファ101は、信号IN1を出力する。第2バッファ102は、信号IN2を出力する。テストカード200は、外付けIC210を備えている。外付けIC210は、Nchオープンドレイン(Tr1)211と、Nchオープンドレイン(Tr2)212を備えている。Nchオープンドレイン(Tr1)211は、信号IN1を入力され、信号INPを出力する。Nchオープンドレイン(Tr2)212は、信号IN2を入力され、信号INNを出力する。
図6のMCMADSの回路構成は、テスター100と、テストカード200と、テスト対象IC300を備えている。テスター100は、信号IN1、IN2をテストカード200に入力する。テストカード200は、信号INP、INNをテスト対象IC300に入力する。この時、テスター100は、第1バッファ101と、第2バッファ102を備えている。第1バッファ101は、信号IN1を出力する。第2バッファ102は、信号IN2を出力する。テスト対象IC300は、Nchオープンドレイン(Tr1)301と、Nchオープンドレイン(Tr2)302と、レシーバー(Rx)303を備えている。Nchオープンドレイン(Tr1)301は、信号IN1を入力され、信号INPを出力する。Nchオープンドレイン(Tr2)302は、信号IN2を入力され、信号INNを出力する。また、信号INP、INNは、テストカード200を経由して、レシーバー(Rx)303に入力される。この時、信号INP、INNが、テストカード200を経由せずに、レシーバー(Rx)303に入力されるようにすることも可能であるが、信号INP、INNの電圧検出のために、一旦テストカード200側を経由することが好ましい。
本発明は、出力回路として出力端子をグランドに接続るスイッチを持ち、入力回路として入力端子を電流駆動する回路を持つ、伝送装置の入力回路のテスト方法である。汎用試験回路(LSIテスター)でのテストにおいて、入力回路に接続するテスト出力回路として汎用試験回路と別に設けたスイッチを使用することを特徴とする。また、伝送信号が相補的に電流がオン/オフされる信号対であることを特徴とする。更に、汎用試験回路と別に設けたスイッチを被検デバイス内に構成することを特徴とする。
11… スイッチ(SW1)
12… スイッチ(SW2)
13… スイッチ(SW3)
14… スイッチ(SW4)
15… VDD
16… 定電流源(Io)
17… 定電流源(Io)
18… 定電流源(Io)
19… 定電流源(Io)
20… レシーバー(Rx)
21… 抵抗(Ro)
22… 比較器(CMP)
30… ペア伝送路
31… 伝送路INP
32… 伝送路INN
40… テスター
41… 第1バッファ
42… 第2バッファ
50… テストカード
60… テスト対象IC(半導体集積回路)
70… トランスミッター(Tx)
71… Nchオープンドレイン
72… Nchオープンドレイン
80… レシーバー(Rx)
81… 抵抗(Ro)
82… VDD
83… 定電流源(Io)
84… 定電流源(Io)
85… 電圧増幅段
90… ペア伝送路
91… 伝送路INP
92… 伝送路INN
100… テスター
101… 第1バッファ
102… 第2バッファ
200… テストカード
210… 外付けIC
211… Nchオープンドレイン(Tr1)
212… Nchオープンドレイン(Tr2)
300… テスト対象IC
301… Nchオープンドレイン(Tr1)
302… Nchオープンドレイン(Tr2)
303… レシーバー(Rx)
Claims (6)
- テストカードに外付けされ、第1電圧駆動信号が入力されると第1振幅電圧を出力する第1のNchオープンドレインと、
前記テストカードに外付けされ、前記第1電圧駆動信号と位相において相補的である第2電圧駆動信号が入力されると第2振幅電圧を出力する第2のNchオープンドレインと
を具備する
テスト回路。 - 請求項1に記載のテスト回路において、
前記第1振幅電圧及び前記第2振幅電圧は、テスト対象の集積回路から駆動される電流によって発生する
テスト回路。 - 請求項2に記載のテスト回路において、
前記テスト対象の集積回路は、
前記第1振幅電圧及び前記第2振幅電圧によって生じた差電圧を増幅する電圧増幅段
を具備する
テスト回路。 - 請求項3に記載のテスト回路において、
前記第1電圧駆動信号が第1レベル、前記第2電圧駆動信号が第2レベルの場合、前記電圧増幅段は、前記第1レベルの信号を出力する
テスト回路。 - 請求項2乃至4のいずれか一項に記載のテスト回路において、
前記第1のNchオープンドレイン及び前記第2のNchオープンドレインは、前記テスト対象の集積回路に設けられている
テスト回路。 - 請求項1乃至5のいずれか一項に記載のテスト回路において、
前記第1振幅電圧及び前記第2振幅電圧のうち一方は、100mVレベルの低振幅電圧である
テスト回路。
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CN111983421B (zh) * | 2019-05-24 | 2023-07-25 | 台湾积体电路制造股份有限公司 | 电路检测系统与电路检测方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02170464A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | 特性試験用共通パッドを有する半導体集積素子 |
JP2004069544A (ja) * | 2002-08-07 | 2004-03-04 | Renesas Technology Corp | 出力端子の出力チェック方法および半導体集積回路装置 |
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---|---|---|---|---|
JP3491719B2 (ja) * | 1995-12-14 | 2004-01-26 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路 |
JP2001053598A (ja) * | 1999-08-16 | 2001-02-23 | Nec Corp | インターフェイス回路、該インターフェイス回路を備えた電子機器及び通信システム |
JP3676736B2 (ja) * | 2002-01-17 | 2005-07-27 | Necエレクトロニクス株式会社 | データインタフェース回路 |
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JP4518321B2 (ja) * | 2004-05-28 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | データ伝送装置、及び受信装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02170464A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | 特性試験用共通パッドを有する半導体集積素子 |
JP2004069544A (ja) * | 2002-08-07 | 2004-03-04 | Renesas Technology Corp | 出力端子の出力チェック方法および半導体集積回路装置 |
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