KR20240059182A - 테스트 동작을 수행하는 인터페이스 - Google Patents

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최은주
박호영
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Abstract

본 기술은 두 가지 이상의 인터페이스 프로토콜을 지원하는 인터페이스의 TEST 모드 회로에 대한 것으로, 테스트 모드에서, 반전된 병렬 데이터를 병-직렬 변환해 제1출력 데이터를 생성하는 제1병-직렬 변환 회로; 상기 테스트 모드에서, 비반전된 상기 병렬 데이터를 병-직렬 변환해 제2출력 데이터를 생성하는 제2병-직렬 변환 회로; 상기 테스트 모드에서, 비반전된 병렬 데이터를 병-직렬 변환해 제3출력 데이터를 생성하는 제3병-직렬 변환 회로; 상기 테스트 모드에서, 반전된 상기 병렬 데이터를 병-직렬 변환해 제4출력 데이터를 생성하는 제4병-직렬 변환 회로; 상기 테스트 모드에서, 상기 제1출력 데이터 및 상기 제2출력 데이터를 입력 받는 제1드라이버 회로; 및 상기 테스트 모드에서, 상기 제3출력 데이터 및 상기 제4출력 데이터를 입력 받는 제2드라이버 회로를 포함할 수 있다.

Description

테스트 동작을 수행하는 인터페이스 {NTERFACE SUPPORTING TEST OPERATION}
본 발명의 몇몇 실시예들은 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에 관한 것으로, 더욱 상세하게는 두 가지 이상의 서로 다른 인터페이스 프로토콜을 지원하는 인터페이스에서 하나의 인터페이스 프로토콜을 이용해 다른 인터페이스 프로토콜에서 사용하는 신호 경로 및 회로까지 테스트할 수 있도록 하는 테스트 모드 회로에 관한 것이다.
최근 씨모스 이미지 센서(CIS)는 고해상도의 이미지 정보를 고속으로 처리하면서 전력 소모를 줄이는 방향으로 발전하고 있다.
이와 함께 씨모스 이미지 센서와 어플리케이션 프로세서(Application Processor, AP)를 비롯한 프로세서를 연결하는 인터페이스 프로토콜도 함께 발전하고 있으며 그 대표적인 예로 MIPI(Mobile Industry Processor Interface) 얼라이언스에서 개발한 디-파이(D-PHY(Display Serial Interface-PHY))와 씨-파이(C-PHY(Camera Serial Interface-PHY))가 있다.
디-파이(D-PHY)의 경우 1개의 클럭 레인과 최대 4개의 데이터 레인으로 구성되며 각 레인이 차동 신호를 출력하기 때문에 총 10개의 라인을 사용하여 신호를 주고 받게 된다. 씨-파이(C-PHY)는 디-파이(D-PHY)를 개선한 것으로 최대 3개의 데이터 레인만이 있으며, 디-파이(D-PHY)와 다르게 1개 레인당 3개의 라인을 사용한다. 클럭은 별도의 레인이 없고 전송되는 데이터에 임베디드(embedded) 시키게 되며, 데이터를 받는 쪽에서 임베디드 된 클럭을 찾아 내는 모듈을 사용한다.
씨모스 이미지 센서를 사용하는 시스템에 따라 사용하는 인터페이스 프로토콜이 달라지게 되므로, 씨모스 이미지 센서에서는 디-파이(D-PHY)와 씨-파이(C-PHY)를 모두 지원할 수 있도록 구성해 두고 시스템 설정에 따라 특정 인터페이스 프로토콜을 선택하여 사용할 수 있도록 하기도 하며 이러한 방식을 콤보-파이(Combo-PHY)라고 한다.
디-파이(D-PHY)와 씨-파이(C-PHY)는 연결 방식 및 신호 전송 방식에 차이가 있으므로 각각에서 사용하는 신호 경로 및 사용되는 회로에도 차이가 있다. 따라서 콤보-파이를 지원하는 인터페이스 장치의 동작을 테스트하기 위해서는 디-파이와 씨-파이를 각각 검증 해야하며, 이를 위해 하나의 테스트 장비가 디-파이와 씨-파이를 모두 지원하거나 디-파이 테스트 장비와 씨-파이 테스트 장비를 별도로 구비해야 하게 된다. 만약 두 인터페이스 중 한 가지만 테스트를 진행하는 경우 나머지 인터페이스에서만 사용하는 신호 경로 및 회로 부분을 테스트할 수 없고 해당 영역에 불량이 있더라도 검출할 수 없게 되는 문제가 있다.
본 발명의 실시예는 두 가지 이상의 서로 다른 인터페이스 프로토콜을 지원하는 인터페이스 장치에서 하나의 인터페이스 프로토콜을 이용해 다른 인터페이스 프로토콜에서 사용하는 신호 경로 및 회로까지 테스트할 수 있도록 하는 테스트 모드 회로를 제공한다.
본 발명의 실시예에 따른 인터페이스 장치는, 테스트 모드에서, 반전된 병렬 데이터를 병-직렬 변환해 제1출력 데이터를 생성하는 제1병-직렬 변환 회로; 상기 테스트 모드에서, 비반전된 상기 병렬 데이터를 병-직렬 변환해 제2출력 데이터를 생성하는 제2병-직렬 변환 회로; 상기 테스트 모드에서, 비반전된 병렬 데이터를 병-직렬 변환해 제3출력 데이터를 생성하는 제3병-직렬 변환 회로; 상기 테스트 모드에서, 반전된 상기 병렬 데이터를 병-직렬 변환해 제4출력 데이터를 생성하는 제4병-직렬 변환 회로; 상기 테스트 모드에서, 상기 제1출력 데이터 및 상기 제2출력 데이터를 입력 받는 제1드라이버 회로; 및 상기 테스트 모드에서, 상기 제3출력 데이터 및 상기 제4출력 데이터를 입력 받는 제2드라이버 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 두 가지 이상의 서로 다른 인터페이스 프로토콜을 지원하는 인터페이스 장치에서 하나의 인터페이스 프로토콜을 이용해 다른 인터페이스 프로토콜에서 사용하는 신호 경로 및 회로까지 테스트할 수 있도록 하는 테스트 모드 회로를 제공함으로써 하나의 인터페이스 프로토콜을 지원하는 테스트 장비만으로 다른 인터페이스 프로토콜에서 사용하는 신호 경로 및 회로까지 한번에 테스트를 진행할 수 있게 된다.
도 1은 콤보-파이를 지원하는 본 발명의 일실시예에 따른 인터페이스의 블록 구성 도면,
도 2는 본 발명의 다른 실시예에 따른 인터페이스의 블록 구성도,
도 3은 도 2에 도시된 인터페이스(10)의 디-파이 모드 동작에 대한 이해를 돕기 위한 도면,
도 4는 도 3에 도시된 디-파이 모드의 드라이버 블록(240)의 동작에 대한 이해를 돕기 위한 도면,
도 5는 도 2에 도시된 인터페이스(10)의 씨-파이 모드 동작에 대한 이해를 돕기 위한 도면,
도 6은 도 5에 도시된 씨-파이 모드의 드라이버 블록(240)의 동작에 대한 이해를 돕기 위한 도면,
도 7은 도 2에 도시된 인터페이스(10)의 따른 테스트 모드 동작에 대한 이해를 돕기 위한 도면,
도 8은 도 7에 도시된 테스트 모드 동작의 또 다른 실시예를 나타내는 도면이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 Combo-PHY를 지원하는 본 발명의 일실시예에 따른 인터페이스(10A)의 일반적인 블록 구성도이다.
도 1에 도시된 바와 같이, 인터페이스(10A)는 디지털 파이(Digital PHY, 100A)와 아날로그 파이(Analog PHY, 200A)를 포함할 수 있다.
디지털 파이(100A)는 씨-파이 로직(C-PHY Logic, 110A)과 디-파이 로직(D-PHY Logic, 120A)를 포함할 수 있으며, 입력 받은 병렬 데이터를 선택된 인터페이스 프로토콜에 따라 변형된 병렬 데이터 형식으로 출력한다. 예를 들어 씨-파이 모드로 동작하는 경우 씨-파이 로직(110A)이 활성화 되어, 입력 받은 데이터를 씨-파이 프로토콜에 맞도록 변형하여 병렬 데이터 형식으로 출력할 수 있다. 만약 디-파이 모드로 동작하는 경우에는 디-파이 로직(120A)이 활성화 되어 입력된 병렬 데이터를 디-파이 프로토콜에 맞도록 변형하여 병렬 데이터 형식으로 출력할 수 있다.
아날로그 파이(Analog PHY, 200A)는 시리얼라이징 블록(Serializing Block, 210A), 멀티플렉서 블록(Multiplexer Block, 220A), 드라이버 콘트롤 블록(Driver Control Block, 230A), 및 드라이버 블록(Driver Block, 240A)를 포함할 수 있다. 시리얼라이징 블록(210A)은 디지털 파이(100A)로부터 병렬 데이터를 입력 받아 병직렬 변환하여 직렬 데이터 형식으로 출력할 수 있다. 멀티플렉서 블록(220A)은 시리얼라이징 블록(210A)으로 부터 입력 받은 직렬 데이터를 선택된 인터페이스 프로토콜에 따라 다른 경로로 드라이버 콘트롤 블록(230A)으로 전달할 수 있다. 드라이버 콘트롤 블록은 입력 받은 직렬 데이터에 따라 드라이버 블록(240A)를 제어하기 위한 제어 신호를 생성 할 수 있다. 드라이버 블록(240A)는 드라이버 콘트롤 블록(230A)로부터 입력 받은 제어신호에 따라 데이터를 출력할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 인터페이스10)의 블록 구성도이다.
도 2의 인터페이스 장치(10)는 디지털 파이(100)와 아날로그 파이(200)를 포함할 수 있다.
디지털 파이(100)는 싸-파이 로직(110), 디-파이 로직(120), 및 테스트 로직(TEST Logic, 130)을 포함할 수 있다. 씨-파이 로직(110)과 디-파이 로직(120)은 도 1에서 설명한 씨-파이 로직(110A)과 디-파이 로직(120A)에 각각 대응될 수 있다.
테스트 로직(130)은 테스트 모드 동작 시 활성화 되어 입력 받은 병렬 데이터를 테스트 동작을 위한 병렬 데이터 형식으로 변환하여 출력할 수 있다.
아날로그 파이(200)는 시리얼라이징 블록(210), 멀티플렉서 블록(220), 드라이버 콘트롤 블록(230), 및 Driver Block(240)을 포함할 수 있다.
시리얼라이징 블록(210), 멀티플렉서 블록(220), 드라이버 콘트롤 블록(230), 및 드라이버 블록(240)은 각각 도1에서 설명한 시리얼라이징 블록(210A), 멀티플렉서 블록(220A), 드라이버 콘트롤 블록(230A), 및 드라이버 블록(240A)에 대응될 수 있다.
도 3은 도 2에 도시된 인터페이스(10)의 디-파이 모드 동작에 대한 이해를 돕기 위한 도면 이다.
디지털 파이(100)에 포함된 씨-파이(110)와 테스트 로직(130)은 디-파이 모드 동작과 관련 없으므로, 도 3에서는 이의 도시를 생략했다.
디지털 파이(100)은 하나 이상의 비트로 구성된 모드 정보(MODE)를 입력 받아 디-파이 모드, 씨-파이 모드, 및 테스트 모드 중 하나의 동작 모드를 선택할 수 있다.
디-파이 모드 동작 시 씨-파이 로직(110) 및 테스트 로직(130)은 모드 정보(MODE)에 의해 비활성화 될 수 있다.
디-파이 모드 동작 시 모드 정보(MODE)에 의해 디지털 파이(100)에 포함된 디-파이 로직(120)이 활성화 되어 외부로 출력하기 위한 병렬 데이터(DATA1<7:0>, DATA2<7:0>, DATA3<7:0>, DATA4<7:0>)를 입력 받을 수 있다.
디-파이 인터페이스 프로토콜의 경우 1개의 클럭 레인(clock lane)과 최대 4개의 데이터 레인(data lane)으로 구성될 수 있다. 도 3에서는 4개의 데이터 레인을 구비한 경우에 대해 도시하고 있으며 실시 예에 따라 데이터 레인의 수가 4개 보다 적게 구성될 수 있다.
디-파이 로직(120)은 병렬 데이터들(DATA1<7:0> ~ DATA4<7:0>)을 입력 받을 수 있다. 병렬 데이터들(DATA1<7:0> ~ DATA4<7:0>) 각각은 하나의 데이터 레인으로 출력되기 위한 데이터 일 수 있다.
디-파이 로직(120)은 각 데이터 레인 마다 앰패시스 정보(EMP1~EMP4)를 생성하는 앰패시스 회로들(121 ~ 124)을 포함할 수 있다. 앰패시스 회로들(121 ~ 124)은 입력되는 병렬 데이터 값에 따라 최종 출력 신호의 구동력을 조절하기 위한 병렬 데이터 형태로 앰패시스 정보(EMP1~EMP4)를 생성하여 출력 할 수 있다. 앰패시스 회로(121)는 병렬 데이터(DATA1<7:0>)의 앰패시스 동작을 위한 앰패시스 정보(EMP1)를 생성하고, 앰패시스 회로(123)는 병렬 데이터(DATA3<7:0>)의 앰패시스 동작을 위한 앰패시스 정보(EMP3)를 생성할 수 있다. 앰패시스 동작의 종류에는 디-앰패시스(de-emphasis) 동작 및 프리-앰패시스(pre-emphasis) 동작이 있을 수 있다.
앰패시스 회로(121 내지 124)는 앰패시스 동작을 수행하도록 설정되는 경우 활성화 되고, 앰패시스 동작이 수행되지 않도록 설정되는 경우 비활성화 될 수 있다.
디-파이 모드 동작 시 디지털 파이(100)는 각 데이터 레인으로 병렬 데이터(DATA1<7:0> ~ DATA4<7:0>)를 입력 받아 병렬 데이터(DATA1<7:0> ~ DATA4<7:0>) 및 병렬 데이터들(DATA1<7:0> ~ DATA4<7:0>) 각각에 대응하는 앰패시스 정보(EMP1 ~ EMP4)를 출력 할 수 있다.
디-파이 로직(120)은 클럭 신호를 출력하기 위한 클럭 패턴 생성 회로(125)를 포함할 수 있다. 클럭 패턴 생성회로(125)는 병렬 데이터 형태의 클럭 패턴(CLK_PATTERN<7:0>)과 함께 이에 대한 앰패시스의 정보(EMP_CLK)를 출력 할 수 있다.
아날로그 파이(200)는 시리얼라이징 블록(210), 멀티플렉서 블록(220), 드라이버 콘트롤 블록(230), 및 드라이버 블록(240)을 포함할 수 있다.
아날로그 파이(200)는 모드 정보(MODE)를 입력 받아 디-파이 모드, 씨-파이 모드, 및 테스트 모드 중 하나의 동작 모드를 선택할 수 있다.
디-파이 모드 동작 시 시리얼라이징 블록(210), 멀티플렉서 블록(220), 드라이버 콘트롤 블록(230), 및 드라이버 블록(240)은 모드 정보(MODE)에 의해 디-파이 프로토콜로 데이터를 출력할 수 있도록 설정 될 수 있다.
시리얼라이징 블록(210)은 18개의 병직렬 변환회로들(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>)을 포함 할 수 있다. 시리얼 라이징 블록(210)은 모드 정보(MODE)에 의해 디-파이 모드로 선택되는 경우 18개의 병직렬 변환회로(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>) 중 10개(SER1<1>, SER1<0>, SER3<1>, SER3<0>, SER5<1>, SER5<0>, SER7<1>, SER7<0>, SER9<1>, SER9<0>)가 활성화 되고 나머지 8개(SER2<1>, SER2<0>, SER4<1>, SER4<0>, SER6<1>, SER6<0>, SER8<1>, SER8<0>)는 비활성화 될 수 있다.
활성화된 병직렬 변환회로들(SER1<1>, SER1<0>, SER3<1>, SER3<0>, SER5<1>, SER5<0>, SER7<1>, SER7<0>, SER9<1>, SER9<0>)은 병렬 데이터(DATA1<7:0> ~ DATA4<7:0>), 클럭 패턴(CLK_PATTERN<7:0>), 및 앰패시스 정보들(EMP1~EMP4, EMP_CLK)을 입력 받아 8:1로 병직렬 변환하여 출력할 수 있다. 예를 들어, 병직렬 변환회로(SER1<1>)의 출력(S11)은 병렬 데이터(DATA1<7:0>)를 8:1로 병직렬 변환한 결과이고, 병직렬 변환회로(SER1<0>)의 출력(S10)은 앰패시스 정보(EMP1)를 8:1로 병직렬 변환한 결과일 수 있다.
디-파이 모드 동작 시 멀티플렉서 블록(220)은 시리얼 라이징 블록(210)의 출력들(S11, S10, S31, S30, S51, S50, S71, S70, S91, S90)을 입력 받아 각 데이터 레인 및 클럭 레인이 차동 신호 형태로 출력되도록 신호 경로를 설정할 수 있다. 멀티플렉서 블록(220)은 인버터들(301~311)을 이용해 시리얼 라이징 블록의 출력들 중 일부를 반전해 드라이버 콘트롤 블록(230)으로 전달할 수 있다. 예를 들어, 드라이버 콘트롤 회로(DRVCON1)는 병직렬 변환 회로(SER1<0>)의 출력(S11), 출력(S11)이 인버터(301)에 의해 반전된 결과 및 병직렬 변환 회로(SER1<0>)의 출력(S10)을 전달받을 수 있으며, 드라이버 콘트롤 회로(DRVCON4)는 병직렬 변환 회로(SER3<1>)의 출력(S31)이 인버터(304)에 의해 반전된 결과, 출력(S31) 및 병직렬 변환 회로(SER3<0>)의 출력(S30)을 전달받을 수 있다.
드라이버 콘트롤 블록(230)은 10개의 드라이버 콘트롤 회로들(DRVCON1~DRVCON10)을 포함할 수 있다.
디파이 모드 동작 시 드라이버 콘트롤 블록(230)의 10개의 드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON10)이 모두 활성화 될 수 있다.
드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON10)은 멀티플렉서 블록(230)으로부터 차동 신호 형태의 직렬 데이터 쌍들을 입력 받아 복수의 풀업(Pull up) 신호들(PU1~PU10)과 복수의 풀다운(Pull down) 신호들(PD1~PD10) 형태로 변환하여 출력할 수 있다. 또한, 드라이버 콘트롤 회로들(DRVCON1~DRVCON10)은 멀티플렉서 블록(230)으로부터 전달된 앰패시스 정보를 풀업 신호들(PU1~PU10)과 풀다운 신호들(PD1~PD10)에 반영해 드라이버 블록(240)이 출력하는 데이터의 구동력이 조절되도록 할 수 있다. 예를 들어, 드라이버 콘트롤 회로(DRVCON7)는 병직렬 변환 회로(SER7<1>)로부터 출력되는 직렬 데이터(S71)와 직렬 데이터(S71)가 인버터(307)에 의해 반전된 데이터, 즉 차동 데이터,에 응답해 드라이버(DRIVER7)가 출력할 데이터의 논리 레벨을 결정하고, 병직렬 변환 회로(SER7<0>)로부터 출력되는 앰패시스 정보를 이용해 드라이버(DRIVER)의 구동력을 결정하고, 그 결과에 따라 풀업 신호(PU7)와 풀다운 신호(PD7)를 생성할 수 있다.
드라이버 블록(240)은 10개의 드라이버 회로들(DRIVER1 ~ DRIVER10)을 포함할 수 있다.
디-파이 모드 동작 시 드라이버 블록(240)에 포함된 10개의 드라이버 회로들(DRIVER1 ~ DRIVER10)이 모두 활성화 될 수 있다.
드라이버 회로들(DRIVER1 ~ DRIVER10) 각각은 풀업 신호들(PU1~PU10)과 풀다운 신호들(PD1~PD10) 중 자신에 대응하는 풀업 신호와 풀다운 신호에 의해 제어되어 데이터를 출력할 수 있다. 예를 들어, 드라이버 회로(DRIVER10)가 출력하는 데이터의 논리 레벨과 구동력은 풀업 신호(PU10)와 풀다운 신호(PD10)에 의해 결정될 수 있다.
도 4는 도 3에 도시된 디-파이 모드의 드라이버 블록(240)의 동작에 대한 이해를 돕기 위한 도면이다. 드라이버 회로들(DRIVER1, DRIVER2)을 예시로 드라이버 블록(240)의 동작에 대해 알아보기로 한다.
드라이버 회로들(DRIVER1, DRIVER2) 각각은 병렬로 연결된 복수의 풀업 스위치들(411, 412, 413, 431, 432, 433)과 복수의 풀다운 스위치들(414, 415, 416, 434, 435, 436) 및 저항 소자들(417~422, 437~442)을 포함할 수 있다. 풀업 스위치들(411, 412, 413)은 풀업 신호(PU1)에 의해 제어되고, 풀다운 스위치들(414, 415, 416)은 풀다운 신호(PD1)에 의해 제어될 수 있다. 풀업 신호(PU1)와 풀다운 신호(PD1) 각각은 풀업 스위치들(411, 412, 413)과 풀다운 스위치들(414, 415, 416)의 개수만큼의 비트 수를 가질 수 있다. 즉, 풀업 신호(PD1)에 의해 풀업 스위치들(411, 412, 413) 각각의 온/오프가 독립적으로 제어될 수 있으며, 풀다운 신호(PD1)에 의해 풀다운 스위치들(414, 415, 416) 각각의 온/오프가 독립적으로 제어될 수 있다. 마찬가지로, 풀업 스위치들(431~433)은 풀업 신호(PU2)에 의해 제어되고, 풀다운 스위치들(434~436)은 풀다운 신호(PD2)에 의해 제어될 수 있다. 풀업 스위치들(411, 412, 413, 431, 432, 433)과 풀다운 스위치들(414, 415, 416, 434, 435, 436) 각각은 CMOS 트랜지스터 일 수 있다.
도 3과 도 4를 함께 참조하면, 디-파이 모드에서 디-파이 로직(120)에 입력된 병렬 데이터(DATA1<7:0>)는 디-파이 로직(120)에 포함된 앰패시스 회로(121)에서 생성된 앰패시스 정보(EMP1)와 함께 시리얼라이징 블록(210)으로 전달될 수 있다. 이때 앰패시스 정보(EMP1)는 8비트의 병렬 데이터 형태로 생성되며, 동일한 논리 값의 데이터가 연속적으로 출력될 때 드라이버의 구동력을 조절하기 위한 정보를 포함할 수 있다.
시리얼라이징 블록(210)에 포함된 병직렬 변환 회로(SER1<1>)는 디-파이 로직(120)으로부터 전달된 DATA1<7:0>을 입력 받아 병직렬 변환하여 직렬 데이터(S11)를 출력할 수 있다. 병직렬 변환 회로(SER1<0>)는 앰패시스 회로(121)로부터 8비트의 앰패시스 정보(EMP1)를 입력 받아 병직렬 변환하여 직렬 데이터(S10) 형태로 출력할 수 있다.
멀티플렉서 블록(220)은 병직렬 변환 회로(SER1<1>)에서 출력한 직렬 데이터(S11)를 입력 받아 드라이버 콘트롤 블록(230)에 포함된 드라이버 콘트롤 회로들(DRVCON1, DRVCON2)이 드라이버들(DRIVER1, DRIVER2)이 한쌍의 차동 데이터를 출력하도록 제어하기 위한 풀업 신호들(PU1, PU2) 및 풀다운 신호들(PD1, PD2)을 생성할 수 있도록 데이터 전달 경로를 설정할 수 있다. 멀티플렉서 블록(220)은 병직렬 변환 회로(SER1<1>)로부터 전달된 직렬 데이터(S11)를 드라이버 콘트롤 회로(DRVCON1)의 정입력 단자로로 전달하고 직렬 데이터(S11)를 반전한 데이터를 드라이버 콘트롤 회로(DRVCON1)의 부입력 단자로 전달할 수 있다. 멀티플렉서 블록(220)은 병직렬 변환 회로(SER1<1>)에서 입력 받은 직렬 데이터(S11)를 반전하여 드라이버 콘트롤 회로(DRVCON2)의 정입력 단자로 전달하고 직렬 데이터(S11)를 드라이버 콘트롤 회로(DRVCON2)의 부입력 단자로 전달할 수 있다. 멀티플렉서 블록(220)은 병직렬 변환 회로(SER1<0>)로부터 입력 받은 직렬 앰패시스 정보(S10)를 드라이버 콘트롤 회로들(DRVCON1, DRVCON2)의 앰패시스 단자에 각각 전달 할 수 있다.
드라이버 콘트롤 블록(230)에 포함된 드라이버 콘트롤 회로(DRVCON1)는 정입력 단자, 부입력 단자 및 앰패시스 단자로 입력 받은 정보를 이용해 드라이버 블록(240)에 포함된 드라이버 회로(DRIVER1)를 제어하기 위한 풀업 신호(PU1)와 풀다운 신호(PD1)를 생성할 수 있다. 마찬가지로 드라이버 콘트롤 회로(DRVCON2)는 드라이버 회로(DRIVER2)를 제어하기 위해 풀업 신호(PU2)와 풀다운 신호(PD2)를 생성할 수 있다. 앞서 설명한 것과 같이, 풀업 신호들(PU1, PU2)과 풀다운 신호들(PD1, PD2) 각각은 멀티 비트일 수 있다.
디-파이 모드의 경우 데이터는 차동(differential) 신호 형태로 출력되며, 출력되는 신호는 두개의 논리 값 중 하나(H 또는 L)가 될 수 있다. 예를 들어 드라이버 콘트롤 회로(DRVCON1)의 정입력 단자에 입력된 데이터가 H 데이터이고 부입력 단자에 입력된 데이터가 L 데이터인 경우 드라이버 콘트롤 회로(DRVCON2)에는 L 데이터가 정입력 단자로 입력되고 H 데이터가 부입력 단자로 입력될 수 있다.
드라이버 회로(DRIVER1)와 드라이버 회로(DRIVER2)의 풀업 스위치들(411, 412, 413, 431, 432, 433) 각각이 PMOS 트렌지스터로 구성되고 풀다운 스위치들(414, 415, 416, 434, 435, 436) 각각이 NMOS 트렌지스터로 구성되는 경우, 드라이버 콘트롤 회로(DRVCON1)는 모두 L 또는 앰패시스 정보에 따라 다수의 L과 소수의 H로 구성된 풀업 신호(PU1)와 모두 L로 구성된 풀다운 신호(PD1)를 드라이버 회로(DRIVER1)에 출력할 수 있다. 드라이버 콘트롤 회로(DRVCON2)는 모두 H 또는 앰패시스 정보에 따라 다수의 H와 소수의 L로 구성된 풀업 신호(PU2)와 모두 H로 구성된 풀다운 신호(PD2)를 드라이버 회로(DRIVER2)에 출력할 수 있다. 경우에 따라 풀업 스위치들(411, 412, 413, 431, 432, 433) 각각이 NMOS 트렌지스터로 구성될 수도 있다. 이 경우에 풀업 스위치들(411, 412, 413, 431, 432, 433)을 제어하는 풀업 신호의 레벨이 풀업 스위치들 각각이 PMOS 트렌지스터인 경우와 반대일 수 있다.
드라이버 회로(DRIVER1)는 드라이버 콘트롤 회로(DRVCON1)로부터 모두 L 또는 앰패시스 정보에 따라 다수의 L과 소수의 H로 구성된 풀업 신호(PU1)와 모두 L로 구성된 풀다운 신호(PD2)를 입력 받아 PMOS 트렌지스터로 구성된 풀업 스위치들(411~413)이 턴온되고, NMOS 트렌지스터로 구성된 풀다운 스위치들(414~416)이 턴 오프되어 최종적으로 H 데이터를 출력할 수 있다.
드라이버 회로(DRIVER2)는 드라이버 콘트롤 회로(DRVCON2)로부터 모두 H 또는 앰패시스 정보에 따라 다수의 H과 소수의 L로 구성된 풀업 신호(PU2)와 모두 H로 구성된 풀다운 신호(PD2)를 입력 받아 PMOS 트렌지스터로 구성된 풀업 스위치들(431~433)이 턴 오프되고, NMOS 트렌지스터로 구성된 풀다운 스위치들(434~436)이 턴 온되어 최종적으로 L 데이터를 출력할 수 있다.
드라이버 회로(DRIVER1) 및 드라이버 회로(DRIVER2)가 데이터를 출력할 때 앰패시스 정보에 따라 턴온되는 스위치의 수를 변경하여 데이터가 출력되는 구동력을 조절할 수 있다. 도 4의 TX는 데이터를 송신하는 드라이버 회로들(DRIVER1, DRIVER2) 측을 의미내고, RX는 드라이버 회로들(DRIVER1, DRIVER2)이 송신한 데이터를 수신하는 수신 회로 측을 의미하는데, 수신 회로 측에서는 차동 신호인 드라이버 회로(DRIVER1)의 출력과 드라이버 회로(DRIVER2)의 출력을 터미네이션(termination)하기 위한 저항들이 구비될 수 있다.
도 5는 도 2에 도시된 인터페이스(10)의 씨-파이 모드 동작에 대한 이해를 돕기 위한 도면 이다.
디지털 파이(100)에 포함된 디-파이(120)와 테스트 로직(130)은 씨-파이 모드 동작과 관련 없으므로, 도 5에서는 이의 도시를 생략했다.
씨-파이 모드 동작 시 디-파이 로직(120) 및 테스트 로직(130)은 모드 정보(MODE)에 의해 비활성화 될 수 있다.
씨-파이 모드 동작 시 모드 정보(MODE)에 의해 디지털 파이(100)에 포함된 씨-파이 로직c(110)이 활성화 되어 외부로 출력하기 위한 병렬 데이터(DATA1<15:0>, DATA2<15:0>, DATA3<15:0>)를 입력 받을 수 있다.
씨-파이 인터페이스 프로토콜의 경우 별도의 클럭 레인 없이 최대 3개의 데이터 레인으로 구성될 수 있으며 각 데이터 레인은 3개의 라인을 사용할 수 있다. 도 5에서는 3개의 데이터 레인을 구비한 경우에 대해 도시하고 있으며 실시 예에 따라 데이터 레인의 수가 3개 보다 많거나 적게 구성될 수 있다.
씨-파이 로직(110)(110)은 3개의 병렬 데이터들(DATA1<15:0> ~ DATA3<15:0>)을 입력 받을 수 있다. 3개의 병렬 데이터들(DATA1<15:0> ~ DATA3<15:0>) 각각은 하나의 데이터 레인으로 출력되기 위한 데이터 일 수 있다.
씨-파이 로직(110)은 각 데이터 레인 별로 맵퍼(mapper)(111 ~ 113)와 인코더(encoder)(114 ~ 116)을 포함할 수 있다. 맵퍼들(111 ~ 113) 각각은 입력 받은 병렬 데이터(DATA1<15:0>, DATA2<15:0>, DATA3<15:0>)를 7개의 심볼로 변환하여 인코더들(114 ~ 116)로 전달 할 수 있다. 인코더들(114 ~116) 각각은 7개의 심볼을 와이어 스테이트(wire state)로 변환할 수 있다. 와이어 스테이트는 6가지의 스테이트가 있으며 각 스테이트에 따라 하나의 데이터 레인을 구성하는 3개의 라인의 구동 레벨을 결정할 수 있다. 인코더들(114 ~ 116)은 각 라인의 라이트 스테이트 정보를 풀업 정보(DATA1A<15:8>, DATA1B<15:8>, DATA1C<15:8>, DATA2A<15:8>, DATA2B<15:8>, DATA2C<15:8>, DATA3A<15:8>, DATA3B<15:8>, DATA3C<15:8>)와 풀다운 정보(DATA1A<7:0>, DATA1B<7:0>, DATA1C<7:0>, DATA2A<7:0>, DATA2B<7:0>, DATA2C<7:0>, DATA3A<7:0>, DATA3B<7:0>, DATA3C<7:0>)로 구분하여 시리얼라이징 블록(210)으로 출력할 수 있다.
씨-파이 모드 동작 시 시리얼라이징 블록(210)에 포함된 18개의 병직렬 변환회로들(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>)이 모두 활성화 될 수 있다. 병직렬 변환회로들(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>) 각각은 인코더들(114 ~ 116)로부터 전달된 와이어 스테이트 정보(DATA1A<15:8>, DATA1B<15:8>, DATA1C<15:8>, DATA2A<15:8>, DATA2B<15:8>, DATA2C<15:8>, DATA3A<15:8>, DATA3B<15:8>, DATA3C<15:8>, DATA1A<7:0>, DATA1B<7:0>, DATA1C<7:0>, DATA2A<7:0>, DATA2B<7:0>, DATA2C<7:0>, DATA3A<7:0>, DATA3B<7:0>, DATA3C<7:0>)를 병직렬 변화하여 출력할 수 있다. 예를 들어, 병직렬 변환회로(SER1<1>)는 풀업 정보(DATA1A<15:8>)를 8:1로 병직렬 변환해 출력하고, 병직렬 변환회로(SER1<0>)는 풀다운 정보(DATA1A<7:0>)를 8:1로 병직렬 변환해 출력할 수 있다.
씨-파이 모드 동작 시 멀티플렉서 블록(220)은 시리얼라이징 블록(210)의 출력들(S11, S10, S21, S20, S31, S30, S41, S40, S51, S50, S61, S60, S71, S70, S81, S80, S91, S90)을 그대로 드라이버 콘트롤 블록(230)에 전달하도록 경로가 설정될 수 있다.
씨-파이 모드 동작 시 드라이버 콘트롤 블록(230)에 포함된 10개의 드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON10) 중 9개(DRVCON1~DRVCON9)가 활성화 되고 1개(DRVCON10)는 비활성화 될 수 있다. 드라이버 콘트롤 회로들(DRVCON1~DRVCON9) 각각은 대응되는 한 쌍의 병직렬 변환회로들로부터 풀업 정보와 풀다운 정보를 입력받아 각 드라이버 콘트롤 회로와 대응되는 드라이버 회로를 제어하기 위한 풀업 신호와 풀다운 신호를 생성할 수 있다. 예를 들어, 드라이버 콘트롤 회로(DRVCON4)는 병직렬 변환 회로들(SER4<1>, SER4<0>)로부터 출력되는 풀업 정보(S41)와 풀다운 정보(S40)를 입력받아 드라이버 회로(DRIVER4)를 제어하기 위한 풀업 신호(PU4)와 풀다운 신호(PD4)를 생성할 수 있다.
씨-파이 모드 동작 시 드라이버 블록(240)에 포함된 10개의 드라이버 회로들(DRIVER1 ~ DRIVER10) 중 9개(DRIVER1 ~ DRIVER9)가 활성화 되고 1개(DRIVER10)가 비활성화 될 수 있다. 활성화 된 9개의 DRIVER 회로들(DRIVER1 ~ DRIVER9)은 각각 대응되는 드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON9)로부터 입력 받은 풀업 신호들(PU1 ~ PU9)과 풀다운 신호들(PD1 ~ PD9)에 따라 데이터를 출력할 수 있다.
도 6은 도 5에 도시된 씨-파이 모드의 드라이버 블록(240)의 동작에 대한 이해를 돕기 위한 도면이다.
씨-파이 인터페이스 프로토콜에서는 드라이버 회로들(DRIVER1 ~ DRIVER3)의 출력들이 3개의 논리 값 중 하나를 갖을 수 있다. 인코더(114)에서 출력한 와이어 스테이트에 따라 드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON3)에서 생성된 풀업 신호들(PU1 ~ PU3)과 풀다운 신호들(PD1 ~ PD3)에 따라 하나의 데이터 레인을 구성하는 3개의 라인의 구동 레벨이 결정될 수 있다. 도 6의 예시에서는 드라이버 회로(DRIVER1)가 H 데이터를 출력하고, 드라이버 회로(DRIVER2)가 M 데이터를 출력하고, 드라이버 회로(DRIVER3)가 L 데이터를 출력할 수 있다. 드라이버 회로들(DRIVER1, DRIVER2, DRIVER3) 각각의 풀업 스위치들(411, 412, 413, 431, 432, 433, 451, 452, 453) 각각이 PMOS 트랜지스터이고, 풀다운 스위치들(414, 415, 416, 434, 435, 436, 454, 455, 456) 각각이 NMOS 트랜지스터인 경우, 드라이버 회로(DRIVER1)에는 모두 L로 구성된 풀업 신호(PU1)와 모두 L로 구성된 풀다운 신호(PD1)가 입력 될 수 있다. 드라이버 회로(DRIVER2)에는 하나의 L과 나머지가 H인 풀업 신호(PU2)와 하나의 H와 나머지가 L인 풀다운 신호(PD2)가 입력될 수 있다. 드라이버 회로(DRIVER3)에는 모두 H로 구성된 풀업 신호(PU3)와 모두 H로 구성된 풀다운 신호(PD3)가 입력될 수 있다. 이 경우 드라이버 회로(DRIVER1)는 풀업 스위치들(411, 412, 413)이 턴 온되고 풀다운 스위치들(414, 415, 416)이 턴 오프되어 H 데이터를 출력할 수 있다. 드라이버 회로(DRIVER2)는 하나의 풀업 스위치(431)와 하나의 풀다운 스위치(434)만 턴 온 되고 나머지 스위치들(432, 433, 435, 436)은 턴 오프 되면서 M 데이터를 출력할 수 있다. 드라이버 회로(DRIVER3)는 풀다운 스위치들(454, 455, 456)이 턴 온되고 풀업 스위치들(451, 452, 453)은 턴 오프 되어 L 데이터를 출력할 수 있다. 여기서는, 드라이버 회로(DRIVER2)가 M 데이터를 출력하는 경우에 하나의 풀업 스위치(431)와 하나의 풀다운 스위치(434)가 턴온되는 것을 예시했지만, 턴온되는 풀업 스위치와 풀다운 스위치의 개수가 이와 다를 수도 있다. 예를 들어, 드라이버 회로(DRIVER2)의 풀업 스위치들(431~433) 중 절반이 턴온되고 풀다운 스위치들(434~436) 중 절반이 턴온되어 드라이버 회로(DRIVER2)로부터 M 데이터가 출력될 수도 있다.
도 7은 도 2에 도시된 인터페이스(10)의 따른 테스트 모드 동작에 대한 이해를 돕기 위한 도면 이다.
디지털 파이(100)에 포함된 디-파이(120)와 씨-파이(110)는 테스트 모드 동작과 관련 없으므로, 도 7에서는 이의 도시를 생략했다.
테스트 모드 동작 시 디-파이 로직(120) 및 씨-파이 로직(110)은 모드 정보(MODE)에 의해 비활성화 될 수 있다.
테스트 모드 동작 시 모드 정보(MODE)에 의해 디지털 파이(100)에 포함된 테스트 로직(130)이 활성화 되어 외부로 출력하기 위한 병렬 데이터(DATA1<7:0>, DATA2<7:0>, DATA3<7:0>, DATA4<7:0>)를 입력 받을 수 있다.
테스트 모드 동작 시 아날로그 파이(200)에 포함된 모든 회로들을 사용하여 디-파이 인터페이스 프로토콜로 데이터를 출력하도록 동작할 수 있다.
테스트 로직(130)은 디-파이 모드 동작과 같이 4개의 병렬 데이터들(D ATA1<7:0> ~ DATAata4<7:0>)을 입력 받을 수 있다. 병렬 데이터들(DATA1<7:0>, DATA2<7:0>, DATA3<7:0>, DATA4<7:0>) 각각은 하나의 데이터 레인으로 출력되기 위한 데이터 일 수 있다. 테스트 로직(130)은 병렬 데이터들(DATA1<7:0>, DATA2<7:0>, DATA3<7:0>, DATA4<7:0>) 각각을 한 쌍의 DRIVER 회로를 통해 차동신호로 출력할 수 있도록 경로를 설정할 수 있다.
테스트 로직(130)은 클럭 신호를 출력하기 위한 클럭 패턴 생성 회로(131)를 포함할 수 있다. 테스트 로직(130)은 병렬 데이터 및 클럭을 반전하기 위한 인버터들(132~140)을 포함할 수 있다. 도면에 도시된 인버터들(132~140) 각각은 8개의 인버터들을 나타낼 수 있다. 예를 들어, 인버터(133)는 8비트의 병렬 데이터(DATA1<7:0>)를 반전하기 위한 8개의 인버터들을 나타낼 수 있다.
테스트 모드 동작 시 테스트 로직(130)은 병렬 데이터(DATA1<7:0>)를 입력 받아 반전하기 않고 병직렬 변환회로들(SER1<1>, SER2<0>)로 전달하고, 반전하여 병직렬 변환회로들(SER1<0>, SER2<1>)로 전달 할 수 있다. 병직렬 변환회로(SER1<1>)로 전달된 병렬 데이터(DATA1<7:0>)는 드라이버 콘트롤 회로(DRVCON1)의 정입력 단자로 입력될 직렬 데이터(S11)를 생성하기 위해 사용되고, 병직렬 변환회로(SER1<0>)로부터 출력된 직렬 데이터(S10)는 드라이버 콘트롤 회로(DRVCON1)의 부입력 단자로 입력될 수 있다. 병직렬 변환 회로(SER2<1>)로부터 출력된 직렬 데이터(S21)는 드라이버 콘트롤 회로(DRVCON2)의 정입력 단자로 입력되고, 병직렬 변환회로(SER2<0>)로부터 출력된 직렬 데이터(S20)는 드라이버 콘트롤 회로(DRVCON2)의 부입력 단자로 입력될 수 있다.,
테스트 모드 동작 시 테스트 로직(130)은 병렬 데이터(DATA4<7:0>)를 입력 받아 반전하지 않고 병직렬 변환회로(SER9<1>)로 전달하고 반전하여 병직렬 변환회로(SER9<0>)으로 전달 할 수 있다. 시리얼라이징 블록(210)에 포함된 병직렬 변환회로(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>)의 수가 18개여서 데이터 레인 및 클럭 레인 중 하나는 2개의 직병렬 회로에만 연결될 수 있다.
테스트 모드 동작 시 시리얼라이징 블록(210)에 포함된 18개의 병직렬 변환회로(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>)는 모두 활성화 되어 테스트 로직(130)으로부터 입력 받은 병렬 데이터들(DATA1<7:0>, DATA2<7:0>, DATA3<7:0>, DATA4<7:0>)을 병직렬 변환하여 멀티플렉서 블록(230)으로 출력할 수 있다.
테스트 모드 동작 시 멀티플렉서 블록(220)은 병직렬 변환회로들(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>)에서 출력한 직렬 데이터들(S11, S10, S21, S20, S31, S30, S41, S40, S51, S50, S61, S60, S71, S70, S81, S80, S91, S90)을 드라이버 콘트롤 블록(230)에 전달하도록 설정 될 수 있다. 이때 병직렬 변환회로(SER9<1>) 직렬데이터(S91) 및 병직렬 변환회로(SER9<0>)에서 출력된 직렬데이터(S90)는 드라이버 콘트롤 회로들(DRVCON9, DRVCON10)에 동시에 전달 될 수 있다. 병직렬 변환회로들(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>)의 수가 18개 이고 드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON10)의 수가 10개이므로 한 쌍의 병직렬 변화회로(SER9<0>, SER9<1>)는 2 개의 드라이버 콘트롤 회로들(DRVCON9, DRVCON10)에 직렬 데이터들(S91, S90)을 전달하도록 설정될 수 있다.
테스트 모드 동작 시 드라이버 콘트롤 블록(230)에 포함된 10개의 드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON10)은 모두 활성화 될 수 있다. 드라이버 콘트롤 회로들(DRVCON1 ~ DRVCON10) 각각은 정입력 단자 및 부입력 단자에 입력된 직렬 데이터에 따라 풀업 신호들(PU1~PU10)과 풀다운 신호들(PD1~PD10)을 생성하여 드라이버 블록(240)으로 출력할 수 있다.
테스트 모드 동작 시 시리얼라이징 블록(210)의 모든 병직렬 변환회로들(SER1<1> ~ SER9<1> 및 SER1<0> ~ SER9<0>)의 이 동작하고, 드라이버 콘트롤 블록(230)의 모든 드라이버 콘트롤 회로들(DRVCON1~DRVCON10)이 동작하고, 드라이버 블록(240)의 모든 드라이버 회로들(DRIVER1~DRIVER10)이 동작할 수 있다. 즉, 아날로그 파이(200)의 모든 회로들이 동작할 수 있다. 따라서, 테스트 모드 동작시에 아날로그 파이(200)에 포함된 모든 회로들의 동작 검증이 가능할 수 있다.
도 8은 도 7에 도시된 테스트 모드 동작의 또 다른 실시 예를 나타내는 도면이다
도 8에서는 테스트 모드 동작 시 클럭 레인과 병렬 데이터(DATA3<7:0>)의 위치를 변경하여 테스트 할 수 있도록 하는 예를 보여준다.
클럭 패턴 생성 회로(131)에서 L와 H가 반복되는 8비트의 병렬 데이터를 생성하기 위해 비트 위치에 따라 H 또는 L로 고정하여 연결 할 수 있다. 만약 클럭 패턴 생성회로(131)의 출력을 입력 받는 직병렬 변환 회로들의 입력 중 일부가 H 또는 L로 고정되는 불량이 발생하더라도 고정된 레벨이 클럭 패턴 생성 회로에서 고정적으로 출력하는 레벨과 동일한 경우 테스트에서 불량을 검출 할 수 없게 된다.
이를 개선하기 위해 테스트 모드 동작 시 클럭 레인을 데이터 레인 중 하나와 위치를 바꾸어 반복 테스트를 진행하면 불량을 검출할 수 있게 된다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 인터페이스
100: 디지털 파이
110: 씨-파이 로직
120: 디-파이 로직
130: 테스트 로직
200: 아날로그 파이
210: 시리얼라이징 블록
220: 멀티플렉스 블록
230: 드라이버 콘트롤 블록
240: 드라이버 블록

Claims (9)

  1. 테스트 모드에서, 반전된 병렬 데이터를 병-직렬 변환해 제1출력 데이터를 생성하는 제1병-직렬 변환 회로;
    상기 테스트 모드에서, 비반전된 상기 병렬 데이터를 병-직렬 변환해 제2출력 데이터를 생성하는 제2병-직렬 변환 회로;
    상기 테스트 모드에서, 비반전된 병렬 데이터를 병-직렬 변환해 제3출력 데이터를 생성하는 제3병-직렬 변환 회로;
    상기 테스트 모드에서, 반전된 상기 병렬 데이터를 병-직렬 변환해 제4출력 데이터를 생성하는 제4병-직렬 변환 회로;
    상기 테스트 모드에서, 상기 제1출력 데이터 및 상기 제2출력 데이터를 입력 받는 제1드라이버 회로; 및
    상기 테스트 모드에서, 상기 제3출력 데이터 및 상기 제4출력 데이터를 입력 받는 제2드라이버 회로
    를 포함하는 인터페이스.
  2. 제 1항에 있어,
    상기 테스트 모드에서, 상기 제1드라이버 회로 및 상기 제2드라이버의 출력은 2개의 논리 값 중 하나에 해당하는 레벨을 갖는 인터페이스.
  3. 제 1항에 있어,
    상기 테스트 모드에서, 반전된 클럭 패턴을 병-직렬 변환해 제1클럭을 생성하는 제5병-직렬 변환 회로;
    상기 테스트 모드에서, 비반전된 상기 클럭 패턴을 병-직렬 변환해 제2클럭을 생성하는 제6병-직렬 변환 회로;
    상기 테스트 모드에서, 비반전된 상기 클럭 패턴을 병-직렬 변환해 제3클럭을 생성하는 제7병-직렬 변환 회로;
    상기 테스트 모드에서, 반전된 상기 클럭 패턴을 병-직렬 변환해 제4클럭을 생성하는 제8병-직렬 변환 회로;
    상기 제1클럭 및 상기 제2클럭 입력 받아 출력하는 제3드라이버 회로; 및
    상기 제3클럭 및 상기 제4클럭을 입력 받아 출력하는 제4드라이버 회로
    를 더 포함하는 인터페이스.
  4. 제 3항에 있어,
    상기 테스트 모드에서,
    상기 제1 내지 제4병-직렬 변환 회로들과 상기 제1 내지 제2드라이버들이 출력하는 병렬 데이터와, 상기 제5 내지 제8병-직렬 변환 회로들과 상기 제3 내지 제4드라이버들이 출력하는 클럭 패턴은 상호 변경 가능한
    인터페이스.
  5. 제1항에 있어,
    제1 인터페이스 모드에서,
    상기 제1 병-직렬 변환회로는 상기 병렬 데이터를 병-직렬 변환하고,
    상기 제1 드라이버 회로는 상기 제1 병-직렬 변환회로의 병-직렬 변환 결과를 비반전해 출력하고,
    상기 제2 드라이버 회로는 상기 제1 병-직렬 변환회로의 병-직렬 변환 결과를 반전해 출력하는
    인터페이스.
  6. 제 5항에 있어,
    상기 제1인터페이스 모드에서, 상기 병렬 데이터를 이용해 앰패시스 정보를 생성하는 앰패시스 회로를 더 포함하고,
    상기 제1인터페이스 모드에서,
    상기 제2병-직렬 변환 회로는 상기 앰파시스 정보를 병-직렬 변환하고, 상기 제2병-직렬 변환 회로의 병-직렬 변환 결과는 상기 제1드라이버 회로 및 상기 제2드라이버 회로의 구동력을 제어하기 위해 사용되는
    인터페이스.
  7. 제 5항에 있어,
    상기 제1 인터페이스 모드에서,
    상기 제3 병-직렬 변환회로 및 상기 제4 병-직렬 변환회로는 비활성화되는 인터페이스.
  8. 제 5항에 있어,
    상기 제1 인터페이스 모드에서,
    상기 제1 드라이버 회로 및 상기 제2 드라이버 회로의 출력은 2개의 논리 값 중 하나에 해당하는 레벨을 갖는 인터페이스.
  9. 제 1항에 있어,
    제2 인터페이스 모드에서,
    상기 제1 드라이버 회로는 상기 제1 직병렬 변환회로 및 상기 제2 직병렬 변환회로부터 출력되는 병-직렬 변환 결과들을 입력 받아 3개의 논리값 중 하나에 해당하는 레벨을 출력하는 인터페이스.
KR1020220140121A 2022-10-27 2022-10-27 테스트 동작을 수행하는 인터페이스 KR20240059182A (ko)

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