CN109669117B - 一种幅度频率可调的差分lvds测试装置 - Google Patents
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Abstract
本发明公开了一种幅度频率可调的差分LVDS测试装置，包括PC机、数据控制模块、数据处理模块、数控可变增益差分放大器、LVDS接口、DMD芯片及示波器；本发明采用FPGA可编程逻辑器件的可编程性，通过与Cortex‑M7处理器和PC机的通信，得到控制信号后从ROM存储模块读取频率配置数据，根据配置数据可以产生相应频率的差分LVDS信号；同时，使用相同的方法从ROM存储模块读取幅度配置数据，通过配置数控可变增益差分放大器，进行对于差分LVDS幅度的调整，并通过使用示波器或者FPGA可编程逻辑器件得到通过DMD芯片LVDS通道后的测试数据，验证该LVDS通道的性能。整个测试装置具有操作简单、造价低、设备小巧便携等特点。本测试装置中的DMD芯片可以换成其他芯片，整个测试装置可配置性高。
Description
技术领域
本发明涉及IC测试技术领域中对差分LVDS的测试，尤其是一种幅度频率可调的差分LVDS测试装置。
背景技术
在IC测试中，差分LVDS信号测试一直是一项十分重要的测试内容。芯片制造者需要对于自己制作的芯片中LVDS通道的性能进行有效及快速地测试，此时可控的差分LVDS的测试装置就变得尤为重要。但是传统的测试方式是利用特殊的信号发生器产生差分信号，一般信号发生器不具有差分信号产生的条件，而可以产生差分信号的信号发生器本身具有造价贵，难以搬运等缺点，并且频率可能受限制，无法进行自定义的设置。
发明内容
本发明的目的是针对现有技术的不足而提供的一种幅度频率可调的差分LVDS测试装置，通过FPGA可编程逻辑器件的可编程性，通过与Cortex-M7处理器和PC机的通信，得到控制信号后从ROM存储模块读取频率配置数据，根据配置数据可以产生相应频率的差分LVDS信号；同时，使用相同的方法从ROM存储模块读取幅度配置数据，通过配置数控可变增益差分放大器，进行对于差分LVDS幅度的调整，并通过使用示波器或者FPGA可编程逻辑器件得到通过DMD芯片LVDS通道后的测试数据，验证该LVDS通道的性能。整个测试装置具有操作简单、造价低、设备小巧便携等特点。本测试装置中的DMD芯片可以换成其他芯片，整个测试装置可配置性高。
实现本发明目的的具体技术方案是：
一种幅度频率可调的差分LVDS测试装置，其特点包括PC机、数据控制模块、数据处理模块、数控可变增益差分放大器、LVDS接口、DMD芯片及示波器；所述PC机与数据控制模块连接；数据控制模块与数据处理模块连接；数据处理模块分别与数控可变增益差分放大器及DMD芯片连接；数控可变增益差分放大器与LVDS接口连接；LVDS接口与DMD芯片连接；DMD芯片与示波器连接；
所述数据控制模块由Cortex-M7处理器、IIC接口、J-LINK接口及USB接口构成,其中，Cortex-M7处理器分别与IIC接口、J-LINK接口及USB接口连接；
所述数据处理模块由FPGA可编程逻辑器件、LED灯、按键、IIC接口、ROM存储模块及JTAG接口构成,其中，FPGA可编程逻辑器件分别与LED灯、按键、IIC接口、ROM存储模块及JTAG接口连接。
所述数据控制模块通过USB接口与PC机连接；数据控制模块通过IIC接口与数据处理模块的IIC接口连接。
所述数据处理模块通过FPGA可编程逻辑器件分别与数控可变增益差分放大器及DMD芯片连接。
所述FPGA可编程逻辑器件内设PLL控制器及缓冲器。
实现本发明幅度频率可调的差分LVDS测试的具体步骤如下：
步骤1：PC机1传输配置信息给数据控制模块
1.1、PC机通过数据控制模块中的USB接口对Cortex-M7处理器进行频率和幅度的配置信息的传输；
1.2、Cortex-M7处理器在接收完所有配置信息后将信息存储；
步骤2：数据控制模块传输配置信息给数据处理模块
2.1、数据控制模块中的Cortex-M7处理器通过IIC接口和IIC接口将步骤1中从PC机获取的配置信息传递给数据处理模块中的FPGA可编程逻辑器件；
步骤3：数据处理模块进行差分LVDS信号的频率调整
3.1、数据处理模块中的FPGA可编程逻辑器件通过步骤由IIC接口和IIC接口接收到频率配置信息后，从ROM存储模块中获取相对应的FPGA可编程逻辑器件中PLL控制器的分频信息；
3.2、FPGA可编程逻辑器件将从ROM存储模块中获取的分频信息加载入PLL控制器，从而使PLL控制器产生相对应频率的单端信号；
3.3、FPGA可编程逻辑器件31通过缓冲器312将内部3.2中PLL控制器311产生的相对应频率的单端信号转化为差分LVDS信号；
步骤4：数据处理模块控制数控可变增益差分放大器进行差分LVDS信号的幅度调整
4.1、数据处理模块中的FPGA可编程逻辑器件通过步骤由IIC接口和IIC接口接收到幅度配置信息后，从ROM存储模块中获取相对应的数控可变增益差分放大器的放大倍数控制信息；
4.2、数据处理模块中的FPGA可编程逻辑器件将步骤3.3中获取的差分LVDS信号传输至数控可变增益差分放大器；
4.3、数据处理模块中的FPGA可编程逻辑器件将步骤4.1中将从ROM存储模块中获取的放大倍数控制信息传输至数控可变增益差分放大器；
4.4、数控可变增益差分放大器通过配置好的信息处理内部放大参数，将步骤4.2中得到的差分LVDS信号进行幅度调整，最终得到幅度和频率均调整完毕的差分LVDS信号；
步骤5：差分LVDS信号测试
5.1、数控可变增益差分放大器将步骤4.4中的得到的幅度和频率均调整完毕的差分LVDS信号通过LVDS接口传输至DMD芯片中；若使用FPGA可编程逻辑器件测量差分LVDS信号则转至步骤5.2，若使用示波器测量，则转至步骤5.3；
5.2、差分LVDS信号经过DMD芯片中的LVDS通道后，产生需要测试的数据，DMD芯片通过与数据处理模块相连接，将该数据传输至数据处理模块中的FPGA可编程逻辑器件中与原始LVDS数据进行比对，测试DMD芯片的LVDS通道性能；
5.3、差分LVDS信号经过DMD芯片中的LVDS通道后，产生需要测试的数据，使用示波器对该测试的数据进行测量，与原始LVDS数据进行比对，测试DMD芯片的LVDS通道性能。
本发明PC机1通过数据控制模块将频率以及幅度配置信息传输至数据处理模块；经数据处理模块进行处理后得到频率以及幅度配置信息相对应的内部PLL控制器的分频信息以及数控可变增益差分放大器的放大倍数控制信息，数据处理模块根据获取的内部PLL控制器的分频信息得到相对应频率的差分LVDS信号，并将该信号以及数控可变增益差分放大器的放大倍数控制信息传输给数控可变增益差分放大器；数控可变增益差分放大器将已经设置过频率的差分LVDS信号放大或者衰减，得到PC机所需要配置的幅度的差分LVDS信号，并将其通过LVDS接口传输给DMD芯片，差分LVDS信号经过DMD芯片中的LVDS通道后，产生需要测试的数据，DMD芯片通过与数据处理模块相连接，将该数据传输至数据处理模块中与原始LVDS数据进行比对，测试DMD芯片的LVDS通道的性能；或者使用示波器对差分LVDS信号经过DMD芯片中的LVDS通道后产生的测试的数据进行测量，与原始LVDS数据进行比对，测试DMD芯片 LVDS通道的性能。
本发明数据控制模块的 J-LINK接口用来烧写Cortex-M7处理器的代码；USB接口用来使Cortex-M7处理器与PC机进行通信，获取命令；Cortex-M7处理器将从PC机处获取的命令进行解码后通过IIC接口传输至数据处理模块。
本发明数据处理模块的JTAG接口用来烧写FPGA可编程逻辑器件的代码，IIC接口接受来自数据控制模块的参数以及命令，FPGA可编程逻辑器件将得到的参数命令进行解析后从ROM存储模块中提取相对应的配置参数，传输给FPGA可编程逻辑器件的内部PLL控制器以及数控可变增益差分放大器，根据参数设置驱动相应的组件工作。
如果控制电路工作异常，则控制LED灯进行提示，也可以使用按键重启设备。
本发明通过FPGA可编程逻辑器件的可编程性，通过与Cortex-M7处理器和PC机的通信，得到控制信号后从ROM存储模块读取频率配置数据，根据配置数据可以产生相应频率的差分LVDS信号；同时，使用相同的方法从ROM存储模块读取幅度配置数据，并通过配置数控可变增益差分放大器，进行对于差分LVDS幅度的调整，并通过使用示波器或者FPGA可编程逻辑器件得到通过DMD芯片LVDS通道后的测试数据，验证该LVDS通道的性能。整个测试装置具有操作简单、造价低、设备小巧便携等特点。本测试装置中的DMD芯片可以换成其他芯片，整个测试装置可配置性高。
本发明的有益效果是：其一，本发明使用FPGA可编程逻辑器件实现，能够根据不同的测试需求进行自定义配置，并且能够与时俱进、更新换代。其二，本发明解决了目前传统的LVDS测试方式需要利用特殊的信号发生器产生差分信号的难点，利用FPGA可编程逻辑器件和数控可变增益差分放大器实现频率和幅度均可调整的差分LVDS信号，测试装置具有操作简单、造价低、设备小巧便携等特点。其三，本发明可适用于多种不同的芯片测试，普适性广泛。
附图说明
图1为本发明结构示意图；
图2为本发明数据控制模块的结构示意图；
图3为本发明数据处理模块的结构示意图；
图4为本发明的工作流程图。
具体实施方式
参阅图1、图2、图3，本发明包括PC机1、数据控制模块2、数据处理模块3、数控可变增益差分放大器4、LVDS接口5、DMD芯片6及示波器7；所述PC机1与数据控制模块2连接；数据控制模块2与数据处理模块3连接；数据处理模块3分别与数控可变增益差分放大器4及DMD芯片6连接；数控可变增益差分放大器4与LVDS接口5连接；LVDS接口5与DMD芯片6连接；DMD芯片6与示波器7连接；
所述数据控制模块2由Cortex-M7处理器21、IIC接口22、J-LINK接口23及USB接口24构成,其中，Cortex-M7处理器21分别与IIC接口22、J-LINK接口23及USB接口24连接；
所述数据处理模块3由FPGA可编程逻辑器件31、LED灯32、按键33、IIC接口34、ROM存储模块35及JTAG接口36构成,其中，FPGA可编程逻辑器件31分别与LED灯32、按键33、IIC接口34、ROM存储模块35及JTAG接口36连接。
参阅图1、图2、图3，所述数据控制模块2通过USB接口24与PC机1连接；数据控制模块2通过IIC接口22与数据处理模块3的IIC接口34连接。
参阅图1、图2、图3，所述数据处理模块3通过FPGA可编程逻辑器件31分别与数控可变增益差分放大器4及DMD芯片6连接。
参阅图3，所述FPGA可编程逻辑器件31内设PLL控制器311及缓冲器312。
参阅图4，本发明的工作流程如下：
设备初始化：首先进行设备初始化；
PC机传输配置信息：用户在PC机1下达传输配置信息的指令；
数据控制模块数据接收完成：PC机1的指令和配置信息通过USB接口24发送至数据控制模块2的Cortex-M7处理器21；由Cortex-M7处理器21判断数据传输是否完成，若没完成则继续传输，直至数据接收完成；
数据控制模块传输配置信息：数据控制模块2数据接收完成后，通过IIC接口22和IIC接口34向数据处理模块3的FPGA可编程逻辑器件31传输配置信息；
数据处理模块数据接收完成：FPGA可编程逻辑器件31判断数据传输是否完成，若没完成则继续传输，直至数据接收完成；
从ROM存储模块中获取相对应的频率控制信息：数据处理模块3的数据接收完成后，从ROM存储模块35中获取相对应的FPGA可编程逻辑器件31中PLL控制器311的分频信息；
产生相对应频率的单端信号：FPGA可编程逻辑器件31将从ROM存储模块35中获取的分频信息加载入PLL控制器311，从而使PLL控制器311产生相对应频率的单端信号；
将单端信号转化为差分LVDS信号：FPGA可编程逻辑器件31通过缓冲器312将PLL控制器311产生的相对应频率的单端信号转化为差分LVDS信号；
从ROM存储模块中获取相对应的幅度控制信息：从ROM存储模块35中获取相对应的数控可变增益差分放大器4的放大倍数控制信息；
配置数控可变增益差分放大器：数据处理模块3中的FPGA可编程逻辑器件31将上面获取的拥有相对应频率的差分LVDS信号和从ROM存储模块35中获取的放大倍数控制信息传输至数控可变增益差分放大器41以配置数控可变增益差分放大器4；
得到幅度和频率均调整完毕的差分LVDS信号：数控可变增益差分放大器4通过配置好的信息处理内部放大参数，将上述差分LVDS信号进行幅度调整，最终得到幅度和频率均调整完毕的差分LVDS信号；
将差分LVDS信号传输至DMD芯片：数控可变增益差分放大器4将得到的幅度和频率均调整完毕的差分LVDS信号通过LVDS接口5传输至DMD芯片6中；
DMD芯片产生需要测试的数据：差分LVDS信号经过DMD芯片6中的LVDS通道后，产生需要测试的数据；
选择是否使用示波器测量：若不使用示波器测量，则流程跳转至使用FPGA可编程逻辑器件31测量差分LVDS信号，若使用示波器7测量，则流程跳转至使用示波器7测量差分LVDS信号；
使用FPGA可编程逻辑器件测量差分LVDS信号：DMD芯片6与数据处理模块3相连接，将需要测试的数据传输至数据处理模块3中的FPGA可编程逻辑器件31，与原始LVDS数据进行比对，测试DMD芯片LVDS通道的性能。
使用示波器测量差分LVDS信号：使用示波器7对差分LVDS信号经过DMD芯片6中的LVDS通道后产生的测试数据进行测量，与原始LVDS数据进行比对，测试DMD芯片6 LVDS通道的性能。
Claims (2)
1.一种幅度频率可调的差分LVDS测试装置，其特征在于，该装置包括PC机（1）、数据控制模块（2）、数据处理模块（3）、数控可变增益差分放大器（4）、LVDS接口（5）、DMD芯片（6）及示波器（7）；所述PC机（1）与数据控制模块（2）连接；数据控制模块（2）与数据处理模块（3）连接；数据处理模块（3）分别与数控可变增益差分放大器（4）及DMD芯片（6）连接；数控可变增益差分放大器（4）与LVDS接口（5）连接；LVDS接口（5）与DMD芯片（6）连接；DMD芯片（6）与示波器（7）连接；
所述数据控制模块（2）由Cortex-M7处理器（21）、IIC接口（22）、J-LINK接口（23）及USB接口（24）构成,其中，Cortex-M7处理器（21）分别与IIC接口（22）、J-LINK接口（23）及USB接口（24）连接；
所述数据处理模块（3）由FPGA可编程逻辑器件（31）、LED灯（32）、按键（33）、IIC接口（34）、ROM存储模块（35）及JTAG接口（36）构成,其中，FPGA可编程逻辑器件（31）分别与LED灯（32）、按键（33）、IIC接口（34）、ROM存储模块（35）及JTAG接口（36）连接；其中：
所述数据控制模块（2）通过USB接口（24）与PC机（1）连接；数据控制模块（2）通过IIC接口（22）与数据处理模块（3）的IIC接口（34）连接；
所述数据处理模块（3）通过FPGA可编程逻辑器件（31）分别与数控可变增益差分放大器（4）及DMD芯片（6）连接。
2.根据权利要求1所述的一种幅度频率可调的差分LVDS测试装置，其特征在于，所述FPGA可编程逻辑器件（31）内设PLL控制器（311）及缓冲器（312）。
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