JP2008535222A - １つのマスクをもちいてプレーナダイオードを形成するための工程 - Google Patents
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Abstract
プレーナダイオードと、それを１つのマスクのみを使用して製作する方法。ダイオードは、サブストレートに酸化膜をコーティングした後、ドーパントが拡散するウインドー（ｗｉｎｄｏｗ）の範囲を定めるため、酸化膜の中央部分を除去することにより、形成する。サブストレートには、オーミック接触面を生成するため、Ni/Auめっきをほどこした後、ウインドーの周辺上の酸化膜をポリイミド不動態化剤でコーティングして、PN接合を覆う。
【選択図】図２
【選択図】図２
Description
本発明は、ダイオード等の半導体プレーナデバイスを製造するためのウエハーレベルの工程に関するもので、より特定的には、半導体からプレーナダイオードを製造するための簡略化されたウエハーレベルの工程に関する。
ダイオードは、毎年膨大な数が大量生産されている。なんらかの複雑さを備えた電子デバイスであればほとんど全てのデバイスに使用されている構成部品であるため、ダイオードの市場は非常に大きく、競争が激しく、価格設定に対する圧力にも敏感である。製造業者は、市場での競争力をもつ需要を満足させるためには、充分な信頼性と低コストの両方を備えて、こうしたデバイスを生産しなければならない。現在、半導体チップからダイオードを製造するためのある既知の工程では、マスクをもちいたフォトリソグラフィーのステップを幾つか使用する必要があり、そのそれぞれが製造コストを引き上げている。
こうした既知の工程の１つの例として、３つのマスキングのステップをもちいるガラスの不動態化パレット工程があり、これを図１のプロセスフロー図で図解した。ステップ１はシリコンウエハー１０で開始され、ステップ２で、Ｐ＋、Ｎ及びＮ＋の領域（それぞれ図１の１２、１４及び１６として示してある）を形成するため、このウエハーにドーピングが行われる。第１のフォトリソグラフィー・ステップ３の前に、酸化物のコーティング１８という形で酸化保護膜が形成される。ベーキング、現像、及びハードベーキングの後、第１のマスクをもちいて図に示すような構造物が生成され、ステップ３の後、酸化膜１８にウインドー（ｗｉｎｄｏｗ）１９が開口される。ステップ４では、これらのウインドーがエッチングされ、シリコンウエハーにグリッドが形成されることで、各ダイオードの意図される境界が規定される。
ステップ５では、ポリニトリド（ｐｏｌｙｎｉｔｒｉｄｅ）の層２０が溶着されて、マスクを使用する第２のフォトリソグラフィーステップであるステップ６のための表面が準備される。ここで、ガラスの粉末２２が、図に示すようにグリッドに沿って溶着され、高圧の下でベーキングされ、焼成される（ステップ７）。
ステップ８では、低温での酸化膜の化学気相蒸着法をもちいて、この表面上に酸化膜（二酸化シリコン膜）がオーバーレイされ、マスクを使用する第３のフォトリソグラフィーステップであるステップ９（ここで、ポリマーのコーティングがほどこされる）のために、ガラスの保護が行われる。
ステップ１０では、コンタクトエッチングとフォトレジストエッチングが行われ、Ｐ＋の表面とＮ＋の表面を露出させた後、ステップ１１でニッケルめっきがほどこされ、オーミック接触が生成される。
この既知の工程では、精密マスクをもちいたフォトリソグラフィーが３回必要とされる。マスクとそれらを使用する際に必要とされる注意深い取扱いを繰返しもちいることが、この工程により生産される仕上がり製品のコストのかなりの部分を占めている。
より簡略で安価な工程をもちいて製造することができるダイオードへの需要は、根強く存在している。
本発明は、プレーナダイオードを提供する実施例とその製造方法とを含む。このデバイスは、（ａ）以下の二者間のPN接合を規定する、第１の導電性の型のサブストレート（N型の導電性のシリコンサブストレートであることが好ましい）と、ドーピングがほどこされた、中央部分に位置する第２の導電性の型の領域（Ｐ＋型の領域であることが好ましい）と；（ｂ）サブストレートの下面と、第２の導電性の型に対応する、サブストレートのドーピングされた領域にそって施されたニッケルめっきと；（ｃ）ドーピングされた中央部分に隣接するサブストレート上面の周辺部分にほどこされた酸化膜のコーティングと；また、（ｄ）サブストレート上面上の酸化膜上面にほどこされた、PN接合を部分的に覆っている、ポリイミド等の不動態化剤のコーティングと、を備えている。本発明でのドーパントとして、ボロンをもちいてもよい。
本発明の別の実施例にしたがい、プレーナダイオードを形成する方法を提供する。この方法は、（ａ）第１の導電性の型のサブストレートを生成する工程と；（ｂ）このサブストレートを覆って酸化物の膜を形成する工程と；（ｃ）エッチングのために、マスクをもちいて、酸化膜の中央部分を露光するため工程と；（ｄ）エッチングにより、酸化膜の中央部分を除去する工程と；（ｅ）ウインドーからの拡散により、サブストレートにPN接合を形成する工程と；（ｆ）ウインドー上とサブストレートの反対側の面とにニッケルめっきを施す工程と；また、（ｇ）酸化膜の残りの部分とサブストレートの一方の面上のめっきの一部に、ポリイミド等の不動態化剤をコーティングする工程と、を含む。
本発明は、付属する図面と関連した以下の詳細説明からより容易に明らかになるであろう。
本発明は、プレーナダイオードの製造工程と、そのように製造されるダイオードに向けられたものである。本発明に関する利点の１つは、もっと多くのマスクを必要とする他の方法とは対照的に、１つしかマスクを使用する必要がないことで、これにより、プレーナダイオードを製造するためのより経済的かつ信頼性の高い工程がもたらされる。使用するマスクを１つにすることにより工程を簡略化するだけでなく、本工程では従来のフォトリソグラフィー用アライナーを１台必要とするだけであるため、必要とされる装置の数も少ない。本発明の１つの側面にしたがい、機械的応力と環境的応力、また湿気に対する本デバイスの抵抗を促進するため、ポリイミド等の不動態化剤でのコーティングを行う。これにより、プレーナダイオードを製造するためのより経済的で信頼性の高い工程がもたらされる。
図２は、本発明の１つの実施例にしたがい、こうした製造の工程を図解したものである。本プロセスは、典型的にはシリコンで製造されるウエハー１００でのステップ１０１から始まる（ただしこの工程は、他の半導体材料をもちいて使用することもできる）。
ステップ１０２では、既知の方法で上部面を酸化して、二酸化シリコンによる酸化膜１１０を形成する。（任意により、下部面も酸化してもよい。）
次にステップ１０３で、コンタクトエッチング用に、フォトレジスト１２０の現像を行う。これは、マスクを使用する唯一のステップである。
ステップ１０４では、コンタクトエッチングにより、酸化膜でウインドー１１２を露出させる。この膜を通して、ウインドーからの拡散により、ステップ１０５でＰＮ接合が形成され、これにより、当技術において既知であるように、Ｐ＋型、Ｎ型およびＮ＋型の領域１１４、１１６および１１８がそれぞれ生成される。
あるいはその代わりに、別の不純物を使用して、Ｎ＋型、Ｐ型、およびＰ＋型の領域を含むＮＰ接合を生成することもできる。
あるいはその代わりに、別の不純物を使用して、Ｎ＋型、Ｐ型、およびＰ＋型の領域を含むＮＰ接合を生成することもできる。
ステップ１０６では、当技術において既知であるように、ニッケルめっきによりオーミック接触１３２および１３４が生成される。酸化膜１１０は、金属コンタクト１３２を生成するためのマスクとしての役割を果たし、ウインドー１１２に添って金属化を行うために付加的なマスクを必要とせずに、セルフアラインされてＰＮ接合を形成する。
ステップ１０６が完了することで、有効なダイオードが製造されたことになる。ただし、表面を不動態化し、それにより、より信頼性が高く、耐久性のあるデバイスを提供するため、ステップ１０７では、スクリーン印刷法（この方がマスクを使用するより安価ですむ）により、ポリイミドコーティング１４０を追加する。ポリイミドコーティングは、コンタミネーションと湿気からデバイス、特にＰＮ接合を保護する役割を果たす。任意により、ニッケル面を腐食からさらに保護するため、露出したニッケル面に金めっきをほどこしてもよい。
使用するマスクの数を１つへと削減することにより、結果として出来上がるプレーナダイオードは、より安価に製造できるものになる。
１つの例にしたがうと、このダイオードの寸法は以下のようなものであり得る：
膜 厚さ（概算；単位：ミクロン）
酸化膜 ２．０
フォトレジスト ５．０
Ｐ＋ ５０．０
Ｎ＋ １００．０
ポリイミド １０．０
ニッケル／金 ２．０
膜 厚さ（概算；単位：ミクロン）
酸化膜 ２．０
フォトレジスト ５．０
Ｐ＋ ５０．０
Ｎ＋ １００．０
ポリイミド １０．０
ニッケル／金 ２．０
図３は本発明の代替的な実施例を示したもので、ステップ２０１２０６は、工程も結果としてもたらされる中間構造物もステップ１０１１０６と同一である。本プロセスは、１枚のウエハーで、２０１から始まる。ステップ２０２では、既知の方法により上部面を酸化させて、酸化膜を生成する。ステップ２０３では、コンタクトエッチングのため、フォトレジスト１２０を現像する。これは、マスクを使用する唯一の工程である。ステップ２０４では、コンタクトエッチングにより酸化膜にウインドーを露出させる。この膜を通じて、ステップ２０５で、ウインドーからの拡散によりＰＮ接合を形成し、これによりＰ＋型、Ｎ型およびＮ＋型の領域が生成される。ステップ２０６では、ニッケルめっきにより、オーミック接触がもたらされる。
本工程は、ステップ２０７で、図２に示すものから分岐し、残りの酸化膜１１０が除去される。この時点で酸化膜を除去することで、酸化膜とシリコンとの間に侵入している汚染物質を除去することができるという利点が得られ、これにより清潔なＰＮ接合がもたらさせる。その後ステップ２０８で、ポリイミドによる不動態化膜２４０を、上部のコンタクト１３２と一部重なるように、露出したシリコンに直接塗布する。
本書ではさまざまな実施例を特定的に例証し、説明したが、本発明の修正や変形は、上記の内容の適用を受けており、また本発明の本質的特徴と意図する範囲から逸脱することなく、付属する請求項の範囲内にあることが、認識されるであろう。例えば、本手法は、過渡電圧サプレッサー、サイリスタおよびトランジスタ等、さまざまな種類の半導体デバイスの製造に適用することができるであろう。
Claims (15)
- （ａ）以下の二者間のPN接合を規定する、第１の導電性の型のサブストレートと、ドーピングがほどこされた第２の導電性の型の領域と、
（ｂ）サブストレートの下面と、第２の導電性の型のドーピングされた領域を覆っているサブストレート上面の中央部分とにそって施されたニッケルめっきと、
（ｃ）中央部分に隣接するサブストレート上面の周辺部分にほどこされた酸化膜のコーティングと、
（ｄ）サブストレート上面上の酸化膜にそってほどこされた、PN接合を部分的に覆っている、不動態化剤のコーティングと、
を備えたダイオード。 - 請求項１記載のダイオードにおいて、前記の第１の導電性の型がN型の導電性をもち、前記の第２の導電性の型がＰ型の導電性をもっているダイオード。
- 請求項１記載のダイオードにおいて、前記のドーピングされた領域がボロンによりドーピングされたダイオード。
- 請求項１記載のダイオードにおいて、不動態化剤がポリイミドであるダイオード。
- （ａ）第１の導電性の型のサブストレートと、ドーピングがほどこされた第２の導電性の型の領域と、
（ｂ）サブストレートの下面と、第２の導電性の型のドーピングされた領域に対応する、サブストレート上面の中央部分とにそって施された金属めっきと、
（ｃ）サブストレート上面の酸化膜上にほどこされた、ドーピングされた領域を部分的に覆っている、不動態化剤のコーティングと、
を備えたダイオード。 - 請求項５記載のダイオードにおいて、前記の第１の導電性の型がN型の導電性であり、前記の第２の導電性の型がＰ型の導電性であるダイオード。
- 請求項５記載のダイオードにおいて、前記のドーピングされた領域がボロンによりドーピングされたダイオード。
- 請求項５記載のダイオードにおいて、不動態化剤がポリイミドであるダイオード。
- 第１の導電性の型のサブストレートを生成する工程と、
サブストレートを覆って酸化物の膜を形成する工程と、
エッチングのために、マスクをもちいて、酸化膜の中央部分を露光するため工程と、
エッチングにより、酸化膜の中央部分を除去する工程と、
ウインドーからの拡散によりサブストレートにドーパントを拡散させて、第２の導電性の型を有する領域を形成する工程と、
ウインドー上とサブストレートの反対側の面とに金属めっきを施す工程と、
酸化膜の残りの部分とサブストレートの一方の面上のめっきの一部に、不動態化剤をコーティングする工程と、を含む方法。 - 請求項９記載の方法において、不動態化剤がポリイミドである方法。
- 請求項９記載の方法において、前記の第１の導電性の型がN型の導電性をもち、前記の第２の導電性の型がＰ型の導電性をもっている方法。
- 請求項９記載の方法において、金属がニッケルを含む方法。
- 第１の導電性の型のサブストレートを生成する工程と、
前記サブストレートを覆って酸化物の膜を形成する工程と、
エッチングのために、マスクをもちいて、酸化膜の選択された部分を露光するため工程と、
ウインドーからの拡散によりサブストレートにドーパントを拡散させる工程と、
ウインドー上とサブストレートの反対側の面とにニッケルめっきを施す工程と、
酸化膜を除去する工程と、
サブストレートの一部とサブストレートの一方の面上のめっきの一部に、不動態化剤をコーティングする工程と、を含む方法。 - 請求項１３記載の方法において、不動態化剤がポリイミドである方法。
- 請求項１３記載の方法において、前記の第１の導電性の型がN型の導電性をもち、ドーピングにより、Ｐ型の導電性をもつ第２の導電性の型が生成される方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220497A (ja) * | 2013-05-01 | 2014-11-20 | ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ | 改良された金属接触を有する太陽電池バイパスダイオード |
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| RU176768U1 (ru) * | 2016-02-11 | 2018-01-29 | Акционерное общество "Научно-исследовательский институт полупроводниковых приборов" (АО "НИИПП") | Компактная модель диода с вискером терагерцового диапазона |
| KR102221385B1 (ko) * | 2016-10-05 | 2021-03-02 | 한국전기연구원 | 아민계 폴리머를 포함한 실리콘 카바이드 다이오드 제조방법 |
| RU2674409C1 (ru) * | 2017-10-30 | 2018-12-07 | Акционерное Общество "Новосибирский Завод Полупроводниковых Приборов С Окб" (Ао "Нзпп С Окб") | Способ изготовления кристаллов силовых полупроводниковых приборов |
| CN109671634A (zh) * | 2018-12-21 | 2019-04-23 | 黄山市七七七电子有限公司 | 一种焊接式硅芯片高绝缘台面钝化保护工艺 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52150981A (en) * | 1976-06-11 | 1977-12-15 | Hitachi Ltd | Electrode forming method in semiconductor elements |
| JPH05190533A (ja) * | 1992-01-16 | 1993-07-30 | Oki Electric Ind Co Ltd | 半導体素子の表面保護膜およびその製造方法 |
| JPH0750309A (ja) * | 1993-08-09 | 1995-02-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH07106336A (ja) * | 1993-10-08 | 1995-04-21 | Rohm Co Ltd | プレーナ型ダイオードの製造方法 |
| JPH1027917A (ja) * | 1996-07-09 | 1998-01-27 | Hitachi Ltd | ダイオード |
| JP2001230245A (ja) * | 2000-02-16 | 2001-08-24 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2002261041A (ja) * | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| JP2005079462A (ja) * | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3287269B2 (ja) * | 1997-06-02 | 2002-06-04 | 富士電機株式会社 | ダイオードとその製造方法 |
| US6781161B1 (en) * | 2003-04-09 | 2004-08-24 | Teccor Electronics, Lp | Non-gated thyristor device |
| US7127949B2 (en) * | 2003-07-08 | 2006-10-31 | National University Of Singapore | Contact pressure sensor and method for manufacturing the same |
| US20050275065A1 (en) * | 2004-06-14 | 2005-12-15 | Tyco Electronics Corporation | Diode with improved energy impulse rating |
-
2005
- 2005-03-25 US US11/090,708 patent/US8525222B2/en not_active Expired - Fee Related
-
2006
- 2006-03-22 TW TW095109896A patent/TWI434423B/zh active
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-
2013
- 2013-08-02 US US13/957,613 patent/US8975719B2/en not_active Expired - Fee Related
-
2015
- 2015-01-29 US US14/608,742 patent/US9537017B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52150981A (en) * | 1976-06-11 | 1977-12-15 | Hitachi Ltd | Electrode forming method in semiconductor elements |
| JPH05190533A (ja) * | 1992-01-16 | 1993-07-30 | Oki Electric Ind Co Ltd | 半導体素子の表面保護膜およびその製造方法 |
| JPH0750309A (ja) * | 1993-08-09 | 1995-02-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH07106336A (ja) * | 1993-10-08 | 1995-04-21 | Rohm Co Ltd | プレーナ型ダイオードの製造方法 |
| JPH1027917A (ja) * | 1996-07-09 | 1998-01-27 | Hitachi Ltd | ダイオード |
| JP2001230245A (ja) * | 2000-02-16 | 2001-08-24 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2002261041A (ja) * | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| JP2005079462A (ja) * | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220497A (ja) * | 2013-05-01 | 2014-11-20 | ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ | 改良された金属接触を有する太陽電池バイパスダイオード |
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|---|---|
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| US8525222B2 (en) | 2013-09-03 |
| EP1864331A2 (en) | 2007-12-12 |
| US20150179824A1 (en) | 2015-06-25 |
| US20060214184A1 (en) | 2006-09-28 |
| US8975719B2 (en) | 2015-03-10 |
| TWI434423B (zh) | 2014-04-11 |
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