JP2008515209A - 基体の上に歪み層を製造する方法、及び層構造 - Google Patents

基体の上に歪み層を製造する方法、及び層構造 Download PDF

Info

Publication number
JP2008515209A
JP2008515209A JP2007533863A JP2007533863A JP2008515209A JP 2008515209 A JP2008515209 A JP 2008515209A JP 2007533863 A JP2007533863 A JP 2007533863A JP 2007533863 A JP2007533863 A JP 2007533863A JP 2008515209 A JP2008515209 A JP 2008515209A
Authority
JP
Japan
Prior art keywords
layer
distorted
substrate
dislocations
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007533863A
Other languages
English (en)
Other versions
JP2008515209A5 (ja
Inventor
マントル・ジークフリート
ホレンダー・ベルンハルト
ブーカ・ダン・ミハーイ
Original Assignee
フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング filed Critical フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング
Publication of JP2008515209A publication Critical patent/JP2008515209A/ja
Publication of JP2008515209A5 publication Critical patent/JP2008515209A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】
基体上に歪んだ層を作製する新規の方法及び作製された層構造物の提供。
【解決手段】
この課題は、歪み層（２）を作製する方法において、
− 層（２）を基体（１）の上に配置しそして歪ませ、
− 歪んだ層（２）を構造化し、
− その層（２）を緩和し、
− 歪めるべき層（２）において方向転位を生じさせる
各段階を含むことを特徴とする、上記方法によって解決される。このようにして作製した層構造は三軸的に歪んだ層を有する。

Description

本発明は基体上に歪み層を製造する方法、及び層構造に関する。
単結晶フィルムの製造は、入手できる基体材料によってしばしば顕著に制限されそしてフィルムの品質を低減する。異なる結晶構造並びに基体と層材料との間の異なる格子パラメータ（格子不整合）は一般に高品質の層の結晶成長を妨害する。マイクロエレクトロニクス用途にとって特に重要な例には珪素（Ｓｉ）上の珪素−ゲルマニウム（Ｓｉ−Ｇｅ）−合金である。適さない格子パラメータの場合に単結晶層を析出させた場合には、層が機械的負荷のもとで成長し、即ちそれの格子構造がこの状態のにおいてその固有の構造と相違するという結果をもたらす。析出した層が特定の歪み度を越えた場合には、機械的応力は転位の発生によって低減されそして格子構造が固有の構造により近づく。このプロセスは応力緩和と称され、以下では緩和と記載する。
各構造要素にしばしば必要とされる層厚の場合には、この緩和が、形成される層と基体との間の界面に転位を組み入れるために使用される。その際に不都合にも、界面から層表面まで、貫通転位（threading dislocations）と称するおびただしい転位が延びる。これはいわゆる貫通転位(スレーディング・ディスロケーション)と言われる。これらの転位の殆どは新たに成長する層によって更に引き継がれ、層材料の電気的及び光学的性質を著しく悪化させる。それ故に貫通転位は層を作製する場合の重大な問題である。
格子不整合がある水準（約＞０．５％）に達した場合には、貫通転位密度はその層が構成部品にとって不適合である程に高まる。一般に貫通転位密度は温度処理によってある程度低減することができる。
層と基体との間の界面での格子不整合転位はミスフィット転位とも称される。ミスフィット転位は歪み緩和にとって必要であるが、その上の層を劣化させない。
珪素−ゲルマニウム（Ｓｉ−Ｇｅ）−材料系は熱力学的に完全な混合可能系であるので、複合体は任意の濃度で製造することができる。珪素及びゲルマニウムは確かに同じ結晶構造であることに特徴があるが、それらの格子パラメータは４．２％程相違し、即ちＳｉ−Ｇｅ−層又は純粋のＧｅ−層は珪素上で歪んで成長する。格子パラメータを小さくするために、炭素を珪素中に約２原子％まで置換組み入れることができる。
近年の電気通信は高速でそして経済的なトランジスタを必要としている。珪素をベースとする従来のトランジスタは所望の速度を未だ発揮するまでに至っていない。緩和された高品質のＳｉ−Ｇｅ−層を用いることによって、Ｓｉ−技術との十分な相容性に特徴のあるより高速なトランジスタを未だ開発する余地がある。
従来技術によれば、歪んだ珪素を製造するために、上に純粋珪素がエピタキシャルに成長する一般に１５〜３０原子％の範囲のゲルマニウム含有量のＳｉ−Ｇｅ−緩衝層が使用されている。エピタキシャルな成長によって、成長するＳｉ層は緩衝層の結晶格子を引き継ぐ。Ｓｉ−Ｇｅ−緩衝層の原子は珪素単結晶の場合よりも互いに大きい間隔を取っているので、成長する珪素層の格子は拡がりそしてその際に電気的性質が有利な方に変化する。電子はこのトランジスタによってより早く流れることができる。可能なスイッチング周波数が増加しそしてトランジスタの電力消費量が減少する。
この層（傾斜層とも称する）の層成長はE. A. Fitzgerald 等から公知である(Thin Solid Films, 294 (1997) 3-10)。Ｓｉ−Ｇｅ−傾斜層の上に、意図的に歪みめるべきＳｉ−層をエピタキシャルに析出させる。Ｓｉ−Ｇｅ層が緩和される。Ｇｅ濃度は所望のＧｅ−含有量に達するまで表面の方に連続的に又は段階的に増加する。層品質を維持するために１μｍ当たり約１０原子％のＧｅ−含有量しか増加させて使用できないので、この様な層は、達したＧｅ濃度次第で１０μｍまでの厚さを有する。基体は［１００］−方向及び［０１０］−方向の成長平面においてＳｉ−Ｇｅ層に引張応力を生ずる。この状態は二軸歪みと称する。Ｓｉ−Ｇｅは格子転位によって斜方格子構造を取る。この場合、［００１］方向の格子パラメータｃはａと相違するのに、成長平面の格子パラメータは同じ（ａ＝ｂ）である。Ｓｉの格子転位は電子及び正孔のためのエネルギー帯（ebergy bands）のエネルギーシフトをもたらし、その結果軽い電荷運搬体と重い電荷運搬体とはエネルギー差があり、このことが非常に大きい電子移動度をもたらす。
Rim等(K. Rim, K. Chan, L. Shi, D. Boyd, J. Ott, N. Klymko, F. Cardone, L. Tai, S. Koester, M. Cobb, D. Canaperi, B. To, E. Duch, I. Babich, R. Carruthers, P. Saunders, G. Walker, Y. Zhang, M. Steen, 及び M. Ieong.)の文献 “Fabrication and mobility characteristics of ultra-thin strained Si directly on insulator (SSDOI) MOSFETs. IEEE IEDM 2003 p. 3.1.1 から、この様に製造されたＳｉ−層が３０原子％以上のＳｉ−Ｇｅ−層中のＧｅ−濃度の場合にだけ改善された正孔移動度を示すことが公知である。
この場合、ＭＯＳＦＥＴｓの運転の際に一般的である様な高い電場での正孔移動度の増加はもはや言うに値する程高くないという欠点がある。更に、この様な高度に歪んだ層の生成は構造の熱安定性に関して問題がある。
Ghani等 (T. Ghani, M. Armstrong, C. Auth, M. Bost, P. Charvat, G. Glass, T. Hoffmann, K. Johnson, C. Kenyon, J. Klaus, B. McIntyre, K. Mistry, A. Murthy, J. Sandford, M. Silberstein, S. Sivakumar, P. Smith, K. Zawadzki, S. Thompson 及び M. Bohr.)の“A 90 nm high Volume manufacturing logic technology featuring novel 45 nm gate length strained silicon CMOS transistors. IEEE IEDM 2003 p.) から、トランジスタのソース領域及びドレイン領域をＳｉ−Ｇｅで充填しそしてそれらの間の珪素チャンネル領域に一軸圧力を負荷することによって正孔移動度を高めることは公知である。二軸歪みと反対に一軸歪みのもとでは格子は一つの方向にしか変形しない。トランジスター中の一軸圧力及び流れ方向が［１１０］方向にある場合には、正孔移動度の増加が達成される。この方法の欠点は、電子移動度が低下されるので、ｎ−チャンネルＭＯＳＦＥＴｓのために使用できないことである。
Mistry 等(K. Mistry, M. Armstrong, C. Auth, S. Cea, T. Coan, T. Ghani, T. Hoffmann, A. Murthy, J. Sandford, R. Shaheed, K. Zawadzki, K. Zhang, S. Thompson 及び M. Bohr.)の文献 “Delaying Forever: Uniaxial strained silicon transistors in a 90 nm CMOS Technology”、IEEE Symposium on VLSI Technology 2004, p. 50 からは、トランジスタ構造に例えば窒化珪素よりなる追加的な層を設けることが公知である。この層は［１１０］方向への張力及び「０１０」方向への圧力を及ぼす。これによって電子移動度が僅かに増加する。ｎ−ＭＯＳＦＥＴｓの出力電流がこの方法の使用によって約１０％増加した。
後者の２つの引用方法の欠点は、トランジスタの性質の改善が比較的に限定にしか達成されないことである。歪み度、即ち移動度の改善は未だトランジスタの寸法に左右される。同様に、両方の方法のために全く相違する方法段階をｎ−及びｐ−チャンネル要素の製作の際に実施されるということも欠点である。
Yang 等 (M. Yang, M. Ieong, L. Shi, K. Chan, V. Chan, A. Chou, E. Gusev, K. Jenkins, D. Boyd, Y. Ninomiya, D. Pendleton, Y. Surpris, D. Heenan, J. Ott, K. Guarini, C. D’Emic, M. Cobb, P. Mooney, B. To, N. Rovedo, J. Benedict, R. Mo 及び H. Ng.)の “High Performance CMOS fabricated on hybrid substrate with different crystal orientations”, IEEE IEDM 2003, p. 18.7.1 の文献から、改善されたエレクトロニック特性を有する層の接合法が公知である。この場合には、異なる結晶学的方向がＳｉ−表面で使用されている［電子については（１００）及び正孔については（１１０）］。Ｓｉの（１１０）表面は正孔移動度が約１００％高められているが、（１００）Ｓｉに比較して低い電子移動度に特徴がある。それ故にｎ−チャンネル構造要素のために（１００）Ｓｉ又は二軸歪みＳｉも使用しなければならない。
この方法の欠点は、異なる結晶学的方向を持つウエハーを互いに結合させなけらばならず、そして次に予備構造化した開口において選択的な珪素エピタキシャルが必要とされることである。これは方法を複雑にしそして特に構造における欠陥の発生の点で制御を困難にする。
国際特許出願公開第９９／３８２０１号明細書からは、歪み緩和された薄いＳｉ−Ｇｅ−緩衝層をイオン注入及び温度処理によって可能とする方法が公知である。この方法の欠点は、それによって、歪み緩和しただけのＳｉ−Ｇｅ−層を二軸歪みで再び作製できることである。この様に歪み緩和されたＳｉ−Ｇｅ−層の上に析出される珪素層は結晶系に関しては正方晶系と称される。この珪素層は珪素単結晶に比較して高い電子移動度を示す。
それ故に上記の全ての方法は、電子移動度だけか又は正孔移動度だけしか増加改善しないという欠点を有している。
本発明の課題は、電子移動度及び正孔移動度を増加させることができる歪み層を作製するための別の方法を提供することである。
この課題は請求項１に従う方法によって解決される。本発明の課題は併合形式の請求項に従う層構造によっても解決される。有利な実施形態はそれぞれの従属形式の請求項から明らかである。
本発明によれば、成長平面に関して歪んだ層を製作する方法を以下の各段階に従って実施することによって解決される：
歪めるべき層を基体上に配置し、その際に該層は格子不整合によって歪められる。この層は例えばマスキングによって構造化される。該層は緩和される。この構造物の面の利用下に、歪めるべき層中で方向付け転位を生じる。
それによって、層が三軸的に歪められることが有利にも実現される。このことは（１００）配向した基体の上に引張応力が同時に［００１］、［０１０］及び［１１０］−方向に実現されることを意味する。［００１］及び［０１０］方向での引張応力は、格子不整合の大きさ及び緩和度に左右される二軸歪みを生じさせる。この二軸引張り歪みはＳｉのエレクトロニック帯状構造中のエネルギー帯をシフトさせ、それによって電子移動度を増加させる。正孔移動度を高めるためには［１１０］方向への同時的な一軸引張りが重要である。
本発明の範囲においては、勿論、他の基体配向（例えば（１１０）配向）あるいは結晶構造を使用することも可能である。何故ならば層中の転位のスリップ方向が同様に構造を配向させるからである。
本発明によれば、基体上の歪めるべき層中に第一に結晶学的に配向した構造を生じさせる。この構造は基体の上に面積拡張部を有する。基体上の平均面積拡張部は構造の中間点から出発して成長平面の色々な方向で相違している。この構造は有利にはミスフィット転位のスリップ方向に平行して配向される。（１００）Ｓｉについては成長平面における＜１１０＞方向に相当する。一般にトランジスタは、電流が＜１１０＞方向に同様に流れる様に配向される。
この層の構造では、構造の面積及び基体上の配向の利用下にミスフィット転位が生じる。本発明によれば目標とされた転位は、構造及びそれの面積拡張及び基体上の配置の知見をベースとして形成される。
転位は有利にも生じる構造の面積によって制限される。転位は基体の格子パラメータ及びそれの上に配置される層並びに形成される構造の配向に左右される。
転位を生ずるためには、結晶欠陥、即ち原子的欠陥位置及び／又は拡張された欠陥位置、例えばクラスター、バブル、空洞又は薄い高炭素層を例えばＳｉ−Ｇｅ−層中に組み入れる。この目的のために、イオン注入、例えばＨｅ、Ｈ、Ｆ又はＳｉイオンの注入を適当な条件のもとで行うことができる。
欠陥から出発して転位を例えば温度処理によって又は酸化によって行う。これは層の緩和をもたらす。
転位は、特に有利には知識を利用して及び基体上での構造の表面拡張を利用して緩和した層中に直接的に生じさせる。基体上の構造の形状及び表面拡張並びに基体の結晶配向に依存して、転位は色々な方向で、従って異なる密度で生じる。
二つの方向での転位の密度は、少なくとも転位の平均スリップ長さより小さい構造の場合には、転位の伝播の方向が成長平面の二つの＜１１０＞方向にランダムに分布する限り、有利にも構造の長さと幅との比だけに依存する。従って、長手方向（［１１０］）に走る転位の数は横手方向よりも多い。Ｓｉ−Ｇｅ層のミスフィット転位の密度が層中の歪みの緩和の直接的な目安である。非対称転位ネットワークは、Ｓｉ−Ｇｅ層が非対称に緩和されることを意味する。
緩和の前にＳｉ−Ｇｅ層を構造化するのが特に有利である。これによって転位は構造の縁部に容易に、かつ、有利に達し、その結果転位の相互遮断及び貫通転位又はコイル状転位の干渉の発生が著しく避けられる。
基体としては（１００）Ｓｉ−ウエハー又は不導体（ＳＯＩ）−ウエハー上の珪素を使用するのが特に有利であり得る。
ライン及び構造は（１００）Ｓｉ−基体の上に特に好ましくはそれの［１１０］方向に配置する。それによって、転位を構造方向に対して平行に生じさせそして最適な正孔移動度を［１１０］方向で達成するのが特に有利である。これは特にｐ−チャンネルＭＯＳＦＥＴｓを生じさせるのに特に有利である。
層中の生じた構造は平均の長さと幅との比が２より僅かに大きいのが非常に有利である。構造の長さと幅との比は歪みの非対称、即ち＜１１０＞方向での引っ張り成分の大きさに影響を及ぼす。
この構造を例示的に正方形で示す。この構造は他の図形、例えば楕円形又は他の形状でも表すことができる。これは適当なマスクの使用によって有利に実行してもよい。
後で欠陥の発生及び緩和による転位の発生の結果として、有利にも構造の長手方向での転位が横手方向におけるよりも密に詰まっている。電子又は光学要素においては、このことが長手方向での電荷運搬移動度を高める。同時に構造の長手方向は、例えばソース領域及びドレイン領域、特にトランジスタのｐ−チャンネルのそれが後で配向する方向でもある。
珪素基体又はＳＯＩ基体よりなる組合せ及びそれの上に配置されるＳｉ−Ｇｅ−層によってＣＭＯＳ技術との相性が有利にも提供される。
本発明の他の全く特別な一つの有利な実施態様においては、この様に作製された層、例えば作製されたＳｉ−Ｇｅ−層の上で、他の層、例えばＳｉ−層を三軸的に歪ませそしてエピタキシャルに配置する。別の成長性層についてそれの下に位置する層と同じ転位度及び同じ格子パラメータを持たせるのが特に非常に有利である。
この様に、例えば三軸的に歪んだ珪素を別の層として例えば三軸的に緩和したＳｉ−Ｇｅ−層の上に配置することが特に有利にも可能である。
この場合には別のＳｉ−層は、それの下に位置する緩和したＳｉ−Ｇｅ−層と同じ格子パラメータを有している。両方の層の転位度は補い合っている。
本発明の別の一つの実施態様においては、三軸的に歪んだ珪素の他に二軸的に（正方形に）歪んだ珪素も、形成される構造の幾何学的形状の選択によって提供することができる。この様に、構造中に三軸的に歪んだ珪素の他に二軸的に歪んだ珪素も層構造中に同時に提供するのが特に有利である。従ってこの方法は結晶に関して単斜晶系的に並びに三斜晶系的に非対称に歪んだ層を正方晶系的に歪んだ層の他に生じるのに特に非常に適している。
層の材料がＳｉ−Ｇｅ及びＳｉの場合には、Ｓｉ−あるいはＳｉ−Ｇｅ−原子の立方体系から単斜晶系構造並びに三斜晶系構造が有利に形成される。
リソグラフィーで製造される、歪ませるべきＳｉ−Ｇｅ層の長方形構造あるいはラインが基体の＜１１０＞方向に平行に配向する場合には、単斜晶系のＳｉ−Ｇｅが生じる。配向が＜１１０＞方向から擦れている場合には、生じる格子構造は三斜晶系である。
本発明の別の一つの特に有利な実施態様においては、歪ませるべき層中の構造が基体の＜１１０＞方向に配向している。
歪ませるべきそう層の単斜晶系構造は、成長平面の格子パラメータａ、ｂが同じでありそしてｃ−軸がａ及びｂと異なっていることに特徴がある。ａ−軸とｃ−軸との間の角度並びにａ−軸とｃ−軸との間の角度が９０°であるが、ａ−軸とｂ−軸との間の角度は９０°と相違する。
これによってこの方法は、長さと幅との比の選択によって又は一般的には構造の幾何学及び配向、例えば基体上の長方形／ラインの選択によって正確な格子パラメータを調整するのに適している。
非対称の歪みは方法パラメータ、例えば温度処理の温度によって追加的に影響され得る。
例示だけによって、Ｓｉ−Ｇｅ−層のリソグラフィーによる構造化の前の中間熱処理が非対称度を改善することを示している。何故ならばこの中間熱処理がＳｉ基体中での転位のための均一に分布する核の生成を可能としそしてイオンとして使用されたＨｅが逃げないからである。この方法を実施する場合の沢山の自由度が有利に増加される。
単斜晶系構造の場合、別のＳｉ−層を例えば三軸的に緩和されたＳｉ−Ｇｅ−層の上に配置する場合にはＳｉ−Ｇｅ−層上の珪素の構造が一軸的に歪んだＳｉのそれに類似しているのが有利である。これは有利にも著しく増加した正孔移動度を示す。
＜１１０＞の方向に純粋に一軸的に歪んだＳｉに対する本発明の相違点は、転位状態がａ−及びｂ−方向（［１００］、［０１０］の各方向）で二軸引張力で構成されているのと、＜１１０＞方向の一軸引張力で構成されている点である。二軸格子歪みは珪素のエネルギー帯の分裂を引き起し、これが電子移動度を増加させる。これに対して、［１１０］方向の一軸引張力成分が正孔移動度を高める。
従って構造が高い正孔移動度及び電子移動度を有するこで特に非常に有利である。
本発明の一つの別の実施態様においては、注入条件、熱処理条件、層の厚さ、構造化された表面の幾何学的構造を適切にすることによって及び特にできるだけ厚い層厚でＧｅ−高含有量のＳｉ−Ｇｅ−層を用いて緩和度の最適化によって歪みが達成される。これによって有利にも歪み度を高めることが可能である。
本方法の別の本質的な長所は、歪みが構造に沿って一定している点にある。
大きな構造、例えば数ミクロメーターから数ミリメータの長い構造、例えばラインも作製することができ、同時に均一な歪みも作製できる点で有利である。これらの構造は高価値で新規の及び特に高速の構造要素、例えばトランジスタを作製するのに特に適している。
トランジスタを製造する場合には、歪み及びそれ故に電荷運搬体の高い移動度が構造要素の寸法、例えばチャンネルの長さにもはや左右されないことが重要である。
同じウエハー上に高い正孔移動度の他に更に高い電子移動度を生じさせるために、場合によっては同じ軸平面に例えば珪素よりなる同じ層の正方晶系的に歪んだ材料を作製してもよい。これは、四角形又は円形の構造を生じさせることによって、又はミスフィット転位の制限された長さのために非対称緩和がもはや生じない任意の形状の非常に大きい構造によっても達成される。二軸歪みと一軸歪みとの比の調整又は、端的に示せば、歪みの非対称の調整は長さと幅との比を適切に選択することによって決められる。
最大の歪みはＧｅ−含有量及び緩和度によっても決めることができる。
特に、歪めるべき層がＳｉ層の場合には、それの層厚ｄ３を適切に選択して高い電荷運搬移動度を層中に生じさせるのが特に有利である。
追加的に又は代わりに、プロセス中の注入条件及び／又は熱処理条件を、層中の電荷運搬移動度を増加するように選択することも可能である。
基体としては一般にＳｉ−又は不導体（ＳＯＩ）−基体上の珪素が選択される。
本発明を更に実施例及び添付の図面によって更に詳細に説明する。
図１は（１００）配向したＳｉ−基体（１）の上にＳｉ−Ｇｅ−層（２）の構造の平面図で示している。
第一の実施例によれば、本発明の方法による一軸／三軸的に歪んだＳｉ−Ｇｅ−層（２）の製造を説明している。
１８０ｎｍの厚さの仮像のＳｉ０．７９Ｇｅ０．２１層（２）を（１００）Ｓｉ−基体（１）の上にＣＶＤ（化学蒸着）又はＭＢＥ（分子線エピタキシー）によって析出させた。このヘテロ構造に４５ｋｅＶ Ｈｅ＋−イオンを７×１０１５ｃｍ−２の被爆量で又は１９５ｋｅＶ Ｓｉ−イオンを１．５×１０１４ｃｍ−２の被爆量で注入する。次いで層を４５０℃で１分間熱処理する。４μｍの幅及び８ｍｍの長さを有する長方形の構造物を図５に示す。これをリソグラフィー、クロムマスク及び反応性イオンエッチングによって、４μｍの幅及び８ｍｍの長さを有する長方形構造を図５に示す。この方法は例えばそれぞれ４×８μｍの幅及び長さを有する構造物を製造するのにも使用できる。その後に、この構造物をＡｒ雰囲気において１０分間、８５０℃で熱処理する。
Ｓｉ−Ｇｅ−層（２）中のＧｅ−濃度はＳｉとＧｅとが完全混合可能であるので原則として任意に選択することができる。特に１０〜３０原子％の範囲内のＧｅ−濃度が有利である。
構造物（２）は直線（９）に沿って基体［１１０］の方向に配向している。１００Ｓｉ−基体上のＳｉ−Ｇｅ−層（２）の構造のこの配向の結果として、ミスフィット転位がこの構造物に平行あるいは横軸方向に生じそしてそれによって緩和の最適な非対称が達成される。
欠陥域は場合によってはＳｉ−Ｇｅ−層（２）中のＨ−イオンでも生じ得る。
中間熱処理はＨｅ−又はＨ−イオン又は基体中の他の不溶性の元素の注入後に実施するのが特に有利である。中間熱処理のための温度範囲は、この温度処理がＨｅ−あるいはＨ−バブルの核化をもたらすように選択する。これが、構造化の結果としてイオンの漏れ出しを防止する。
符号（２ａ）は格子セルを意味する。
図２は、図１に従うＳｉ−Ｇｅ−層（２）の構造中で生じる転位（６ａ及び６ｂ）を示している。
Ｓｉ−Ｇｅ−層（２）の構造の［１１０］長手方向を走る転位（６ａ）は緊密に詰まって生じている。横方向の転位（６ｂ）は余り緊密に詰まってもたらされていない。空間的限界のために一方の転位だけを参照番号で示してある。
ラザフォード後方散乱／チャンネリング測定で、Ｓｉ−Ｇｅ−層（２）が長手方向で３７％緩和するが、長方形構造の横方向では７７％緩和することを示している。これは長手方向での格子パラメータが横手方向での格子パラメータよりも小さいことを意味する。正孔移動度は長手方向［１１０］で増加する。
Ｓｉ−Ｇｅ−層（２）中で２１原子％のＧｅでのこの緩和度をＳｉの相対的格子転位に対して計算すると、一つの方向で約０．３５％そしてもう一方の方向で約０．７％の転位が得られる。これは約４００ＭＰａの張力に相当する。
図３はＳｉ−Ｇｅ−層（２）で生じた三軸歪みを格子セル（２ａ）に関して平面図で示している。
Ｓｉ−Ｇｅ−層の三軸歪みを格子セル（２ａ）の転位によって実証している。四角形で歪んだＳｉ−Ｇｅ（２）は［１００］及び［０１０］方向に二軸引張り歪みを有するが、本発明に従う三軸で歪んだＳｉ−Ｇｅ（２）は追加的に［−１００］方向の張力によって歪んでいる（図４参照）。これによって格子セル（２ａ）の菱形の底面が生じる。この転位は正孔移動度の増加をもたらす。
図４は生じる単斜晶形の格子セル（２ａ）を示している。底面は菱形でありそして角度γは９０°と相違している。肉太の大きな矢印は後で作製されるトランジスタの電流方向を示している。これからは、電子に対して高い電荷運搬速度及び正孔を有するトランジスタが作製できる。
第５図は、三軸歪み層（２）の上に別の層（３）を成長させた後にこのような荷電運搬速度を有する本発明に従って製造された層構造を切断面図で示している。この三軸歪み層（２）は図１〜４で説明した通り、Ｓｉ−Ｇｅよりなりそして基体（１）は珪素よりなる。別の珪素層（３）は三軸緩和したＳｉ−Ｇｅ−層（２）の上にエピタキシャルに析出させた。
別のＳｉ−層（３）も三軸的に歪ませるのが特に有利であり、高い孔移動度及び電子移動度を示す。
別の一つの実施例によれば、図面にならって単斜晶系の歪んだＳｉ−層（３）の製造を本発明の方法に従って説明する。
基体（１）、１７５ｎｍの厚さの仮像のＳｉ０．７７Ｇｅ０．２３層（２）及びＳｉ（１００）の７ｎｍの厚さのＳｉ表面層（３）よりなるヘテロ構造を出発物質として使用した。
続くイオン注入のために保護層をこのヘテロ構造の上に析出させた。保護層はＰＥＣＤＶによって析出させたＳｉＯ２よりなる。このヘテロ構造に６０ｋｅＶ Ｈｅ＋−イオンを７×１０１５ｃｍ−２の被爆量で注入しそして次に４５０℃で１分間熱処理する。保護層は緩衝ＨＦ溶液で化学的に湿式エッチングすることによって除く。原理的に図５に示した通り、４μｍの幅及び８ｍｍの長さ（図５に示した１０μｍではない）を有するラインを標準的なリソグラフィー及び反応性イオンエッチングを用いて構造化する。次いでこの構造をＡｒ雰囲気において１０分間、８５０℃で熱処理する。
ＲＢＳ／チャンネリング測定で、Ｓｉ−Ｇｅ−ラインが［１１０］長手方向で４２％緩和するが、長手方向を横断する方向では７２％緩和することが判った。
これは有利にも、長手方向での格子パラメータが長手方向を横断する方向での格子パラメータよりも小さいことを意味する。Ｓｉ層（３）で製造された相応する格子転位はラインに沿って０．４１％でありそしてラインに直角に０．７１％である。
別に実証する実施形態により、１７５ｎｍの厚さのＳｉ０．７７Ｇｅ０．２３層及び８ｎｍの厚さの立方Ｓｉ層（３）を出発物質として使用した。再び１００ｎｍの厚さのＲＥＣＶＤ酸化物層を図５の層（３）の上に適用した。このヘテロ構造に６０ｋｅＶ Ｈｅ＋−イオンを７×１０１６ｃｍ−２の被爆量で注入しそして次に６００℃で１分間熱処理する。１０ｎｍの厚さのＣｒ−層を上記構造物の表面に析出させる。この層構造を約１０×２μｍの長さ×幅の長方形のマスクで構造化する。Ｃｒ層を、長方形の構造（２、３）を作製するために、硬質マスクとして使用した。このＣｒ層及び保護層は化学的な湿式エッチングによって除く。次いでこの構造をＡｒ雰囲気において１０分間、８５０℃で熱処理する。約１０５ｃｍ−２の検出限界を有する透過型電子顕微鏡を用いて、転位は２〜１０μｍの構造物では検出できなかった。
別の実施例によれば、図面にならって、ただし薄いＳｉキャップ層を既に有するＳｉ−Ｇｅ−層（２）を場合によっては基体（１）の上に配置することができる。ＳＩキャップ層がＳｉ−Ｇｅ層の緩和の間に直接的に歪められるという長所がある。この様に、歪んだＳｉ層（３）を歪んだＳｉ−Ｇｅ−層（２）の上に生じさせるためには、簡単なエピタキシャル段階が必要である。Ｓｉ層（３）の層厚ｄ３は、それの臨界層厚を超えない様に選択するのが有利である。
それの代わりに薄いＳｉ−層を有するＳＯＩ−基体もＳｉ−Ｇｅ−層及び場合によっては追加的Ｓｉ層を析出するために使用してもよい。酸化物上のＳｉ層は図５の層（３）の機能を引き受けそしてそれ故に同様に、構造化されたＳｉ−Ｇｅ層の緩和の間に三軸的に歪めるために、臨界未満の層厚を有していなければならない。次いで三軸的に歪んだＳｉ（３）がウエハー結合なしにＳｉＯ２層（２）の上に直接的に作製される。
本発明の別の一つの実施形態においては、薄い高炭素Ｓｉ−Ｇｅ−Ｃ層を層（２）中に組み入れてもよい。炭素は格子パラメータを低減させるために、珪素中に約２原子％まで代用で組み入れてもよい。
この様にして緩和された薄いＳｉ−Ｇｅ層が、Ｓｉ−Ｇｅ−層（例えば２２原子％のＧｅを含有する１７０ナノメータのＳｉ−Ｇｅ）中に非常に薄い、例えば１０ナノメータの厚さの十分な炭素高含有量のＳｉ−Ｃ層を組み入れることによって作製される。約９００℃の高温での熱処理の間に過剰飽和状態で存在する炭素が析出する。それによってＳｉ−Ｇｅ層の緩和を促進する欠陥が生じる。これによってイオン注入が特別な層構造によって有利に代行される。
更なるイオン注入によってＳｉ−Ｇｅ層（２）のより高い緩和度が達成でき、それによってＳｉ層（３）の歪みが増加する。
は（１００）配向したＳｉ−基体（１）の上にＳｉ−Ｇｅ−層（２）の構造の平面図であり、 は図１に従うＳｉ−Ｇｅ−層（２）の構造中で生じる転位（６ａ及び６ｂ）を示しており、 はＳｉ−Ｇｅ−層（２）で生じた三軸歪みを格子セル（２ａ）に関して平面図で示し、 は生じる単斜晶形の格子セル（２ａ）を示し、そして は三軸歪み層（２）の上に別の層（３）を成長させた後にこのような荷電運搬速度を有する本発明に従って製造された層構造を切断面図で示している。
符号の説明
１・・・基体
２・・・歪み層
３・・・別の層

Claims (18)

  1. 歪み層（２）を作製する方法において、
    − 層（２）を基体（１）の上に配置しそして歪ませ、
    − 歪んだ層（２）を構造化し、
    − その層（２）を緩和し、
    − 歪めるべき層（２）において方向転位を生じさせる
    各段階を含むことを特徴とする、上記方法。
  2. 層（２）中の形成された構造が２より大きい長さ：幅−比を有する請求項１に記載の方法。
  3. 層（２）のための材料としてＳｉ−Ｇｅ−層又はＳｉ−Ｇｅ−Ｃ−層又は薄いＳｉ−キャップ層を持つＳｉ−Ｇｅ層を選択する、請求項１又は２に記載の方法。
  4. 基体（１）のための材料として（１００）Ｓｉ又はＳＯＩ−基体を選択する、請求項１〜３のいずれか一つに記載の方法。
  5. 層（２）に少なくとも１種類のイオンを注入する、請求項１〜４のいずれか一つに記載の方法。
  6. Ｈｅ、Ｈ、Ｆ又はＳｉイオンを選択する、請求項５に従う方法。
  7. 少なくとも１回の熱処理を行う、請求項１〜６のいずれか一つに記載の方法。
  8. 層（２）の立方晶系から単斜晶系又は三斜晶系を形成する請求項１〜７のいずれか一つに記載の方法。
  9. 層（２）を三軸的に歪ませる、請求項１〜８のいずれか一つに記載の方法。
  10. 層（２）の上に別の層（３）を配置する、請求項１〜９のいずれか一つに記載の方法。
  11. 別の層を三軸的に歪ませる、請求項１０に記載の方法。
  12. 別の層（３）のための材料として珪素を選択する請求項１〜１１のいずれか一つに記載の方法。
  13. 請求項１〜１２のいずれか一つに記載の方法で作製された層構造において、層（２）が基体（１）の上で三軸的に歪まされている、上記層構造。
  14. 三軸的に歪まされている層（２）がＳｉ−Ｇｅよりなる、請求項１３に記載の層構造。
  15. 三軸的に歪ませされている別の層（３）を三軸的に歪ませされいる層（２）の上にもたらす、請求項１３又は１４に記載の層構造。
  16. 別の層（３）及び／又は基体（１）がＳｉを含有する、請求項１３〜１５のいずれか一つに記載の層構造。
  17. ＳＯＩ−基体（１）である、請求項１３〜１６のいずれか一つに記載の層構造。
  18. 請求項１３〜１７のいずれか一つに記載の層構造を含む、電子要素。
JP2007533863A 2004-09-30 2005-09-22 基体の上に歪み層を製造する方法、及び層構造 Withdrawn JP2008515209A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004048096A DE102004048096A1 (de) 2004-09-30 2004-09-30 Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
PCT/DE2005/001669 WO2006034679A2 (de) 2004-09-30 2005-09-22 Verfahren zur herstellung einer verspannten schicht auf einem substrat und schichtstruktur

Publications (2)

Publication Number Publication Date
JP2008515209A true JP2008515209A (ja) 2008-05-08
JP2008515209A5 JP2008515209A5 (ja) 2008-10-23

Family

ID=35929577

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007533863A Withdrawn JP2008515209A (ja) 2004-09-30 2005-09-22 基体の上に歪み層を製造する方法、及び層構造

Country Status (5)

Country Link
US (1) US8048220B2 (ja)
EP (1) EP1794779A2 (ja)
JP (1) JP2008515209A (ja)
DE (1) DE102004048096A1 (ja)
WO (1) WO2006034679A2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008062685A1 (de) * 2008-12-17 2010-06-24 Siltronic Ag Halbleiterscheibe mit einer SiGe-Schicht und Verfahren zur Herstellung der SiGe-Schicht
US8859348B2 (en) 2012-07-09 2014-10-14 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999038201A1 (de) * 1998-01-27 1999-07-29 Forschungszentrum Jülich GmbH Verfahren zur herstellung einer einkristallinen schicht auf einem nicht gitterangepassten substrat, sowie eine oder mehrere solcher schichten enthaltendes bauelement
JP2003229360A (ja) * 2002-01-31 2003-08-15 Sharp Corp 半導体基板の製造方法
JP2003229361A (ja) * 2002-01-31 2003-08-15 Sharp Corp 半導体基板の製造方法
JP2004079912A (ja) * 2002-08-21 2004-03-11 Sharp Corp 半導体基板改質方法およびこの方法を用いた半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244970A (en) * 1990-05-29 1993-09-14 Tonen Corporation Modified polyolefin-containing thermoplastic resin composition
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JP3260660B2 (ja) * 1996-08-22 2002-02-25 株式会社東芝 半導体装置およびその製造方法
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
CA2295069A1 (en) * 1997-06-24 1998-12-30 Eugene A. Fitzgerald Controlling threading dislocation densities in ge on si using graded gesi layers and planarization
DE19848026A1 (de) * 1998-10-17 2000-04-20 Bayer Ag Verfahren zur Herstellung von Bis(4-hydroxyaryl)alkanen
JP2000174148A (ja) * 1998-12-09 2000-06-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6495402B1 (en) * 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
JP2002246600A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100366923B1 (ko) * 2001-02-19 2003-01-06 삼성전자 주식회사 에스오아이 기판 및 이의 제조방법
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6900094B2 (en) * 2001-06-14 2005-05-31 Amberwave Systems Corporation Method of selective removal of SiGe alloys
KR100422468B1 (ko) * 2001-07-31 2004-03-11 삼성전자주식회사 에스 오 아이 소자 및 그 제조방법
DE10157627A1 (de) * 2001-11-26 2003-06-12 Forschungszentrum Juelich Gmbh Verfahren zur Herstellung einer Schicht auf einem Substrat
US6703293B2 (en) * 2002-07-11 2004-03-09 Sharp Laboratories Of America, Inc. Implantation at elevated temperatures for amorphization re-crystallization of Si1-xGex films on silicon substrates
US6699764B1 (en) * 2002-09-09 2004-03-02 Sharp Laboratories Of America, Inc. Method for amorphization re-crystallization of Si1-xGex films on silicon substrates
EP1602125B1 (en) * 2003-03-07 2019-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation process
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
DE10318283A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
DE10318284A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999038201A1 (de) * 1998-01-27 1999-07-29 Forschungszentrum Jülich GmbH Verfahren zur herstellung einer einkristallinen schicht auf einem nicht gitterangepassten substrat, sowie eine oder mehrere solcher schichten enthaltendes bauelement
JP2003229360A (ja) * 2002-01-31 2003-08-15 Sharp Corp 半導体基板の製造方法
JP2003229361A (ja) * 2002-01-31 2003-08-15 Sharp Corp 半導体基板の製造方法
JP2004079912A (ja) * 2002-08-21 2004-03-11 Sharp Corp 半導体基板改質方法およびこの方法を用いた半導体装置

Also Published As

Publication number Publication date
US8048220B2 (en) 2011-11-01
US20080067544A1 (en) 2008-03-20
DE102004048096A1 (de) 2006-04-27
EP1794779A2 (de) 2007-06-13
WO2006034679A2 (de) 2006-04-06
WO2006034679A3 (de) 2006-09-21

Similar Documents

Publication Publication Date Title
US7915148B2 (en) Method of producing a tensioned layer on a substrate
US7442657B2 (en) Producing stress-relaxed crystalline layer on a substrate
JP5065676B2 (ja) 基板上に歪層を製造する方法及び層構造
US6709903B2 (en) Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6787793B2 (en) Strained Si device with first SiGe layer with higher Ge concentration being relaxed to have substantially same lattice constant as second SiGe layer with lower Ge concentration
US6787883B1 (en) Silicon-germanium devices for CMOS formed by ion implantation and solid phase epitaxial regrowth
TW580726B (en) Method for fabricating semiconductor substrate
JP2006524426A5 (ja)
US7357838B2 (en) Relaxed silicon germanium substrate with low defect density
US7498229B1 (en) Transistor and in-situ fabrication process
US20030127646A1 (en) Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
JP2006522469A5 (ja)
JP2004014856A (ja) 半導体基板の製造方法及び半導体装置の製造方法
KR20130034059A (ko) 매립 절연 층과 결합된 응력기의 탄성 에지 이완을 사용하는 변형 반도체
JP2002118254A (ja) 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
KR20060100433A (ko) Ｓｉ：Ｃ－ＯＩ 및 ＳＧＯＩ상의 실리콘 장치 및 그 제조방법
JP2005175495A (ja) 半導体構造およびその製造方法
JP2012231165A (ja) シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積
US7022593B2 (en) SiGe rectification process
US20040075106A1 (en) Manufacturing method for semiconductor substrate, semiconductor substrate and semiconductor device
JP2008515209A (ja) 基体の上に歪み層を製造する方法、及び層構造
US20120018704A1 (en) Uniaxial tensile strain in semiconductor devices
JP2003234289A (ja) 歪み緩和膜の製造方法、および、歪み緩和膜を有する積層体
JP2005019851A (ja) 半導体装置及びその製造方法
Mooney Improved CMOS performance via enhanced carrier mobility

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080903

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080903

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100518

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120228

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120424

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120502

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120626

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120703

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120725

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130611

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130802

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130809

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131009

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131017

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131108

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131115

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20131125