JP2008504529A - 比較器フィードバックピーク検出器 - Google Patents

Abstract

ピークツーピーク電圧を検出するための回路とプロセスが開示される。この回路は、第１のキャパシタに接続された出力と高周波ＡＣ波形を受信するための非反転入力と反転入力とを有する第１の比較器と、第２のキャパシタに接続された出力と第１、第２の入力とを有する第２の比較器と、第１の比較器の反転入力に接続された非反転入力と第１の入力に接続された反転入力とを有する演算増幅器と、を備えている。このプロセスは、高周波ＡＣ波形電圧が第１のキャパシタのバッファされた電圧より高いときに第１のキャパシタを充電するステップと、第２のキャパシタの反転・バッファされた電圧が高周波ＡＣ波形電圧より高いときに第２のキャパシタを充電するステップと、第１のキャパシタのバッファされた電圧と第２のキャパシタの反転・バッファされた電圧とに基づいた電圧を出力するステップと、を備えている。

Description

本発明は、ＡＣ波形のピークツーピーク電圧測定に関する。

製造業者はしばしば、電子システムを消費者に出荷するに先立って、彼らの電子システムと彼らの構成要素の両者を試験する。電子システムと構成要素はまた、再生時及び修理時にも試験される。電気試験は典型的には、ディジタル及び／またはアナログ論理装置によって実施される。

論理装置は本来的に、誘電体材料、内部抵抗、キャパシタンスおよびインダクタンスに基づいて限定されたスイッチング速度を有する。半導体設計者は、電力消費と伝播遅延の改善に集中してきた。電力消費は、論理装置が動作するときにこの装置によって消費される電力を指す。伝播遅延は、論理装置が入力信号を受信してから出力を与えるまでに要する平均時間を指す。

より高速のスイッチング速度の要求が大きくなってきたのにつれて、半導体技術は進歩してきた。例えば従来のダイオード論理、レジスタ・トランジスタ論理およびダイオード・トランジスタ論理は、共通のトランジスタ・トランジスタ論理（ＴＴＬ）によって置き換えられてきた。ＴＴＬ技術は、論理回路のためのビルディングブロック（積み木）としてほぼ２０年の間、広く使用されてきた。ショットキー、低電力ショットキー、改良型ショットキーおよび改良型低電力ショットキー・ファミリーＴＴＬ装置は典型的にはそれぞれ、１ゲート当たり３、９、１．５、４ｎｓの伝播遅延と１８、２、１０、１ｍＷの電力消費とを示す。今日の最高速度のアプリケーションのために設計者は、典型的には１ゲート当たり０．５〜２ｎｓの伝播遅延と２５ｍＷの電力消費という特性を示すエミッタ結合型論理（ＥＣＬ）を使用する。

本説明全体を通して、示される実施形態と例は、本発明の装置と方法に対する限定ではなく、むしろ代表例と考えられるべきである。

さて図１を参照すると、高速ピークツーピーク検出器１００の簡略化された回路図が示されている。高速ピークツーピーク検出器１００は、高周波ＡＣ波形のピークツーピーク電圧を測定できる。ピークツーピーク電圧は、高周波ＡＣ波形の最高電圧と最低電圧との大きさの差を指す。高周波は、１０ＭＨｚより高い周波数を指す。ＡＣは、交流を指す。波形は、時間の関数としての電気信号の電圧を指す。高速度は、２μｓより短い時間で高周波ＡＣ波形の精密測定を与える高速ピークツーピーク検出器１００の能力を指す。精密測定は、ピークツーピーク電圧が約２．０４８Ｖであるときのピークツーピーク電圧の＋／−（１．９ｄＢ＋５ｍＶ）以内の最大誤差を有する。高速ピークツーピーク検出器は、ディジタル半導体試験機、アナログコンピュータ、ハンドヘルド信号分析器、その他に設置できる。

この高速ピークツーピーク検出器１００は、正ピークサブ回路１１０と負ピークサブ回路１２０と演算増幅器１３０とリセットサブ回路１０５とを含み得る。正ピークサブ回路１１０は、第１の比較器１４０と第１のトランスレータ１４５と第１の高速ダイオード１４８と第１のキャパシタ１４９と第１のバッファ増幅器１５０とを含み得る。

第１の比較器１４０は、高速比較器であり得る。高速比較器は約２．５ｎｓ以下の伝播速度によって特徴付けられる。高速比較器は、ＥＣＬ技術比較器、例えばＥＣＬ、正ＥＣＬ（ＰＥＣＬ）、低電圧正ＥＣＬ（ＬＶＰＥＣＬ）、負ＥＣＬ（ＮＥＣＬ）、および低電圧負ＥＣＬ（ＬＶＮＥＣＬ）を含む。しかしながら、高速比較器は、ＥＣＬ技術に限定されない。高速比較器の一例は、マキシムインテグレーテッドプロダクツ（Maxim Integrated Products）によって製造されているＭＡＸ９６９１である。

ＥＣＬ比較器は、単一電源または二重電源によって電力供給され得る。二重電源または二重電力レールによって電力供給されるＥＣＬ比較器は、単一電力レールＥＣＬ比較器より高速の伝播速度を示す。信号が高周波を示す高い帯域幅のアプリケーションのためには、第１の比較器１４０は二重電力レールを含むべきである。

第１の比較器１４０は、非反転入力１４１と反転入力１４２と出力１４３とを含み得る。第１の比較器１４０は、非反転入力１４１と非反転入力１４２とにおいてアナログ入力信号を受信できる。非反転入力１４１において受信された信号の電圧が反転入力１４２において受信された信号より高ければ、第１の比較器１４０は出力１４３において論理ハイ電圧を出力し、そうでなければ第１の比較器１４０は出力１４３において論理ロー電圧を出力する。ＥＣＬ論理のための典型的な論理レベルは、論理ハイのためには−０．９５Ｖ〜−０．７Ｖであり、論理ローのためには−１．９Ｖ〜−１．６Ｖである。

例えば１０ＭＨｚより高い高周波において高速比較器は、ピーク検出器機能を実行するためにダイオードで構成された標準的演算増幅器よりも高い精度と速い速度で実行する。標準的演算増幅器とは異なり高速比較器は、飽和による遅延伝播の被害を受けない。高速比較器は、ピーク検出器機能を実行するためにダイオードで構成された標準的演算増幅器よりも低い電圧を精蜜に測定する能力を発揮する。更に高速比較器は、ピーク検出器機能を実行するためにダイオードで構成された標準的演算増幅器よりも、波形の波高率を変えることに関して高い精度で機能する。

第１の比較器１４０の非反転入力１４１は、電圧入力１４４からＡＣ波形の電圧を受信し得る。このＡＣ波形は、例えば１５０ｋＨｚ、１ＭＨｚまたは５０ＭＨｚの周波数を示し得る。

第１のトランスレータ１４５は、入力１４６と出力１４７とを含み得る。第１のトランスレータ１４５の入力１４６は、第１の比較器１４０の出力１４３に接続され得る。第１のトランスレータ１４５は、第１の比較器１４０の出力１４５から与えられる電圧をレベルシフトし得る。このレベルシフトは、ＥＣＬ論理レベルからＴＴＬ論理レベルへのものであり得る。典型的なＴＴＬ論理レベルは、論理ローのための０Ｖ〜０．４Ｖと論理ハイのための２．４Ｖ〜５Ｖとを含む。第１のトランスレータ１４５は、第１の比較器１４０がＴＴＬまたはＣＭＯＳレベルの出力電圧を与えるならば、正ピークサブ回路１１０から省略できる。

第１の高速ダイオード１４８は、第１のトランスレータ１４５の出力１４８に接続され得る。第１の高速ダイオード１４８は、高速伝播速度を持ち得る。高速ダイオードの一例は、ショットキーダイオードである。ショットキーダイオードは、それを通過する信号の振幅を低下させずに高周波でスイッチする能力を有する。第１の高速ダイオード１４８は、信号が少なくともＴＴＬ論理ハイ電圧を有するときだけ、この信号が第１の高速ダイオード１４８を通過することを可能にするように選択され得る。

第１のキャパシタ１４９は、第１の高速ダイオード１４８と接地との間に接続され得る。用語「接地」は、ゼロ電圧を有する電気シンクを指す。シンクは、ゼロ電圧または他の共通電圧を持ち得る。第１の比較器１４０が論理ハイ電圧を出力すると、トランスレータ１４５は、第１の高速ダイオード１４８を通過して第１のキャパシタ１４９を充電するＴＴＬ論理ハイ電圧を出力するであろう。第１の比較器１４０が論理ロー電圧を出力すると、トランスレータ１４５は、第１の高速ダイオード１４８を通過しないＴＴＬ論理ロー電圧を出力するであろう。第１の高速ダイオード１４８は、電流が第１のキャパシタ１４９から第１のトランスレータ１４５の出力１４８に流れるのを防止できる。

第１のバッファ増幅器は、非反転入力１５１と反転入力１５２と出力１５３とを含み得る。第１のバッファ増幅器１５０の非反転入力１５１は、第１の高速ダイオード１４８と第１のキャパシタ１４９との間に接続され得る。第１のバッファ増幅器１５０の出力１５３は、第１のバッファ増幅器１５０の反転入力１５２と第１の比較器１４０の反転入力１４２とに接続され得る。

第１のバッファ増幅器１５０は、高い入力インピーダンスと低い出力インピーダンスとを示す演算増幅器であり得る。この高い入力インピーダンスのために第１のキャパシタ１４９は、第１のバッファ増幅器１５０を経由する放電として最小放電または無放電を示すであろう。第１のバッファ増幅器１５０は、この第１のバッファ増幅器１５０の非反転入力１５１が約１０¹²オームのインピーダンスを有するので、第１のバッファ増幅器１５０の非反転入力１５１に接続された構成要素を第１のバッファ増幅器の出力１５３から分離している。低い出力インピーダンスと高い電力利得のお蔭で第１のバッファ増幅器１５０は、第１のバッファ増幅器１５０の出力１５３を介して幾つかの構成要素に第１のキャパシタ１４９と実質的に同じ電圧を有する信号を出力できる。

第１の比較器１４０は、第１の比較器１４２の非反転入力１４１におけるＡＣ波形の電圧が第１の比較器１４０の反転入力１４２における第１のキャパシタ１４９のバッファされた電圧より高いときに、論理ハイ電圧を出力するであろう。

第１のキャパシタ１４９は、スルーレート（slew rate）と呼ばれる特性を示す。スルーレートは、典型的にはＶ／μｓで測定される時間に関する電圧の最大変化である。ＡＣ波形が極めて高速である周波数を示すならば、第１のキャパシタ１４９のスルーレートは、ＡＣ波形の最初の正サイクルのときに、第１のキャパシタ１４９をほんの部分的にＡＣ波形のピーク正電圧に充電することができる。したがって第１のキャパシタ１４９は、ＡＣ波形のピーク電圧にまで充電するためにＡＣ波形の１サイクルより多くを必要とする可能性がある。

負ピークサブ回路１２０は、第２の比較器１６０と第２のトランスレータ１６５と第２の高速ダイオード１７０と第２のキャパシタ１７１と第２のバッファ増幅器１７２と反転増幅器１８０とを含み得る。

第２の比較器１６０は、非反転入力１６１と反転入力１６２と出力１６３とを含み得る。第２の比較器１６０は、非反転入力１６１と反転入力１６２とにおいてアナログ入力信号を受信し得る。非反転入力１６１において受信された信号の電圧が反転入力１４２において受信された信号より高ければ、第２の比較器１６０は出力１６３において論理ハイ電圧を出力する。

第２の比較器１６０の反転入力１４２は、第１の比較器１４０の非反転入力１４１に接続され得る。第２の高速比較器の反転入力１４２は、電圧入力１４４からＡＣ波形の電圧を受信し得る。

第２のトランスレータ１６５は、入力１６６と出力１６７とを含み得る。第２のトランスレータ１６５の入力１６６は、第２の比較器１６０の出力１６３に接続され得る。第２のトランスレータ１６５の入力１６６は、第２の比較器１６０の出力１６３に接続され得る。第２のトランスレータ１６５は、第２の比較器１６０の出力１６３から与えられる電圧をレベルシフトし得る。

第２の高速ダイオード１７０は、第２のトランスレータ１６５の出力１６７と第２のキャパシタ１７１との間に接続され得る。第２のキャパシタは、第２の高速ダイオード１７０と接地との間に接続され得る。第２の比較器１６０が論理ハイ電圧を出力すると、第２のトランスレータ１６５は、第２の高速ダイオード１７０を通過して第２のキャパシタ１７１を充電するＴＴＬ論理ハイ電圧を出力するであろう。第２の比較器１６０が論理ロー電圧を出力すると、第２のトランスレータ１６５は、第２の高速ダイオード１７１を通過しないＴＴＬ論理ロー電圧を出力するであろう。

第２のバッファ増幅器１７２は、非反転入力１７３と反転入力１７４と出力１７５とを含み得る。第２のバッファ増幅器１７２の非反転入力１７３は、第２の高速ダイオード１７０と第２のキャパシタ１７１との間に接続され得る。第２のバッファ増幅器１７２の出力１７５は、第２のバッファ増幅器１７４の反転入力１７４に接続され得る。

反転増幅器１８０は、入力１８１と出力１８２とを含み得る。反転増幅器１８０は、演算増幅器であり得る。反転増幅器１８０は、反転増幅器１８０の入力１８１における電圧の反対である電圧を反転増幅器１８０の出力１８２において与え得る。反転増幅器１８０の出力１８２は、第２の比較器１６０の非反転入力１６１に接続され得る。

第２の高速比較器は、第２のキャパシタ１７１の反転・バッファされた電圧が第２の高速比較器の反転入力１６２におけるＡＣ波形の電圧より高いときに、論理ハイ電圧を出力するであろう。

演算増幅器１３０は、差動増幅器、乗算（逓倍）増幅器、除算（分周）増幅器、または加算増幅器（加算係数器）として構成され得る。図１に示すように演算増幅器は、差動増幅器として構成される。差動増幅器は、この差動増幅器の複数の入力における電圧の差を出力する。

演算増幅器１３０は、非反転入力１３１と反転入力１３２と出力１３３とを含み得る。演算増幅器１３０の非反転入力１３１は、第１のバッファ増幅器１５０の出力１５３に接続され得る。演算増幅器１３０の反転入力１３２は、反転増幅器１８０の出力１８２に接続され得る。差動増幅器として機能するために、第１のバッファ増幅器の出力１５３との演算増幅器１３０の非反転入力１３１の接続と、演算増幅器１３０の反転入力１３２と反転増幅器１８０の出力１８２との接続とは各々、共通抵抗の抵抗器を含む。

演算増幅器１３０は、演算増幅器１３０の非反転入力１３１における第１のキャパシタ１４９のバッファされた電圧と演算増幅器１３０の反転入力１３２における第２のキャパシタ１７２の反転・バッファされた電圧との差である電圧を演算増幅器１３０の出力１３３に出力するであろう。演算増幅器１３０の出力１３３における電圧は、ディジタイザ、従来の電圧計またはその他の入力１９０に供給され得る。

リセットサブ回路１０５は、接地１９１と第１の高速スイッチ１９２と第２の高速スイッチ１９３とトリガー１９４とを含み得る。トリガー１９４は、接地１９１と第１の高速スイッチ１９２と第２の高速スイッチ１９３に接続され得る。トリガー１９４は、ボタン、コンピュータ制御論理回路またはその他であり得る。

第１の高速スイッチ１９２は、第１のバッファ増幅器１５０の非反転入力１５２と接地１９１との間に接続され得る。第２の高速スイッチ１９３は、第２のバッファ増幅器１７２の非反転入力１７３と接地１９１との間に接続され得る。第１の高速スイッチ１９２と第２の高速スイッチ１９３は、ＦＥＴスイッチまたはその他のスイッチであり得る。トリガー１９４が活性化されると第１の高速スイッチ１９２は、第１のキャパシタ１４９を接地１９１に放電させる。更にトリガー１９４が活性化されると第２の高速スイッチ１９３は、第２のキャパシタ１７１を接地１９１に放電させる。ＦＥＴスイッチを使用することによってこれらのキャパシタの放電は、迅速に例えば１μｓ以内に遂行され得る。

図１のピークツーピーク検出器１００は、高い周波数のＡＣ波形の振幅を精密に試験する能力を備えることができる。ピークツーピーク検出器１００の速度特性は、２．５ｎｓの最小パルス幅における波形の精密な試験に備えている。図１に構成されているようにピークツーピーク検出器１００の出力スルーレートは、１Ｖ／μｓであり、ドループレート（垂下速度）は１ｍＶ／μｓ未満であり得る。更にピークツーピーク検出器１００は、１５０ｋＨｚから少なくとも７５ＭＨｚまでの周波数で精密に使用され得る。

ある幾つかの半導体は、例えばコンパクトディスクドライブまたはディジタルビデオディスクドライブの光学系とサーボモータを制御するプロセッサは、高い周波数で機能する。高速度で機能する半導体の製造業者は、半導体と相互作用する信号のピークツーピーク電圧を試験することを望んでいる。この試験は、高い周波数で行われる可能性がある。ディジタル信号処理（ＤＳＰ）技術を有する通常のディジタイザとは異なり、ピークツーピーク検出器１００は、アナログ回路を使用して現在の帯域幅要件を満たすことができる。

さて図２を参照すると、高速度ピークツーピーク検出器２００の簡略化された回路図が示されている。この実施形態では高速ピークツーピーク検出器２００は、トランスレータを含まない。第１の高速ダイオード２１０は、第１のキャパシタ２１５と第１の比較器２２５の出力２２０との間に接続される。第２の高速ダイオード２３０は第２のキャパシタ２３５と第２の比較器２４５の出力２４０との間に接続される。

第１の比較器２２５と第２の比較器２４５は、ＴＴＬ出力またはその他を有する高速比較器であり得る。第１の高速ダイオード２１５と第２の高速ダイオード２３０は、高速比較器のハイ論理状態出力信号が高速ダイオードを通過して、高速比較器のロー論理状態出力信号が通過しないことを可能にするように選択され得る。

今度は図３を参照すると、高速ピークツーピーク検出器３００の簡略化された回路図が示されている。高速ピークツーピーク検出器は、正ピークサブ回路３０５と負ピークサブ回路３１０と演算増幅器３２０とを含み得る。この実施形態では負ピークサブ回路３１０は、ＡＣ波形が第２の高速比較器への導入に先立って反転されるように構成される。更にこの演算増幅器３２０は、加算増幅器として構成される。

負ピークサブ回路３１０は、反転増幅器３２５と第２の比較器３３０と第２の高速ダイオード３３５と第２のキャパシタ３４０と第２のバッファ増幅器とを含む。

反転増幅器３２５は、非反転入力３２６と反転入力３２７と出力３２８とを含む。反転増幅器３２５の非反転入力３２６は、接地に接続される。反転増幅器３２５の反転入力３２７は、第１の比較器３８０の非反転入力３８１に接続され得る。反転増幅器３２５の反転入力３２７は、ＡＣ波形を受信できる。反転増幅器３２５は、反転増幅器の出力３２８にＡＣ波形の電圧の反対を出力し得る。

第２の比較器３３０は、非反転入力３３１と反転入力３３２と出力３３３とを含み得る。第２の比較器３３０の非反転入力３３１は、反転増幅器３２５の出力３２８に接続され得る。

第２の高速ダイオード３３５は、第２のキャパシタ３４０と第２の高速比較器の出力３３３との間に接続され得る。第２のキャパシタ３４０は、第２の高速ダイオード３３５と接地との間に接続され得る。

第２のバッファ増幅器３４５は、非反転入力３４６と反転入力３６７と出力３４８とを含み得る。第２のバッファ増幅器３４５の非反転入力３４６は、第２の高速ダイオード３３５と第２のキャパシタ３４０との間に接続され得る。第２のバッファ増幅器３４５の出力３４８は、第２のバッファ増幅器３４５の反転入力３４７に接続され得る。第２のバッファ増幅器の出力３４８は、第２の比較器３３３の反転入力３３２にも接続され得る。

第２の比較器３３０は、第２の比較器３３０の非反転入力３３１におけるＡＣ波形の反転された電圧が第２の比較器３３３の反転入力３３２における第２のキャパシタ３４０のバッファされた電圧より高いときに第２のキャパシタ３４０を充電するであろう。

演算増幅器３２０は、加算増幅器として構成され得る。演算増幅器は、非反転入力３２１と反転入力３２２と出力３２３とを含み得る。この演算増幅器３２０の非反転入力３２１は、接地に接続され得る。演算増幅器３２０の出力３２３は、演算増幅器の反転入力２１１に接続され得る。演算増幅器の反転入力２１１は、第２のバッファ増幅器３４５の出力３４８と第１のバッファ増幅器３６０の出力３６１にも接続され得る。加算増幅器として機能するために、演算増幅器の出力３２３と第２のバッファ増幅器３４５の出力３４８と第１のバッファ増幅器３６０の出力３６１の各々との演算増幅器の反転入力３２２の接続は、共通の値を有する抵抗器を含むであろう。演算増幅器３２０の出力３２３は、第１のキャパシタ３５０のバッファされた電圧と第２のキャパシタ３４０のバッファされた電圧との和の電圧の反対であろう。

ここに説明されたピークツーピーク電圧検出器は、自動化された試験装置で使用され得る。典型的な自動試験装置（ＡＴＥ）は、電気信号の振幅と調波と雑音とを測定するためにＤＳＰを利用する。ＡＴＥは典型的には、ディジタル集積回路、リニアおよび混合信号集積回路、およびマイクロ波装置を試験するために使用される。

ＡＴＥは、プログラムされた間隔で電気パルスをトリガーに送ることができる。この電気パルスは、一定間隔でトリガーを活性化してキャパシタを定期的に放電させる。ＡＴＥは、演算増幅器の出力をディジタル信号に変換するディジタイザを含み得る。ＡＴＥは、捕獲メモリを含み得る。捕獲メモリは、ある期間に亘ってディジタル信号を記録して記憶できる。捕獲メモリに記憶されたディジタル信号と時間データとに基づいてＡＴＥは、平均化するかしないか、いずれかによって波形のエンベロープ（包絡線）を計算できる。

本発明の例示的実施形態が示され説明されてきたが、いずれも本発明の精神から逸脱しない、ここに説明されたような本発明に対する多数の変更、修正、または改変が実施可能であることは本技術に通常のスキルを有する人々にとって明らかであろう。したがってこのようなすべての変更、修正、または改変は、本発明の範囲内であると見られるべきである。

簡略化された回路図である。 簡略化された回路図である。 簡略化された回路図である。

Claims (26)

1. 第１のキャパシタ（コンデンサ）と、
   前記第１のキャパシタに接続された出力と
   高周波ＡＣ波形を受信するための非反転入力と
   反転入力と、を有する
   第１の比較器と、
   第２のキャパシタと、
   前記第２のキャパシタに接続された出力と
   第１の入力と
   第２の入力と、を有する
   第２の比較器と、
   前記第１の比較器の前記反転入力に接続された非反転入力と
   前記第１の入力に接続された反転入力と、を有する
   演算増幅器と、を備える回路。
2. 前記第１のキャパシタと前記第１の比較器の出力との間に接続された第１の高速ダイオードと、
   前記第２のキャパシタと前記第２の比較器の出力との間に接続された第２の高速ダイオードと、を更に備える、請求項１に記載の回路。
3. 前記第１の入力は前記第２のキャパシタの反転・バッファされた電圧を受信するための非反転入力であり、
   前記第２の入力は前記高周波ＡＣ波形を受信するための反転入力であり、
   前記第２の入力は前記第１の比較器の非反転入力に接続される、請求項２に記載の回路。
4. 前記第１のキャパシタに接続された入力と
   前記第１の比較器の反転入力に接続された出力と、を有する
   第１のバッファ増幅器と、
   前記第２のキャパシタに接続された入力と
   出力と、を有する
   第２のバッファ増幅器と、
   前記第２のバッファ増幅器の出力に接続された入力と
   前記第１の入力に接続された出力と、を有する
   反転増幅器と、を更に備える、請求項３に記載の回路。
5. 前記比較器は高速比較器である、請求項４に記載の回路。
6. 前記回路は比較器ごとに前記比較器と前記キャパシタとの間に接続されたＥＣＬ−ＴＴＬトランスレータを更に備えており、前記比較器はＥＣＬ比較器である、請求項４に記載の回路。
7. 前記第１のキャパシタとシンクとの間に接続されていて、第１のＦＥＴスイッチがＲＥＳＥＴ信号を受信するとき前記第１のキャパシタを放電させるための第１のＦＥＴスイッチと、
   前記第２のキャパシタと前記シンクとの間に接続されていて、第２のＦＥＴスイッチが前記ＲＥＳＥＴ信号を受信するとき前記第２のキャパシタを放電させるための第２のＦＥＴスイッチと、更に備える、請求項４に記載の回路。
8. 前記第１の入力は前記第２のキャパシタのバッファされた電圧を受信するための反転入力であり、
   前記第２の入力は反転された高周波ＡＣ波形を受信するための非反転入力である、請求項２に記載の回路。
9. 前記第１のキャパシタに接続された入力と
   前記第１の比較器の反転入力に接続された出力と、を有する
   第１のバッファ増幅器と、
   前記第２のキャパシタに接続された入力と
   前記第１の入力に接続された出力と、を有する
   第２のバッファ増幅器と、を更に備える、請求項８に記載の回路。
10. 前記第１の比較器の非反転入力に接続された入力と
    前記第２の入力に接続された出力と、を有する
    反転増幅器を更に備える、請求項９に記載の回路。
11. 前記比較器は高速比較器である、請求項１０に記載の回路。
12. 前記回路は比較器ごとに前記比較器と前記キャパシタとの間に接続されたＥＣＬ−ＴＴＬトランスレータを更に備えており、前記比較器はＥＣＬ比較器である、請求項１０に記載の回路。
13. 前記第１のキャパシタとシンクとの間に接続されていて、第１のＦＥＴスイッチがＲＥＳＥＴ信号を受信したとき前記第１のキャパシタを放電させるための第１のＦＥＴスイッチと、
    前記第２のキャパシタと前記シンクとの間に接続されていて、第２のＦＥＴスイッチが前記ＲＥＳＥＴ信号を受信したとき前記第２のキャパシタを放電させるための第２のＦＥＴスイッチと、更に備える、請求項１０に記載の回路。
14. 前記演算増幅器は自動化された試験システムのディジタイザに接続された出力を更に備える、請求項２に記載の回路。
15. 前記回路は前記演算増幅器の出力に接続されたディジタイザと前記ディジタイザに接続された捕獲メモリとを備える自動化された試験システムを更に備えており、前記ＲＥＳＥＴ信号は一定の間隔を有する周期的パルスである、請求項１３に記載の回路。
16. 請求項７に記載の回路を含む自動化された試験システム。
17. 高周波ＡＣ波形電圧が第１のキャパシタのバッファされた電圧より高いときに前記第１のキャパシタを充電するステップと、
    第２のキャパシタの反転・バッファされた電圧が前記高周波ＡＣ波形電圧より高いときに前記第２のキャパシタを充電するステップと、
    前記第１のキャパシタのバッファされた電圧と前記第２のキャパシタの反転・バッファされた電圧とに基づいた電圧を出力するステップと、を備えるピークツーピーク電圧を検出するプロセス。
18. 前記電圧を出力しながら前記キャパシタが放電するのを防止するステップを更に備える、請求項１７に記載のピークツーピーク電圧を検出するプロセス。
19. 前記キャパシタをそれぞれ放電させるために第１、第２のＦＥＴスイッチを開くステップを更に備える、請求項１８に記載のピークツーピーク電圧を検出するプロセス。
20. 前記プロセスは
    前記電圧をディジタル化するステップと、
    前記ディジタル化された電圧と時間基準とを捕獲メモリに記憶するステップと、を更に備えており、
    前記ＦＥＴスイッチは一定の間隔で周期的に開いている、請求項１８に記載のピークツーピーク電圧を検出するプロセス。
21. 前記捕獲メモリ内の前記ディジタル電圧と前記時間基準とに基づいて平均波形エンベロープ（包絡線）を計算するステップを更に備える、請求項１９に記載のピークツーピーク電圧を検出するプロセス。
22. 高周波ＡＣ波形電圧が第１のキャパシタのバッファされた電圧より高いときに前記第１のキャパシタを充電するステップと、
    反転されたＡＣ波形電圧が第２のキャパシタのバッファされた電圧より高いときに前記第２のキャパシタを充電するステップと、
    前記キャパシタのバッファされた電圧に基づいた電圧を出力するステップと、を備えるピークツーピーク電圧を検出するプロセス。
23. 前記電圧を出力しながら前記キャパシタが放電するのを防止するステップを更に備える、請求項２２に記載のピークツーピーク電圧を検出するプロセス。
24. 前記キャパシタをそれぞれ放電させるために第１、第２のＦＥＴスイッチを開くステップを更に備える、請求項２３に記載のピークツーピーク電圧を検出するプロセス。
25. 前記プロセスは
    前記電圧をディジタル化するステップと、
    前記ディジタル化された電圧と時間基準とを捕獲メモリに記憶するステップと、を更に備えており、
    前記ＦＥＴスイッチは一定の間隔で周期的に開いている、請求項２４に記載のピークツーピーク電圧を検出するプロセス。
26. 前記捕獲メモリ内の前記ディジタル電圧と前記時間基準とに基づいて平均波形エンベロープを計算するステップを更に備える、請求項２５に記載のピークツーピーク電圧を検出するプロセス。

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