CN115327191A - 一种改善芯片测试设备测试精度的电路及方法 - Google Patents

一种改善芯片测试设备测试精度的电路及方法 Download PDF

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Abstract

一种改善芯片测试设备测试精度的电路及方法，其特征在于：电路包括DUT信号生成单元、同步时钟信号生成单元、第一开关单元、第二开关单元和减法器；其中，DUT信号生成单元，向同第一开关单元输送DUT信号；同步时钟信号生成单元，用于采集DUT信号以对时钟信号进行更新，以及基于第二控制信号的控制将更新后的时钟信号发送至减法器；第一开关单元，用于控制DUT信号输入至第二开关单元中，以及控制同步时钟信号生成单元的开启或关断状态；第二开关单元，用于控制同步时钟信号输入至减法器中；减法器，用于生成高精度待测信号。本发明中的电路能够保护测试设备，改善待测信号，且结构简单、成本低、效果好，应用广泛。

Description

一种改善芯片测试设备测试精度的电路及方法
技术领域
本发明涉及芯片测试领域，更具体地，涉及一种改善芯片测试设备测试精度的电路及方法。
背景技术
现有技术中，通常使用专用的芯片测试设备对出厂前的芯片进行FT(Final Test，最终测试)。最终测试中，会对待测芯片输出信号的各类参数进行测试，例如，对待测芯片输出信号的频率、占空比、时间量、多个跳变时刻等信息进行采集。可见，上述这些需要采集的信息对于芯片测试设备的时间采集精度均有较高的要求。
然而，市面上主流的芯片测试设备，其测试精度有限，随着集成电路产业的发展，对芯片测试参数精度的要求也越来越高，芯片测试的时间采集精度严重制约着芯片产品的发展，以及芯片产品在市场上的竞争力。
另外，由于市面上主流的芯片测试设备的精确度均较高，这使得芯片测试设备大多处于对芯片输出的小信号进行测试的范围内。当芯片将过大的信号输入至芯片测试设备中时，可能很容易对芯片测试设备的安全性造成影响。现有技术中也尚不存在能够同时提高待测信号精确度和保护芯片测试设备的方法。
因此，亟需一种能够改善芯片测试设备测试精度的电路及方法。
发明内容
为解决现有技术中存在的不足，本发明的目的在于，提供一种改善芯片测试设备测试精度的电路及方法，通过在待测芯片与芯片测试设备之间增加改善电路，从而使得改善电路中输出的待测信号具有更加良好的电平跳变性能和更为稳定的波形。
本发明采用如下的技术方案。本发明第一方面，涉及一种改善芯片测试设备测试精度的电路，其特征在于：电路包括DUT信号生成单元、同步时钟信号生成单元、第一开关单元、第二开关单元和减法器；其中，DUT信号生成单元，与同步时钟信号生成单元和第一开关单元连接，用于向同步时钟信号生成单元和第一开关单元输送DUT信号；同步时钟信号生成单元，与DUT信号生成单元、第一开关单元、第二开关单元连接，用于基于第一开关单元的第一控制信号实现开启或关断，并采集DUT信号以对时钟信号进行更新，以及基于第二开关单元的第二控制信号的控制将更新后的时钟信号发送至减法器；第一开关单元，与DUT信号生成单元、同步时钟信号生成单元、第二开关单元和减法器分别连接，用于生成第一控制信号并控制DUT信号生成单元将其生成的DUT信号输入至所述第二开关单元中，以及用于控制同步时钟信号生成单元的开启或关断状态；第二开关单元，与第一开关单元、同步时钟信号生成单元、减法器连接，用于接收来自第一开关单元的第一控制信号，并基于第一控制信号生成第二控制信号，以控制同步时钟信号输入至减法器中；减法器，与第一控制单元、第二控制单元连接，用于采集来自第一控制单元的DUT信号和来自第二控制单元的同步时钟信号并计算，以生成高精度待测信号。
优选地，第一开关单元，包括第一比较器和第一PMOS管T1；其中，第一比较器的正相输入端与DUT信号生成单元连接，负相输入端与参考信号Vref1连接；输出端分别与第一PMOS管T1的栅极、同步时钟信号生成单元连接；第一PMOS管T1的漏极与DUT信号生成单元连接，源极分别与第二开关单元和减法器连接。
优选地，第二开关单元，包括或门、第二比较器和第二PMOS管T2；其中，或门的一个输入端与第一开关单元中第一PMOS管T1的源极连接，另一个输入端接地，输出端与第二比较器的正相输入端连接；第二比较器的负相位输入端接地，输出端与第二PMOS管T2的栅极连接；第二PMOS管T2的漏极与同步时钟信号生成单元连接，源极与减法器连接。
优选地，第一比较器和第二比较器均为超高速比较器。
优选地，同步时钟信号生成单元，包括与门和同步时钟信号发生器；其中，与门的一个输入端与DUT信号生成单元连接以接收DUT信号，另一个输入端与同步时钟信号发生器连接，输出端与同步时钟信号发生器连接以将与门的输出端信号反馈至同步时钟信号发生器；同步时钟信号发生器的输出端与第二PMOS管T2的漏极连接。
优选地，减法器的正相输入端与第一开关单元中第一PMOS管T1的源极连接，负相输入端与第二开关单元中第二PMOS管T2的源极连接，输出端作为高精度待测信号Vo输出至芯片测试设备中。
优选地，减法器中的运算放大器为超高速运算放大器。
优选地，减法器中，负相输入端接入电阻R1、负相输入端与输出端之间的反馈电阻R2、正相输入端接入电阻R3、正相输入端接地电阻R4均为高精度电阻，且阻值相同。
优选地，减法器中，负相输入端接入电阻R1、负相输入端与输出端之间的反馈电阻R2、正相输入端接入电阻R3、正相输入端接地电阻R4的阻值基于DUT信号的幅度确定。
本发明第二方面，涉及一种改善芯片测试设备测试精度的方法，方法采用如本发明第一方面中所述的一种改善芯片测试设备测试精度的电路实现。
本发明的有益效果在于，与现有技术相比，本发明中一种改善芯片测试设备测试精度的电路及方法，能够通过在待测芯片与芯片测试设备之间增加改善电路，从而使得改善电路中输出的待测信号具有更加良好的电平跳变性能和更为稳定的波形。
本发明的有益效果还包括：
1、由于输出的待测信号具有更高的精度，因此使得芯片测试设备的测试精度得到了有效提高；
2、本发明中的改善电路结构简单、成本低、效果好，能够有效地与各类芯片测试设备兼容适用；
3、本发明中的改善电路利用了芯片测试设备的保护电平作为参考电压，从而确保电路输出的高精度待测信号不会对芯片测试设备的性能造成损害，保障了芯片测试设备的安全性。
附图说明
图1为本发明现有技术中一种芯片测试设备进行芯片测试时的电路连接示意图；
图2为本发明中一种改善芯片测试设备测试精度的电路的电路结构示意图；
图3为本发明现有技术中一种芯片测试设备进行芯片测试时获取到的测试信号的波形结构示意图；
图4为本发明中一种改善芯片测试设备测试精度的电路进行芯片测试时获取到的测试信号的波形结构示意图。
具体实施方式
下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本申请的保护范围。
图1为本发明现有技术中一种芯片测试设备进行芯片测试时的电路连接示意图。如图1所示，一种芯片测试设备，通过与DUT(Device Under Test，被测器件)进行连接，检测DUT的输出信号。本发明一实施例中，DUT可以为批量的待测芯片，DUT信号是指被测设备信号，在本发明中可以是来自待测芯片的信号。
目前，现有技术中具备各类厂家、功能、原理等各不相同的芯片测试设备。本发明中，为了实现对芯片待测信号的频率、占空比、时间量、多个跳变时刻等时间信息进行采集，选择使用能够对信号的时间参数进行准确测量的设备。本发明一实施例中，该芯片测试设备为AccoTEST公司生产的QTMU设备。该设备中的每个模块均能够支持多个时间测量通道，并可以根据用户的选择进行通道配置，因此，可以节省大量的测试时间。另外，QTMU设备可以支持边沿、脉冲、延迟、频率和占空比等多种时间参数的测量，其时间量的最高分辨率达到65ps，最大的频率测量范围达到10MHz左右。
然而，由于芯片输出的待测信号，在高低电平切换过程中，可能会出现切换速度慢、毛刺、延时等各种问题，导致信号误码，使得QTMU设备无法准确解析出待测信号，从而严重制约了QTMU设备的测试精度。随着集成电路产业的发展，对芯片测试参数精度的要求也越来越高，为了改进QTMU设备，以及各类芯片测试设备的测试精度，本发明种提供了一种改善芯片测试设备测试精度的电路及方法。
图2为本发明中一种改善芯片测试设备测试精度的电路的电路结构示意图。如图2所示，本发明第一方面，涉及一种改善芯片测试设备测试精度的电路，电路包括DUT信号生成单元、同步时钟信号生成单元、第一开关单元、第二开关单元和减法器；其中，DUT信号生成单元，与同步时钟信号生成单元和第一开关单元连接，用于向同步时钟信号生成单元和第一开关单元输送DUT信号；同步时钟信号生成单元，与DUT信号生成单元、第一开关单元、第二开关单元连接，用于基于第一开关单元的第一控制信号实现开启或关断，并采集DUT信号以对时钟信号进行更新，以及基于第二开关单元的第二控制信号的控制将更新后的时钟信号发送至减法器；第一开关单元，与DUT信号生成单元、同步时钟信号生成单元、第二开关单元和减法器分别连接，用于生成第一控制信号并控制DUT信号生成单元将其生成的DUT信号输入至第二开关单元中，以及用于控制同步时钟信号生成单元的开启或关断状态；第二开关单元，与第一开关单元、同步时钟信号生成单元、减法器连接，用于接收来自第一开关单元的第一控制信号，并基于第一控制信号生成第二控制信号，以控制同步时钟信号输入至减法器中；减法器，与第一控制单元、第二控制单元连接，用于采集来自第一控制单元的DUT信号和来自第二控制单元的同步时钟信号并计算，以生成高精度待测信号。
优选地，第一开关单元，包括第一比较器和第一PMOS管T1；其中，第一比较器的正相输入端与DUT信号生成单元连接，负相输入端与参考信号Vref1连接；输出端分别与第一PMOS管T1的栅极、同步时钟信号生成单元连接；第一PMOS管T1的漏极与DUT信号生成单元连接，源极分别与第二开关单元和减法器连接。
具体来说，当DUT信号处于异常状态时，DUT信号的幅值较大，将大于参考电压Vref1。其中参考电压Vref1可以为芯片测试设备的保护电平。当第一开关单元检测到DUT信号处于异常状态时候，可以控制其后端的电路处于关闭状态，因此能够对芯片测试设备，如对QTMU设备进行保护。
可以理解的是，其控制原理为将DUT信号和参考电压分别输入至第一比较器的正相输入端和负相输入端，并根据DUT信号和参考电压的比较结果选择输出高电平或低电平。当DUT信号大于参考电压时，输出高电平，从而使得第一PMOS管T1截止。同时该高电平控制同步时钟单元中的与门和同步时钟信号均处于关断的状态。当DUT信号小于参考电压时，DUT信号处于正常状态，此时第一比较器输出低电平，使得第一PMOS管T1导通，并使得与门和时钟信号发生器同时进入工作状态。
当第一PMOS管T1的导通后，DUT信号将通过第一PMOS管的源漏极导通电流进入之第二开关单元和减法器中。
优选地，第二开关单元，包括或门、第二比较器和第二PMOS管T2；其中，或门的一个输入端与第一开关单元中第一PMOS管T1的源极连接，另一个输入端接地，输出端与第二比较器的正相输入端连接；第二比较器的负相位输入端接地，输出端与第二PMOS管T2的栅极连接；第二PMOS管T2的漏极与同步时钟信号生成单元连接，源极与减法器连接。
在DUT信号处于正常工作状态时，第二开关单元会检测到来自第一开关单元输出的DUT信号，并启动工作状态。具体来说，或门的一个输入端接收到该DUT信号后与地电位进行或运算，并输入至第二比较器中。第二比较器将DUT信号与地电位比较后，输出至第二PMOS管T2的栅极，以根据DUT信号的高低电位来控制第二PMOS管T2的导通或截止。具体来说，当DUT信号的输出为高电位时，第二PMOS管T2截止；当DUT信号的输出为低电位时，第二PMOS管T2导通。当第二PMOS管导通时，可以向减法器中输出来自同步时钟信号生产单元的时钟信号。
由于用于测试的DUT信号属于双极性信号，同时具有正脉冲和负脉冲，因此，本发明中采用了或门，以便于将双极性信号转换为单极性信号，以适配电路中的减法器。本发明中的第二开关单元，经过了或门和第二比较器的运算，其输出的DUT信号还可以与同步时钟信号生成单元输出的同步时钟信号保持同步。
优选地，第一比较器和第二比较器均为超高速比较器。为了保证输出信号具有高精度，本发明电路中的各种器件均应具备较高且较为准确的响应速率。
具体来说，可以采用市面上传输延时较小的超高速比较器，例如采用传播延迟在1ns至2ns之间的比较器。随着产品的发展，未来也可采用ps级别的比较器，从而提高了整体电路的响应速率，最大程度上降低了输出噪声。
优选地，同步时钟信号生成单元，包括与门和同步时钟信号发生器；其中，与门的一个输入端与DUT信号生成单元连接以接收DUT信号，另一个输入端与同步时钟信号发生器连接，输出端与同步时钟信号发生器连接以将所述与门的输出端信号反馈至所述同步时钟信号发生器；同步时钟信号发生器的输出端与第二PMOS管T2的漏极连接。
具体来说，与门将比较来自同步时钟信号的固定状态，并于DUT信号进行与运算后，将输出端生成的反馈再输入至同步时钟信号中。同步时钟信号发生器，可以基于该反馈而生成一个同步时钟信号，该信号与DUT信号的高低电平切换频率能够完全同步。
当同步时钟信号生成单元生成了同步时钟信号后，会基于第二开关单元中第二PMOS管的开关状态，将同步时钟信号输入至减法器中。
优选地，减法器的正相输入端与第一开关单元中第一PMOS管T1的源极连接，负相输入端与第二开关单元中第二PMOS管T2的源极连接，输出端作为高精度待测信号Vo输出至芯片测试设备中。
可以理解的是，当第二PMOS管导通时，可以向减法器中输出来自同步时钟信号生产单元的时钟信号。也就是，当DUT信号输出高电平时，减法器将对DUT信号和时钟信号执行减法运算。而当DUT信号输出为低电平时，减法器的直接输出DUT信号。因而，采用本发明中的电路，可以对超过时钟信号的部分DUT信号进行截止操作，从而减少了至少一半DUT信号进行高低电平切换时的切换时间，减少了电平切换过程中DUT信号产生的大量毛刺，使得输出的待测信号精度更高。
优选地，减法器中的运算放大器为超高速运算放大器。
具体来说，为了使减法器具有良好且准确的响应性能，输出波形具备更高的精度，可以设置其中的运算放大器为超高速运放，并使该高速运放具有较大的SR(Slew Rate，压摆率)和较强的驱动能力。
本发明中，可以根据待测的DUT信号，采用市面上带宽较大、SR较高的超高速运放。例如选用超高速运放AD8000，其输出电流100mA，带宽为1.5GHz，压摆率为4100V/μs。
优选地，减法器中，负相输入端接入电阻R1、负相输入端与输出端之间的反馈电阻R2、正相输入端接入电阻R3、正相输入端接地电阻R4均为高精度电阻，且阻值相同。
优选地，减法器中，负相输入端接入电阻R1、负相输入端与输出端之间的反馈电阻R2、正相输入端接入电阻R3、正相输入端接地电阻R4的阻值基于DUT信号的幅度确定。例如，50ohm≤R≤100ohm，其中R为电阻R1至R4的阻值为了保证减法器的良好输出性能，应当选用具有高精度的电阻。为了避免阻值太大对输出单元造成的影响，本发明中，选择使用100ohm的电阻作为上述四个电阻。因为四个电阻的阻值相等，因此减法器的输出为VO＝V1-V2。
具体来说，本发明中减法器的输出与来自第一开关单元调制后的DUT信号VDUT、来自第二开关单元调制后的同步时钟信号VCLK相关。
根据减法器的原理可得，减法器的正相输入端有：
VDUT＝(R3/R4+1)·V1＝2V1
减法器的负相输入端有：
VCLK＝(R1/R2+1)·V2-VO/R2＝2V2-VO/R
对公式进行求解，可得：
V1＝R4·VDUT/(R3+R4)＝VDUT/2
V2＝(VCLK·Rt+VO)/(R1+R2)＝R2/2+Vo/(R1+R2)
由此可知，减法器的输出为：
VO＝V1-V2＝R4·VDUT/(R3+R4)-(VCLK·R2+VO)/(R1+R2)
则有，
Figure BDA0003060416350000081
当R1＝R2＝R3＝R4＝R时，
VO＝(VDUT-VCLK)R/(2R-1)≈(VDUT-VCLK)/2。
图3为本发明现有技术中一种芯片测试设备进行芯片测试时获取到的测试信号的波形结构示意图。如图3所示，由于待测芯片的性能的限制，或者是为了实现测试而从PCB通路上接出的信号收到PCB通路的干扰，直接输出到芯片测试设备，或通过比较器进行简单整形后输出到芯片测试设备的芯片输出信号的效果较差。具体来说，信号在进行高低电平切换过程中毛刺较多，致使切换时间不确定，切换时间较长，容易造成误码。
图4为本发明中一种改善芯片测试设备测试精度的电路进行芯片测试时获取到的测试信号的波形结构示意图。如图4所示，经过本发明中的电路，不仅确保了DUT信号的输出电压不会过高，也同时基于时钟信号对DUT信号进行整形，从而减少了信号毛刺，确定了切换时间，减少了误码，保障了芯片测试设备，如QTMU设备的测试精度。
本发明第二方面，涉及一种改善芯片测试设备测试精度的方法。其中，方法采用如本发明第一方面中所述的一种改善芯片测试设备测试精度的电路实现。
本发明的有益效果在于，与现有技术相比，本发明中一种改善芯片测试设备测试精度的电路及方法，能够通过在待测芯片与芯片测试设备之间增加改善电路，从而使得改善电路中输出的待测信号具有更加良好的电平跳变性能和更为稳定的波形。
本发明的有益效果还包括：
1、由于输出的待测信号具有更高的精度，因此使得芯片测试设备的测试精度得到了有效提高；
2、本发明中的改善电路结构简单、成本低、效果好，能够有效地与各类芯片测试设备兼容适用；
3、本发明中的改善电路利用了芯片测试设备的保护电平作为参考电压，从而确保电路输出的高精度待测信号不会对芯片测试设备的性能造成损害，保障了芯片测试设备的安全性。
本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。

Claims (10)

1.一种改善芯片测试设备测试精度的电路，其特征在于：
所述电路包括DUT信号生成单元、同步时钟信号生成单元、第一开关单元、第二开关单元和减法器；其中，
所述DUT信号生成单元，与所述同步时钟信号生成单元和第一开关单元连接，用于向所述同步时钟信号生成单元和第一开关单元输送DUT信号；
所述同步时钟信号生成单元，与所述DUT信号生成单元、第一开关单元、第二开关单元连接，用于基于第一开关单元的第一控制信号实现开启或关断，并采集DUT信号以对时钟信号进行更新，以及基于第二开关单元的第二控制信号的控制将更新后的时钟信号发送至减法器；
所述第一开关单元，与所述DUT信号生成单元、同步时钟信号生成单元、第二开关单元和减法器分别连接，用于生成第一控制信号并控制所述DUT信号生成单元将其生成的DUT信号输入至所述第二开关单元中，以及用于控制所述同步时钟信号生成单元的开启或关断状态；
所述第二开关单元，与第一开关单元、同步时钟信号生成单元、减法器连接，用于接收来自第一开关单元的第一控制信号，并基于所述第一控制信号生成第二控制信号，以控制同步时钟信号输入至所述减法器中；
所述减法器，与所述第一控制单元、第二控制单元连接，用于采集来自第一控制单元的DUT信号和来自第二控制单元的同步时钟信号并计算，以生成高精度待测信号。
2.根据权利要求1中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述第一开关单元，包括第一比较器和第一PMOS管T1；其中，
所述第一比较器的正相输入端与所述DUT信号生成单元连接，负相输入端与参考信号Vref1连接；输出端分别与第一PMOS管T1的栅极、同步时钟信号生成单元连接；
所述第一PMOS管T1的漏极与所述DUT信号生成单元连接，源极分别与所述第二开关单元和减法器连接。
3.根据权利要求2中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述第二开关单元，包括或门、第二比较器和第二PMOS管T2；其中，
所述或门的一个输入端与所述第一开关单元中第一PMOS管T1的源极连接，另一个输入端接地，输出端与所述第二比较器的正相输入端连接；
所述第二比较器的负相位输入端接地，输出端与所述第二PMOS管T2的栅极连接；
所述第二PMOS管T2的漏极与所述同步时钟信号生成单元连接，源极与减法器连接。
4.根据权利要求3中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述第一比较器和第二比较器均为超高速比较器。
5.根据权利要求3中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述同步时钟信号生成单元，包括与门和同步时钟信号发生器；其中，
所述与门的一个输入端与所述DUT信号生成单元连接以接收DUT信号，另一个输入端与所述同步时钟信号发生器连接，输出端与所述同步时钟信号发生器连接以将所述与门的输出端信号反馈至所述同步时钟信号发生器；
所述同步时钟信号发生器的输出端与所述第二PMOS管T2的漏极连接。
6.根据权利要求5中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述减法器的正相输入端与所述第一开关单元中第一PMOS管T1的源极连接，负相输入端与所述第二开关单元中第二PMOS管T2的源极连接，输出端作为高精度待测信号Vo输出至芯片测试设备中。
7.根据权利要求6中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述减法器中的运算放大器为超高速运算放大器。
8.根据权利要求7中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述减法器中，负相输入端接入电阻R1、负相输入端与输出端之间的反馈电阻R2、正相输入端接入电阻R3、正相输入端接地电阻R4均为高精度电阻，且阻值相同。
9.根据权利要求8中所述的一种改善芯片测试设备测试精度的电路，其特征在于：
所述减法器中，负相输入端接入电阻R1、负相输入端与输出端之间的反馈电阻R2、正相输入端接入电阻R3、正相输入端接地电阻R4的阻值基于所述DUT信号的幅度确定。
10.一种改善芯片测试设备测试精度的方法，其特征在于：
所述方法采用如权利要求1-9中所述的一种改善芯片测试设备测试精度的电路实现。
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