JP2008276742A - パラメータ制御回路およびその方法 - Google Patents

Abstract

【課題】パッケージに必要な端子数を減らすことができる回路を提供する。
【解決手段】一実施例において、パラメータ制御回路の単一入力端子は、パラメータ制御回路の２つの異なるパラメータを形成するために使用される。第１入力と、入力パスおよびミラー・パスを有する第１電流ミラーのミラー・パスを通る第１電流を有効または無効にするために形成されるスイッチと、第１電流を受け取るために結合されるキャパシタと、入力パスおよびミラー・パスを有する第２電流ミラーであって、前記入力パスは前記第１入力に結合され、前記第２電流ミラーは、前記第１電流を無効にする前記スイッチに応答して、前記キャパシタを放電するために前記ミラー・パスを通して第２電流を形成するために結合され、前記第２電流ミラーは、前記第１電流の第１値と異なる第２値を具備する前記第２電流を形成するために構成される、第２電流ミラーと、を含む。
【選択図】図１

Description

本発明は、一般に電子技術に関し、より詳細には半導体装置および構造を形成する方法に関する。

過去、電子産業は、電圧を目標値に調整するスイッチング電力供給制御装置を形成するための様々な方法および構造を利用した。時には、電力供給システムは変圧器を伴い、一つの電源スイッチを用いて変圧器の一次側を通る電流を、また第２のスイッチを用いて変圧器の二次側にある電流を制御した。しばしば、変圧器の二次側からの信号は、二次スイッチの切替えを制御するために制御信号として使用された。当該電力供給システムの一例については、２００３年３月１８日にＣｈｒｉｓｔｏｐｈｅｒ Ｄａｖｉｄ Ｂｒｉｄｇｅに付与された米国特許第６，５３５，４００号公報に開示される。当該電力供給システムに関する課題のひとつは、変圧器の二次側を介した電流の切替えによる同期信号上に作り出されるノイズであった。これらのノイズ信号は、しばしば電力供給システムが非効率的に動作する結果をもたらした。

また、集積回路に利用されるパッケージ端子の数は、集積回路の費用に影響を与えた。端子が多いほど、パッケージはより複雑になり、よって、費用も上がった。二次側の電源供給制御装置を統合する際、電源供給制御装置に使用するピンの数を最小限にすることが重要であった。

従って、同期信号のふらつきの影響を最小化し、回路に必要な端子数を減らすことができる回路を有することが好ましい。

図面の簡潔さおよび明確さのために、図中の素子は縮尺比に必ずしも従っているわけではなく、別の図における同じ参照番号は同じ素子を示す。さらに、公知のステップおよび素子の説明および詳細は、説明の簡潔さのために省略する。本明細書において、電流を運ぶ電極とは、ＭＯＳトランジスタのソースまたはドレイン、もしくは双極トランジスタのエミッタまたはコレクタ、もしくはダイオードの陰極または陽極のような装置を介して電流を運ぶ装置の要素を意味し、制御電極とは、ＭＯＳトランジスタのゲート、もしくは双極トランジスタのベースのような装置を介して電流を制御する装置の要素を意味する。前記装置は、特定のＮチャネルまたはＰチャネル装置としてここで説明されているが、当業者は、本発明に従った補助装置もまた可能であることを理解されたい。本明細書において、用語「間」、「期間」および「際」は、初期動作の直後に動作が発生するということを意味する的確な用語ではなく、初期動作によって開始された反応の間に、伝搬遅延のような、妥当な小規模遅延が発生する可能性がある、ということを当業者は理解するであろう。

図１は、二次側電力供給制御装置または二次制御装置３５を使用した電力供給システム１０の一部の実施例を図式的に描いたものである。制御器３５は、変圧器１６の二次巻き線１８と直列に接続される、トランジスタ２３のような二次側電源スイッチの操作を制御する為に使用される。システム１０は、概して、電源入力端子１１と電源リターン端子１２間で入力電圧を受け取り、出力２４と出力リターン２５間の目標値まで出力電圧を調整する。システム１０は、概して、一次側巻き線１７および二次巻き線１８を有する変圧器１６を含む。トランジスタ１５のような電源スイッチは、出力電圧値を調整するために、一次巻き線１７を通る電流の流れを制御するのに使用される。スイッチング制御器１４は、トランジスタ１５を操作するために、切替え駆動信号を提供するために使用される。光カプラーのようなフィードバックネットワーク２９は、出力電圧値を表すであるフィードバック信号を形成する。当該フィードバック（ＦＢ）信号は、制御器１４によって使用され、出力電圧値の調整を助ける。システム１０の二次側には、概して、フィルタキャパシタ２２、トランジスタ２３および制御器３５が含まれる。

図２は、図１についての記述で説明された制御器３５の一部の実施例を図式的に描いたものである。この記述は、図１および図２の両方に関係する。制御器３５は、オフタイム制御回路７２およびオンタイム制御回路８２を有するタイミング制御区域を含む。以下に見られるように、トランジスタ２３が、少なくとも最小オンタイムに対して有効であり、少なくとも最小オフタイム回路に対して無効であることをそれぞれ確実にするために回路８２，７２は設定される。制御器３５はまた、受信機４７、リファレンス発生回路またはリファレンス４８、バッファドライバ５０、ＮＯＲゲート６４、ラッチ５１，６１、ＯＲゲート５２，５５、ＡＮＤゲート５３，５４，５６，６２、インバータ５９，６５、コンパレータ６７，６８、およびリファレンス発生回路またはリファレンス６９を有する論理制御区域を含む。リファレンス６９は、第１および第２リファレンス信号７０，７１を形成し、そこでは、信号７０の値が信号７１の値よりも大きい。以下見られるように、リファレンス信号７０の値は、一般的に入力４０で受け取った電圧値に近似しており、信号７１の値は、一般的にリターン４１上の電圧値に近似する。受信機４７は、ＳＹＮ入力４３上で巻き線１８（図１）から同期（ＳＹＮ）信号を受け取り、それに対応して、制御器３５の論理制御区域が使用するためのロジック信号を生成する。制御器３５の電圧入力４０および電圧リターン４１は、制御器３５の動作電力を受け取るために、概して出力２４およびリターン２５にそれぞれ接続される。タイミング（ＴＭ）入力４２は、概して、タイミングノード３４（図１）に接続される。トリガ（ＴＲ）入力４４は、トランジスタ２３の制御を助けるために使用される。システム１０が継続伝導モードにおいて動作する場合、巻き線１８内の電流（通常のシステム負荷状態の下で）は、トランジスタ１５が有効になる前にゼロまで下がることは決してない。トランジスタ１５，２３が決して同時に有効にならないことを確かにするため、制御器１４からの切替え駆動信号は、信号絶縁（ＳＩ）装置２７を介して、ＴＲ入力４４に結合される。入力４４に結合された信号は、切替え駆動信号をトランジスタ１５に導くことで、トランジスタ１５，２３が同時にオンにならないようにするためのリセット信号として使用することができる。

動作中、制御器１４がトランジスタ１５（図１）を有効にする際、巻き線１７を通って、電流が流れ、巻き線１７は、そのインダクタンスとしてエネルギーを蓄積する。トランジスタ１５が有効な間、トランジスタ２３は無効であり、負荷２６から巻き線１８へ電流は流れない。負荷２６の電流は、キャパシタ２２によって供給される。制御器１４がトランジスタ１５を無効にする際、巻き線１７を通る電流フローは打ち切られ、エネルギーは巻き線１７から巻き線１８へと移動する。エネルギー伝達が始まると、トランジスタ２３は無効となり、電流は、負荷２６を経由し、トランジスタ２３のボディダイオードを通って巻き線１８へと流れる。これによりＳＹＮ信号の値、また制御器３５の入力４３およびトランジスタ２３のドレイン上の電圧を、高電圧から負電圧へと急速に変化させる。負電圧の値は、概して、トランジスタ２３のボディダイオードによって、リターン２５にかかる電圧よりも約１ボルト（１Ｖ）少ない値にクランプされる。この変化の間、トランジスタ２３へ向かう配線内の寄生インダクタンスおよびトランジスタ２３の寄生容量によって、ＳＹＮ信号にリンギング、または、ふらつきが発生する可能性がある。このリンギングまたはふらつきは、制御器３５によって受け取られることになり、入力４３に接続されるロジック要素を動作させ、トランジスタ２３（図１）に対する駆動信号内の不必要なふらつきを発生させる可能性がある。しかしながら、オンタイム制御回路８２は、ＳＹＮ信号が低くなった後に、ある一定の時間、ふらつきが制御ロジック区域に影響しないように設定されており、それによってトランジスタ２３に対する最小オンタイムを提供することができる。同様に、トランジスタ２３の電源が切られ、不連続伝導モードにおいて動作している間にトランジスタ１５が有効になると、ＳＹＮ信号は高くなり、ふらつきが再度発生する可能性がある。しかしながら、オフタイム制御回路７２は、ＳＹＮ信号が高くなった後に、異なる一定の長さの時間の間ふらつきが制御ロジック区域に影響しないように設定されており、それによってトランジスタ２３に対する最小オフタイムを提供することができる。回路８２，７２の機能により、トランジスタ２３が誤って無効になったり、再度有効になったりすることを未然に防ぐことができる。

制御器３５の働きを理解することを目的とするために、トランジスタ１５が有効になり、巻き線１７を通って電流が流れ、キャパシタ８５がコンパレータ６７，６８にそれぞれ受け取られる信号７１，７０の値より低い値まで放電されると仮定する。巻き線１８内に電流が流れていないため、入力４３に高電圧がかかり、コンパレータ４７の出力を強制的に下げる。キャパシタ８５が前サイクルから放電されたと仮定すると、コンパレータ６７の出力は低くなりインバータの出力を強制的に高くしてラッチ５７をセットする。ラッチ５７の低いＱバー出力は、ラッチ６１の低いＱバーとともに、ゲート６０の出力を強制的に高くする。ゲート６０からの高出力により、トランジスタ９０はノード８３を引っ張ることができるようになり、キャパシタ８５が放電されたことを確実にする。ラッチ５７の高いＱバー出力は、ゲート５８の出力を強制的に高くし、トランジスタ８４を無効にする。このように、コンパレータ６７の出力は低く、インバータ６５の出力は高く、コンパレータ６８の出力は高い。コンパレータ６８からの高出力は、ラッチ６１がリセットされることを確実にする。

トランジスタ１５が無効になると、巻き線１８へのエネルギー伝達は、入力４３に低電圧を形成し、それによってコンパレータ４７の出力が強制的に高くなる。インバータ６５がすでに高いため、ゲート６２の出力は強制的に高くされラッチ６１をセットする。高いＱ出力は、ゲート６０の出力を強制的に低くし、トランジスタ９０を無効にする。それによって、キャパシタ８５が充電される。インバータ６５の出力が高いため、受信機４７からの高出力は、ゲート５３を通って伝播して、ラッチ５１をセットし、トランジスタ２３（図１）を有効にする。受信機４７からの高出力はまた、ゲート６２を通って伝播し、ラッチ６１をセットする。ラッチ６１のＱバー出力からの低出力は、ＳＹＮ信号内の変化がゲート５４を通って伝播すること、またラッチ５１がリセットすることを未然に防ぐ。ラッチ６１のＱ出力からの高出力によって、トランジスタ８８，９３は有効となり、電流ミラーをオンにし、トランジスタ９２およびトランジスタ８７，９２の設定によって形成された電流ミラーを通って、電流９１が流れるようにする。トランジスタ９２を通って、入力４２から流れる電流９１は、トランジスタ８７，９２間のサイズ比で、トランジスタ８７を通してミラーされる。トランジスタ８７を通る電流は、トランジスタ８６，８９の設定によって形成された別の電流ミラーによって受け取られ、それによって電流９５はトランジスタ８９を流れる。電流９５の値は、トランジスタ９２，８７間、およびトランジスタ８６，８９間のサイズ比で電流９１に比例する。電流９５はキャパシタ８５を充電するために使用される。信号７１の値は非常に小さく、一般的にリターン４１の値と非常に近似している。好適な実施例において、信号７１の値は約０．２ボルトである。結果として、キャパシタ８５にかかる電圧は、信号７１の値を超えて迅速に充電され、コンパレータ６７の出力を強制的に高くする。コンパレータ６７からの高出力は、インバータ６５の出力を強制的に低くし、ＳＹＮ信号内のいかなる変化も、ラッチ５１，６１のセット入力に伝播しないようにする。インバータ５９からの低出力は、コンパレータ６７からの高出力がゲート５６の出力に影響しないよう、そしてラッチ５１をリセットしないようにする。

以上のように、ＳＹＮがふらつく場合、それは、すでに低い状態にあるため、まず高くならなければいけない。ＳＹＮが高くなるのであれば、受信機４７の出力は低くなることとなり、ラッチ５１，６１のセット入力に影響することはないであろう。受信機４７からの低出力は、インバータ５９の出力を強制的に高くし、ゲート５５の出力も強制的に高くすることになる。ラッチ６１のＱバー出力が低いため、ゲート５５からの高出力は、ラッチ５１をリセットすることはない。コンパレータ６８の出力が高いため、受信機４７からの低出力は、ゲート６４に影響することはなく、ラッチ６１をリセットすることはない。このように、キャパシタ８５は信号７０の値に到達するまで充電をし続け、そしてコンパレータ６８の出力を強制的に低くする。その結果として、回路８２は、ＳＹＮ信号のふらつきに関係なく、トランジスタ２３が最小オンタイムの間有効のままであることを確実にする。コンパレータ６８からの低出力は、強制的にインバータ６６の出力を高くして、ラッチ５７をセットする。コンパレータ６８からの低出力もまた、ゲート６４の出力を強制的に高くして、ラッチ６１をセットする。

キャパシタ８５が信号７０の値まで充電され、コンパレータ６８の出力が低くなると、トランジスタ１５が無効であるためにＳＹＮが依然として低い場合、受信機４７の出力は依然として高く、ラッチ６１はコンパレータからの低出力によって影響されることはない。キャパシタ８５が充電されているとき、もしくはトランジスタ１５（図１）が有効で強制的にＳＹＮを高くすることができるときにＳＹＮが高い場合、受信機４７の出力は低くなる。その低出力は強制的にインバータ５９の出力およびゲート５５の出力を高くするが、ラッチ６１のＱバー出力は低く、ラッチ５１がリセットするのを未然に防ぐ。受信機４７からの低出力もまた、ゲート６４を通って伝播し、ラッチ６１をリセットする。

ラッチ６１をリセットすると、キャパシタ８５の充電サイクルが開始される。ラッチ６１の高いＱバー出力により、ゲート５４がゲート５５によって制御されるようになり、それによってラッチ５１をリセットし、トランジスタ２３を無効にする。ラッチ６１をリセットすると、ラッチ６１のＱ出力もまた強制的に低くなり、トランジスタ８８，９３を無効にする。それによって、トランジスタ８７，９２の電流ミラーが無効になり、またトランジスタ８７，９２を高インピーダンスにする。したがって、電流９５はもはやキャパシタ８５に供給されることはない。電流９５がもはや流れていないため、オフタイム制御回路７２は、キャパシタ８５を放電するために使用される電流７７を供給する。トランジスタ７８のエミッタにおける電圧は、入力４２にかかる電圧とほぼ近似している。トランジスタ７８のエミッタにかかるこの電圧により、電流８１がトランジスタ７４を通って流れるようになる。トランジスタ７３，７４の電流ミラー構成により、電流７７がトランジスタ７３を通って流れるようになる。電流７７と電流８１の比率は、は、トランジスタ７３，７４間のサイズ比となる。電流７７は、迅速に信号７０の値に満たない値までキャパシタ８５を放電し、コンパレータ６８の出力を強制的に高くする。コンパレータ６８からの高出力は、ＳＹＮ信号内のいかなるふらつきも、ラッチ６１のリセット入力に影響しないようにする。キャパシタ８５は信号７１の値未満まで放電するため、コンパレータ６７の出力は強制的に低くなる。コンパレータ６７からの低出力は、インバータ６５の出力を強制的に高くし、ラッチ５７をセットする。ラッチ５７の低Ｑバー出力およびラッチ６１の低Ｑ出力は、強制的にゲート６０の出力を高くし、トランジスタ９０を有効にする。それによって、キャパシタ８５は放電されたままであることを確実にする。ほぼトランジスタ９２のベースエミッタ電圧とレジスタ３６，３７のテブナンの等価である電圧の間で入力４２が切り替わるため、切替えは、入力４２上の非励振素子によって影響される可能性がある。ラッチ５７とトランジスタ８４，９０を使用してキャパシタ８５が放電されたままであることを確実にすることにより、入力４２上のいかなる非励振素子も装置３５の操作に影響を与えないようにする。

ＳＹＮ信号のいかなるふらつきも、すでに が高いため、まず ＳＹＮを 強制的に低くさせることになる。ＳＹＮが低くなることがあれば、受信機４７の出力は高くなり、コンパレータ６７の出力が高く、インバータ６５の出力が低いため、受信機４７からの高出力は、ラッチ５１およびラッチ６１をセットすることはない。 その結果として、トランジスタ２３は、いかなるＳＹＮ信号のふらつきに関係なく無効のままである。トランジスタ２３は、キャパシタ８５が信号７１の値にまで放電されるまで無効のままである。このように、回路７２はトランジスタ２３に対して最小オフタイム間隔を設定する。

キャパシタ８５が放電されているが、キャパシタ８５にかかる電圧が信号７１の値とほぼ一緒になる前の間、ＳＹＮ信号上の一切のふらつきは無視される。電流７７がおよそ信号７１の値までキャパシタ８５を放電すると、コンパレータ６７の出力は低くなる。コンパレータ６７からの低出力は、強制的に６５の出力を高くする。巻き線１８に電流がトランジスタ２３の内部ボディダイオードを通って次に流れ、ＳＹＮ入力信号が高値から低値になるとき、受信機４７の出力は高くなり、ゲート５３への入力を高くする。それによって、ラッチ５１をセットし、トランジスタ２３を有効にする。以上のように、回路８２は、ＳＹＮ信号に応答して、入力４３を介する、第１入力電流を形成するように、および、オンタイム間隔を形成するために電流９５を使用するように構成される。同様に、回路７２は、ＳＹＮ信号に応答して、電流９５を無効にする入力４３を介する、第２入力電流を形成するように、および、オフタイム間隔を形成するために電流７７を使用するよう構成される。

キャパシタ８５を充電するための時間間隔、およびキャパシタ８５を放電するための別個の時間間隔は、制御器３５の単一入力端子４２から設定される。トランジスタ８７，９２の電流ミラーが有効なとき、レジスタ３６，３７は、電流９１の値を設定するテブナンの等価回路を形成する助けをし、したがって電流９５の値、およびキャパシタ８５を充電するのに必要な時間を設定する。トランジスタ８８，９３が有効なとき、トランジスタ９２，９３は、入力４２を、おおよそ、トランジスタ９３の飽和電圧にトランジスタ９２のベースエミッタ（Ｖｂｅ）を加えた電圧値にとどめる。一般的に、Ｖｃｐは約１ボルト（１Ｖ）である。おおよそ出力２４にかかる出力電圧の固定電圧を受け取るようレジスタ３６が接続されるため、レジスタ３６，３７は以下によって示されるテアビン等価電圧を有する電圧ソースを形成する。

Ｖｔｈ＝（（Ｖｏ×Ｒ３７）／（Ｒ３６＋Ｒ３７））
ここで、Ｖｔｈは、レジスタ３６，３７によって形成されたテアビン等価電圧、
Ｖｏは、出力２４およびリターン２５間の出力電圧、
Ｒ３６は、レジスタ３６の値、および
Ｒ３７は、レジスタ３７の値である。

テアビン電圧ソースおよびレジスタ３６と３７の等価抵抗は、 以下によって示される入力４２への電流を形成する。

Ｉ９１＝（Ｖｔｈ−Ｖｃｐ）／Ｒｔｈ
＝（Ｖｔｈ−Ｖｃｐ）／（（１／Ｒ３６）＋（１／Ｒ３７））
前出の式をＶｔｈに代入すると、以下の式が得られる。
Ｉ９１＝（（（Ｖｏ×Ｒ３７）／（Ｒ３６＋Ｒ３７））−Ｖｃｐ）／（（１／Ｒ３６）＋（１／Ｒ３７））
＝（Ｖｏ−Ｖｃｐ）（Ｒ３７／（Ｒ３６＋Ｒ３７））
ここで、Ｉ９１は、電流９１の値、および
Ｖｃｐは、トランジスタ９３の飽和電圧にトランジスタ９２のＶｂｅを加えることによって生成されたクランプ電圧である。

トランジスタ８７，９２の電流ミラーが無効であるとき、レジスタ３６，３７は、電流７７の値、および、キャパシタ８５の放電に必要な時間間隔を設定するする別のテアビン等価回路を形成する助けをする。トランジスタ８８，９３が無効である条件で、回路７２は、入力４２を、トランジスタ７４のコレクタ、エミッタ間の電圧（Ｖｃｅ）に近い電圧にとどめる。この電圧は、一般的に約０．５ボルトである。出力２４にかかる出力電圧程度の固定電圧を受け取るようレジスタ３６が接続されるため、レジスタ３６，３７は以下によって示されるテアビン等価電圧を有する電圧ソースを形成する。

Ｖｔｈ＝（（Ｖｏ×Ｒ３７）／（Ｒ３６＋Ｒ３７））
ここで、Ｖｔｈ２は、キャパシタ８５を放電するためのテアビン等価電圧
Ｖｏは、出力２４およびリターン２５間の出力電圧、
Ｒ３６は、レジスタ３６の値、および
Ｒ３７は、レジスタ３７の値である。

レジスタ３６，３７のテアビン電圧ソースおよびレジスタ３６，３７の等価抵抗は、
以下によって示される入力４２への別の電流を形成する。

ここで、Ｉ８１は、電流８１の値、
Ｖｃｅは、トランジスタ７４のコレクタ−エミッタ間の電圧、
および
Ｒ７６は、レジスタ７６の値である。

従って、回路７２，８２の構成によって、単一入力４２が制御器３５のための２つの異なる時間間隔を設定するために使用できるようになる。

一実施例において、出力２４およびリターン２５間の出力電圧値は１９ボルト（１９Ｖ）、トランジスタ９３の飽和電圧は約０．４ボルト、トランジスタ９２のＶｂｅは約０．５ボルトであり、よって入力４２にかかるＶｃｐ電圧は約１ボルト（１Ｖ）であった。さらに、トランジスタ７４のＶｃｅは約０．５ボルト、レジスタ３６は約２００００（２０Ｋ）オーム、レジスタ３７は２０００オーム、そして電流ミラー比率はすべて１対１であった。この実施例では、電流９５は約４０ミリアンペア（４０ｍａ）、および電流７７は約１２．５ミリアンペア（１２．５ｍａ）であった。

当業者は、回路７２，８２が、キャパシタ８５上に形成された２つの異なる電圧によって見られるような、２つの異なる電圧レベル、もしくは電流７７，９５、さらに回路７２，８２によって形成された２つの異なる時間間隔によって見られるような、２つの異なる電流を設定するために使用されうる、ということを理解するであろう。さらに、切替えられたトランジスタ８７，９２の電流ミラーに加えて、トランジスタ７３，７４の電流ミラーも切替えることができることが理解されるであろう。

制御器３５のこの動作を容易にするため、入力４２は、一般的に、トランジスタ８０のベース、トランジスタ９２のベースおよびコレクタ、およびトランジスタ８７のベースに接続される。トランジスタ９２のエミッタは、トランジスタ９３のコレクタに接続される。トランジスタ９３のエミッタは、一般的に、トランジスタ８０のコレクタ、トランジスタ８８のエミッタ、およびリターン４１に接続される。トランジスタ８８のベースは、一般的に、トランジスタ９３のベース、およびラッチ６１のＱ出力に接続される。トランジスタ８８のコレクタは、トランジスタ８７のエミッタに接続される。トランジスタ８７のコレクタは、一般的に、トランジスタ８６のコレクタおよびベース、トランジスタ８９のベースに接続される。トランジスタ８６のエミッタは、一般的に、トランジスタ８９のエミッタおよび入力４０に接続される。トランジスタ８９のコレクタは、一般的に、キャパシタ８５の第１端子、トランジスタ７３のコレクタ、コンパレータ６７の非反転入力、およびコンパレータ６８の反転入力に接続される。キャパシタ８５の第２端子は、リターン４１に接続される。トランジスタ７３のエミッタは、一般的に、トランジスタ７４のエミッタおよびリターン４１に接続される。トランジスタ７３のベースは、一般的に、トランジスタ７４のベースおよびコレクタ、レジスタ７６の第１端子に接続される。レジスタ７６の第２端子は、トランジスタ７８のエミッタに接続される。トランジスタ７８のコレクタは、入力４０およびレジスタ７９の第１端子に接続される。レジスタ７９の第２端末は、トランジスタ８０のエミッタ、およびトランジスタ７８のベースに接続される。コンパレータ６７の反転入力は、リファレンス６９からの信号７１を受け取るために接続される。コンパレータ６８の非反転入力は、リファレンス６９からの信号７０を受け取るために接続される。コンパレータ６８の出力は、ラッチ６１のリセット入力に接続される出力を有するゲート６４の第１入力に接続される。ゲート６４の第２入力は、一般的に、ゲート６２の第１入力、インバータ５９の入力、ゲート５３の第１入力、および受信機４７の出力に接続される。ゲート６２の第２入力は、一般的に、インバータ６５の出力、およびゲート５３の第２入力に接続される。インバータ６５の入力は、一般的に、ゲート５６の第１入力およびコンパレータ６７の出力に接続される。インバータ５９の出力は、一般的に、ゲート５６の第２入力およびゲート５５の第１入力に接続される。ゲート５６の出力は、ゲート５４の第１入力に接続される出力を有するゲート５５の第２入力に接続される。ゲート５４の第２入力は、ラッチ６１のＱバー出力に接続される。ゲート５４の出力は、ラッチ５１のリセット入力に接続される出力を有するゲート５２の第１入力に接続される。ゲート５２の第２入力は、入力４４に接続される。ゲート５３の出力は、ドライバ５０の入力に接続されるＱ出力を有するラッチ５１のセット入力に接続される。ドライバ５０の出力は、出力４５に接続される。受信機４７の反転入力は、入力４３に接続されており、受信機４７の非反転入力はリファレンス４８の出力に接続される。

図３は、半導体ダイ１０１上に形成される半導体装置または集積回路１００の実施例の一部を平面拡大図で図式的に描いたものである。制御器３５は、ダイ１０１上に形成される。ダイ１０１もまた、図の簡素化のために図３に示されていない他の回路を含んでいてもよい。制御器３５、および装置または集積回路１００は、当業者に公知の半導体製造技術によって、ダイ１０１上に形成される。一実施例において、制御器は、半導体基盤の上に８つの外部リード線３８〜４５を有する集積回路として形成される。

以上のように、新規装置および方法が開示されていることは明白である。その他の特徴とともに、２つの異なるタイミング間隔（オンタイムおよびオフタイム間隔のような）、２つの異なる電流値（電流９５，７７のような）、もしくは２つの異なる電圧値（キャパシタ８５上に形成されている２つの電圧レベルのような）を含む２つの異なるパラメータを形成するための、集積回路の単一入力ピンの使用が含まれる。

本発明の主題が特定の好適な実施例によって説明されてはいるが、半導体産業の当業者にとっては、多くの代替形態および変形があることは明白である。さらに具体的に言うと、本発明の主題は、前記方法が直接他の双極トランジスタ、また、ＭＯＳ、ＢｉＣＭＯＳ、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、ＨＦＥＴ、およびその他のトランジスタ構造にも適用できるけれども、特定のＰＮＰおよびＮＰＮトランジスタ構造に対して説明されている。さらに、「接続」という用語が、説明を明確にするため、至るところで使用されるが、「結合」という用語と同意義とすることを意図している。従って、「接続」は直接接続または間接接続のいずれかを含んで解釈されるべきである。

本発明に従った二次側制御器を有する電力供給システムの一部の実施例を図式的に描いたものである。 本発明に従った図１の制御器の一部の実施例を図式的に描いたものである。 本発明に従った図１の制御器を含む半導体装置の平面拡大図を図式的に描いたものである。

符号の説明

１４ スイッチング制御器
１６ 変圧器
２７ 信号絶縁（ＳＩ）装置
２９ フィードバックネットワーク（光カプラー）
３５ 二次側制御器
１０１ 半導体ダイ

Claims (5)

1. 第１入力と、
   入力パスおよびミラー・パスを有する第１電流ミラーであって、前記入力パスは、前記第１入力に結合される、第１電流ミラーと、
   前記第１電流ミラーの前記ミラー・パスを通る第１電流を有効または無効にするために形成されるスイッチと、
   前記第１電流を受け取るために結合されるキャパシタと、
   入力パスおよびミラー・パスを有する第２電流ミラーであって、前記入力パスは前記第１入力に結合され、前記第２電流ミラーは、前記第１電流を無効にする前記スイッチに応答して、前記キャパシタを放電するために前記ミラー・パスを通して第２電流を形成するために結合され、前記第２電流ミラーは、前記第１電流の第１値と異なる第２値を具備する前記第２電流を形成するために構成される、第２電流ミラーと、
   を含むことを特徴とするパラメータ制御回路。
2. 前記第１電流ミラーの前記入力パスは前記第１入力に結合され、
   前記第２電流ミラーの前記入力パスは前記第１入力に結合され、
   前記第１電流ミラーは、前記第１電流を有効にする前記スイッチに応答して、前記第１入力を第１電圧値にクランプし、
   前記第２電流ミラーは、切替えられる、
   ことを特徴とする請求項１記載の回路。
3. 前記スイッチを有効および無効にするために使用される制御信号を受け取るために形成された第２入力をさらに含むことを特徴とする請求項１記載の回路。
4. パラメータ制御回路を形成する方法において、
   第１回路を前記パラメータ制御回路の第１入力に結合する段階と、
   制御信号に応答して、第１入力電流が前記第１入力を通って流れ、前記第１回路を通る第１電流を形成するための前記第１回路を構成する段階と、
   第１時間間隔または第１電圧もしくは第１電流パラメータのうちのひとつを形成するために前記第１電流を使用する前記第１回路を結合する段階と、
   第２回路を前記第１入力に結合する段階と、
   前記第１回路を通る前記第１電流を無効にする前記制御信号に応答して、第２入力電流が前記第１入力を通って流れ、前記第２回路を通る第２電流を形成するための前記第２回路を構成する段階と、
   第２時間間隔または第２電圧もしくは第２電流パラメータのうちのひとつを形成するために前記第２電流を使用する前記第２回路を結合する段階と、
   を含むことを特徴とするパラメータ制御回路を形成する方法。
5. パラメータ制御回路を形成する方法において、
   制御信号に応答して、前記パラメータ制御回路の第１入力を通る第１入力電流を形成するための第１電流制御回路を構成する段階と、
   第１時間間隔または第１電圧もしくは第１電流パラメータのうちのひとつを形成するために前記第１入力電流を使用する前記パラメータ制御回路を構成する段階と、
   前記第１電流制御回路が前記第１入力電流を無効にする前記制御信号に応答して、前記第１入力を通る第２入力電流を形成するための前記第２電流制御回路を構成する段階と、
   第２時間間隔もしくは第２電圧もしくは第２電流パラメータのうちのひとつを形成するために前記第２入力電流を使用する前記パラメータ制御回路を構成する段階と、
   を含むことを特徴とするパラメータ制御回路を形成する方法。

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